JP2728072B2 - 半導体集積回路の試験方法 - Google Patents
半導体集積回路の試験方法Info
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- JP2728072B2 JP2728072B2 JP7341634A JP34163495A JP2728072B2 JP 2728072 B2 JP2728072 B2 JP 2728072B2 JP 7341634 A JP7341634 A JP 7341634A JP 34163495 A JP34163495 A JP 34163495A JP 2728072 B2 JP2728072 B2 JP 2728072B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の試
験方法に関し、特にフェーズロックドループ回路（以
下、ＰＬＬ回路と称す）を内蔵した半導体集積回路の試
験方法に関する。
験方法に関し、特にフェーズロックドループ回路（以
下、ＰＬＬ回路と称す）を内蔵した半導体集積回路の試
験方法に関する。
【０００２】
【従来の技術】従来、この半導体集積回路を動作させる
にあたり、高速動作を実現するには、ＰＬＬ回路が用い
られている。かかる半導体集積回路を試験する際は、テ
スト専用のＬＳＩテスタや汎用的なアナログテスタを接
続し、基準クロックやこの基準クロックよりも高い周波
数あるいは低い周波数の外部クロックおよび制御信号を
用いて内部回路やＰＬＬ回路などを試験している。
にあたり、高速動作を実現するには、ＰＬＬ回路が用い
られている。かかる半導体集積回路を試験する際は、テ
スト専用のＬＳＩテスタや汎用的なアナログテスタを接
続し、基準クロックやこの基準クロックよりも高い周波
数あるいは低い周波数の外部クロックおよび制御信号を
用いて内部回路やＰＬＬ回路などを試験している。
【０００３】図２はかかる従来の一例を説明するための
半導体集積回路のブロック図である。図２に示すよう
に、従来の半導体集積回路１２ａを試験するときは、Ｌ
ＳＩテスタに代表される試験装置１１ａを接続し、この
試験装置１１ａから基準クロック１６およびこれに同期
した制御信号１７を供給して半導体集積回路１２ａを動
作させるとともに、この半導体集積回路１２ａの出力信
号１８を試験装置１１ａに取込み、あらかじめ試験装置
１１ａ内部に用意した期待値データと比較することによ
り、正常動作か否かの判定を行っている。
半導体集積回路のブロック図である。図２に示すよう
に、従来の半導体集積回路１２ａを試験するときは、Ｌ
ＳＩテスタに代表される試験装置１１ａを接続し、この
試験装置１１ａから基準クロック１６およびこれに同期
した制御信号１７を供給して半導体集積回路１２ａを動
作させるとともに、この半導体集積回路１２ａの出力信
号１８を試験装置１１ａに取込み、あらかじめ試験装置
１１ａ内部に用意した期待値データと比較することによ
り、正常動作か否かの判定を行っている。
【０００４】しかし、最近の半導体分野においては、Ｐ
ＬＬ回路１３ａを内蔵し、高速動作を実現する半導体集
積回路１２ａが出現しているが、試験装置１１ａとして
用いるＬＳＩテスタは、使用機器などの関係で測定を行
う基準クロック１６の上限の周波数が決まっている。
ＬＬ回路１３ａを内蔵し、高速動作を実現する半導体集
積回路１２ａが出現しているが、試験装置１１ａとして
用いるＬＳＩテスタは、使用機器などの関係で測定を行
う基準クロック１６の上限の周波数が決まっている。
【０００５】このような高速動作の集積回路１２ａは、
基準クロック１６を入力して所定の周波数を出力するＰ
ＬＬ回路１３ａと、このＰＬＬ回路１３ａの出力周波数
よりは低く、基準クロック１６と同程度の周波数の外部
クロック２３およびＰＬＬ回路１３ａの出力をテストモ
ードなどで切替えるセレクタ１４と、このセレクタ１４
の切替出力によって試験を行われる内部回路１５とを備
えている。この集積回路１２ａの試験にあたっては、外
部クロック２３をセレクタ１４を介して内部回路１５に
供給し、制御信号１７に基ずいて出力信号１８の値をチ
ュックすることにより、半導体集積回路１２ａの内部回
路１５の動作試験を行っている。その際、外部クロック
２３はＰＬＬ回路１３ａをスルーさせることになるた
め、ＰＬＬ回路１３ａを試験する場合には、試験装置１
１ａとして別個のアナログテスタなどを用いて単独試験
を行う必要がある。
基準クロック１６を入力して所定の周波数を出力するＰ
ＬＬ回路１３ａと、このＰＬＬ回路１３ａの出力周波数
よりは低く、基準クロック１６と同程度の周波数の外部
クロック２３およびＰＬＬ回路１３ａの出力をテストモ
ードなどで切替えるセレクタ１４と、このセレクタ１４
の切替出力によって試験を行われる内部回路１５とを備
えている。この集積回路１２ａの試験にあたっては、外
部クロック２３をセレクタ１４を介して内部回路１５に
供給し、制御信号１７に基ずいて出力信号１８の値をチ
ュックすることにより、半導体集積回路１２ａの内部回
路１５の動作試験を行っている。その際、外部クロック
２３はＰＬＬ回路１３ａをスルーさせることになるた
め、ＰＬＬ回路１３ａを試験する場合には、試験装置１
１ａとして別個のアナログテスタなどを用いて単独試験
を行う必要がある。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
集積回路の試験方法、特にＰＬＬ回路を内蔵する集積回
路の試験方法は、集積回路の出力信号の周波数がＬＳＩ
テスタなどの上限の周波数を超えた場合には、試験を行
うことができず、また出来たとしても、周波数の高いあ
るいは低い外部クロックを供給するか、あるいは高価な
高速テスタを必要とするという欠点がある。
集積回路の試験方法、特にＰＬＬ回路を内蔵する集積回
路の試験方法は、集積回路の出力信号の周波数がＬＳＩ
テスタなどの上限の周波数を超えた場合には、試験を行
うことができず、また出来たとしても、周波数の高いあ
るいは低い外部クロックを供給するか、あるいは高価な
高速テスタを必要とするという欠点がある。
【０００７】本発明の目的は、低速動作の試験装置を用
いて動作試験を可能にし、試験装置そのものを簡略化す
るとともに、試験時間を短縮することのできる半導体集
積回路の試験方法を提供することにある。
いて動作試験を可能にし、試験装置そのものを簡略化す
るとともに、試験時間を短縮することのできる半導体集
積回路の試験方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
の試験方法は、フェーズロックドループ回路を内蔵し且
つ高速で動作する内部回路を備えた半導体集積回路に低
速動作の試験装置を接続し、前記試験装置から基準クロ
ックおよび前記基準クロックに同期した制御信号を前記
半導体集積回路の前記フェーズロックドループ回路およ
び前記内部回路に供給するとともに、前記内部回路から
の出力信号を前記試験装置に取り込み、前記半導体集積
回路の動作試験を行う半導体集積回路の試験方法におい
て、前記フェーズロックドループ回路で前記基準クロッ
クを逓倍した第１の出力と、前記第１の出力を分周し前
記基準クロックに位相を合わせた第２の出力とをセレク
タを介して前記内部回路に供給し、前記試験装置からの
前記基準クロックおよび前記制御信号のみにより前記半
導体集積回路の動作試験を行うように構成される。
の試験方法は、フェーズロックドループ回路を内蔵し且
つ高速で動作する内部回路を備えた半導体集積回路に低
速動作の試験装置を接続し、前記試験装置から基準クロ
ックおよび前記基準クロックに同期した制御信号を前記
半導体集積回路の前記フェーズロックドループ回路およ
び前記内部回路に供給するとともに、前記内部回路から
の出力信号を前記試験装置に取り込み、前記半導体集積
回路の動作試験を行う半導体集積回路の試験方法におい
て、前記フェーズロックドループ回路で前記基準クロッ
クを逓倍した第１の出力と、前記第１の出力を分周し前
記基準クロックに位相を合わせた第２の出力とをセレク
タを介して前記内部回路に供給し、前記試験装置からの
前記基準クロックおよび前記制御信号のみにより前記半
導体集積回路の動作試験を行うように構成される。
【０００９】また、本発明の半導体集積回路の試験方法
は、前記フェーズロックドループ回路を、前記基準クロ
ックおよび前記第２の出力の位相を比較する位相比較器
と、前記位相比較器の出力のうち低域のみを通過させる
低域フィルタと、前記低域フィルタの出力により前記第
１の出力を発生させる電圧制御発振器と、前記電圧制御
発振器からの前記第１の出力を分周して前記第２の出力
を作成する分周器とで構成し、前記試験装置からの前記
基準クロックおよび前記制御信号のみにより、前記内部
回路および前記フェーズロックドループ回路の動作試験
を行うように構成される。
は、前記フェーズロックドループ回路を、前記基準クロ
ックおよび前記第２の出力の位相を比較する位相比較器
と、前記位相比較器の出力のうち低域のみを通過させる
低域フィルタと、前記低域フィルタの出力により前記第
１の出力を発生させる電圧制御発振器と、前記電圧制御
発振器からの前記第１の出力を分周して前記第２の出力
を作成する分周器とで構成し、前記試験装置からの前記
基準クロックおよび前記制御信号のみにより、前記内部
回路および前記フェーズロックドループ回路の動作試験
を行うように構成される。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１１】図１は本発明の一実施の形態を説明するた
めの半導体集積回路のブロック図である。図１に示すよ
うに、この実施の形態による試験方法は、逓倍機能を有
するＰＬＬ回路１３を内蔵した高速で動作する半導体集
積回路１２を低速動作の試験装置１１に接続し、この試
験装置１１から基準クロック１６および制御信号１７を
供給する一方、半導体集積回路１２の内部回路１５より
出力信号１８を取込むことにより、集積回路の動作試験
を行うものである。
めの半導体集積回路のブロック図である。図１に示すよ
うに、この実施の形態による試験方法は、逓倍機能を有
するＰＬＬ回路１３を内蔵した高速で動作する半導体集
積回路１２を低速動作の試験装置１１に接続し、この試
験装置１１から基準クロック１６および制御信号１７を
供給する一方、半導体集積回路１２の内部回路１５より
出力信号１８を取込むことにより、集積回路の動作試験
を行うものである。
【００１２】このＰＬＬ回路１３は、基準クロック１
６，第２のＰＬＬ出力Ｓ２の位相を比較し、２つの信号
の位相差に比例した電圧を供給する位相比較器１９と、
この位相比較器１９の出力のうち低域のみを通過させる
低域フィルタ２０と、この低域フィルタ２０の出力によ
り第１のＰＬＬ出力Ｓ１を発生させる電圧制御発振器
（ＶＣＯ）２１と、ＶＣＯ２１の出力、すなわち第１の
ＰＬＬ出力Ｓ１を分周して前述した第２のＰＬＬ出力Ｓ
２を作成する分周器２２とで構成する。このため、試験
装置１１からの基準クロック１６および制御信号１７の
みにより、ＰＬＬ回路１３の位相比較器１９に入力され
る信号のうち、帰還された信号、すなわち第２のＰＬＬ
出力Ｓ２をセレクタ１４を介して内部回路１５に供給す
ることにより、内部回路１５およびＰＬＬ回路１３の動
作試験を行うことができる。
６，第２のＰＬＬ出力Ｓ２の位相を比較し、２つの信号
の位相差に比例した電圧を供給する位相比較器１９と、
この位相比較器１９の出力のうち低域のみを通過させる
低域フィルタ２０と、この低域フィルタ２０の出力によ
り第１のＰＬＬ出力Ｓ１を発生させる電圧制御発振器
（ＶＣＯ）２１と、ＶＣＯ２１の出力、すなわち第１の
ＰＬＬ出力Ｓ１を分周して前述した第２のＰＬＬ出力Ｓ
２を作成する分周器２２とで構成する。このため、試験
装置１１からの基準クロック１６および制御信号１７の
みにより、ＰＬＬ回路１３の位相比較器１９に入力され
る信号のうち、帰還された信号、すなわち第２のＰＬＬ
出力Ｓ２をセレクタ１４を介して内部回路１５に供給す
ることにより、内部回路１５およびＰＬＬ回路１３の動
作試験を行うことができる。
【００１３】以下、半導体集積回路１２の動作試験につ
いて、より詳細に説明する。
いて、より詳細に説明する。
【００１４】まず、試験装置１１としてのＬＳＩテスタ
は、従来と同一のものを使用し、基準クロック１６およ
びこれに同期した制御信号１７を半導体集積回路１２の
ＰＬＬ回路１３および内部回路１５に供給する。この基
準クロック１６はＰＬＬ回路１３の位相比較器１９に第
２のＰＬＬ出力Ｓ２とともに入力される。位相比較器１
９では、入力された２つの信号の位相を比較し、その位
相差に比例した電圧を発生する。この位相差比例電圧
は、低域フィルタ２０を介してＶＣＯ２１に供給され、
その電圧に応じた発信周波数を変化させるとともに、第
１のＰＬＬ出力としてセレクタ１４に供給される。さら
に、ＶＣＯ２１で生成されたクロック、すなわち第１の
ＰＬＬ出力Ｓ１は分周器２２に供給されて１／Ｎ分周さ
れ、位相比較器１９にフィードバックされるとともに、
第２のＰＬＬ出力Ｓ２としてセレクタ１４に供給され
る。なお、セレクタ１４の制御は、図示省略したテスト
モード信号などにより、切替制御される。
は、従来と同一のものを使用し、基準クロック１６およ
びこれに同期した制御信号１７を半導体集積回路１２の
ＰＬＬ回路１３および内部回路１５に供給する。この基
準クロック１６はＰＬＬ回路１３の位相比較器１９に第
２のＰＬＬ出力Ｓ２とともに入力される。位相比較器１
９では、入力された２つの信号の位相を比較し、その位
相差に比例した電圧を発生する。この位相差比例電圧
は、低域フィルタ２０を介してＶＣＯ２１に供給され、
その電圧に応じた発信周波数を変化させるとともに、第
１のＰＬＬ出力としてセレクタ１４に供給される。さら
に、ＶＣＯ２１で生成されたクロック、すなわち第１の
ＰＬＬ出力Ｓ１は分周器２２に供給されて１／Ｎ分周さ
れ、位相比較器１９にフィードバックされるとともに、
第２のＰＬＬ出力Ｓ２としてセレクタ１４に供給され
る。なお、セレクタ１４の制御は、図示省略したテスト
モード信号などにより、切替制御される。
【００１５】また、通常動作時は、ＶＣＯ２１の出力
（第１のＰＬＬ出力）Ｓ１が内部回路１５に供給される
が、テスト時には、セレクタ１４を切替え、分周器２２
の出力（第２のＰＬＬ出力）Ｓ２が内部回路１５に供給
される。すなわち、ＶＣＯ２１の出力Ｓ１は基準クロッ
ク１６の周波数を逓倍したクロックとなり、分周器２２
の出力Ｓ２は基準クロック１６の周波数と等しい周波数
のクロックになる。さらに、分周器２２の出力Ｓ２は、
試験装置１１からの基準クロック１６にほぼ同期してい
る。
（第１のＰＬＬ出力）Ｓ１が内部回路１５に供給される
が、テスト時には、セレクタ１４を切替え、分周器２２
の出力（第２のＰＬＬ出力）Ｓ２が内部回路１５に供給
される。すなわち、ＶＣＯ２１の出力Ｓ１は基準クロッ
ク１６の周波数を逓倍したクロックとなり、分周器２２
の出力Ｓ２は基準クロック１６の周波数と等しい周波数
のクロックになる。さらに、分周器２２の出力Ｓ２は、
試験装置１１からの基準クロック１６にほぼ同期してい
る。
【００１６】しかるに、試験装置１１からの制御信号１
７は、基準クロック１６に同期して半導体集積回路１２
の内部回路１５に供給されるため、セレクタ１４を介し
て内部回路１５に供給される分周器２２の出力Ｓ２とも
同期している。また、半導体集積回路１２からの出力信
号１８、すなわち内部回路１５の出力は、基準クロック
１６の周波数を超えることがないため、試験装置１１と
しては、従来のＬＳＩテスタを用いて取り込むことがで
きる。
７は、基準クロック１６に同期して半導体集積回路１２
の内部回路１５に供給されるため、セレクタ１４を介し
て内部回路１５に供給される分周器２２の出力Ｓ２とも
同期している。また、半導体集積回路１２からの出力信
号１８、すなわち内部回路１５の出力は、基準クロック
１６の周波数を超えることがないため、試験装置１１と
しては、従来のＬＳＩテスタを用いて取り込むことがで
きる。
【００１７】このように、本実施の形態によれば、前述
したＰＬＬ回路１３が位相同期するまでの一定期間を経
た後、通常のＬＳＩテスタからなる試験装置１１を用い
て、ＰＬＬ回路１３を含む半導体集積回路１２の動作試
験を行うことができる。
したＰＬＬ回路１３が位相同期するまでの一定期間を経
た後、通常のＬＳＩテスタからなる試験装置１１を用い
て、ＰＬＬ回路１３を含む半導体集積回路１２の動作試
験を行うことができる。
【００１８】
【発明の効果】以上説明したように、本発明の半導体集
積回路、特にＰＬＬ回路を内蔵した半導体集積回路の試
験方法は、このＰＬＬ回路を形成する分周器の出力を内
部回路に供給することにより、試験装置から基準クロッ
クよりも高い周波数あるいは低い周波数の外部クロック
を供給しないで済み、高速動作の半導体集積回路を高価
なテスタを導入することなく、従来のＬＳＩテスタをそ
のまま使用して動作試験することができるという効果が
ある。
積回路、特にＰＬＬ回路を内蔵した半導体集積回路の試
験方法は、このＰＬＬ回路を形成する分周器の出力を内
部回路に供給することにより、試験装置から基準クロッ
クよりも高い周波数あるいは低い周波数の外部クロック
を供給しないで済み、高速動作の半導体集積回路を高価
なテスタを導入することなく、従来のＬＳＩテスタをそ
のまま使用して動作試験することができるという効果が
ある。
【００１９】また、本発明の試験方法は、基準クロック
よりも高い周波数あるいは低い周波数の外部クロックを
外部より供給しなくても済むので、少なくとも１つのク
ロック供給端子を削減でき、試験装置そのものを簡略化
することができるという効果がある。
よりも高い周波数あるいは低い周波数の外部クロックを
外部より供給しなくても済むので、少なくとも１つのク
ロック供給端子を削減でき、試験装置そのものを簡略化
することができるという効果がある。
【００２０】また、本発明の試験方法によれば、ＰＬＬ
回路および内部回路を同時に試験できるので、試験時間
を短縮することができるという効果もある。
回路および内部回路を同時に試験できるので、試験時間
を短縮することができるという効果もある。
【図１】本発明の一実施の形態を説明するための半導体
集積回路のブロック図である。
集積回路のブロック図である。
【図２】従来の一例を説明するための半導体集積回路の
ブロック図である。
ブロック図である。
１１ 試験装置 １２ 半導体集積回路 １３ ＰＬＬ回路 １４ セレクタ １５ 内部回路 １６ 基準クロック １７ 制御信号 １８ 出力信号 １９ 位相比較器 ２０ 低域フィルタ ２１ ＶＣＯ ２２ 分周器
Claims (2)
- 【請求項１】 フェーズロックドループ回路を内蔵し且
つ高速で動作する内部回路を備えた半導体集積回路に低
速動作の試験装置を接続し、前記試験装置から基準クロ
ックおよび前記基準クロックに同期した制御信号を前記
半導体集積回路の前記フェーズロックドループ回路およ
び前記内部回路に供給するとともに、前記内部回路から
の出力信号を前記試験装置に取り込み、前記半導体集積
回路の動作試験を行う半導体集積回路の試験方法におい
て、前記フェーズロックドループ回路で前記基準クロッ
クを逓倍した第１の出力と、前記第１の出力を分周し前
記基準クロックに位相を合わせた第２の出力とをセレク
タを介して前記内部回路に供給し、前記試験装置からの
前記基準クロックおよび前記制御信号のみにより前記半
導体集積回路の動作試験を行うことを特徴とする半導体
集積回路の試験方法。 - 【請求項２】 前記フェーズロックドループ回路は、前
記基準クロックおよび前記第２の出力の位相を比較する
位相比較器と、前記位相比較器の出力のうち低域のみを
通過させる低域フィルタと、前記低域フィルタの出力に
より前記第１の出力を発生させる電圧制御発振器と、前
記電圧制御発振器からの前記第１の出力を分周して前記
第２の出力を作成する分周器とで構成し、前記試験装置
からの前記基準クロックおよび前記制御信号のみによ
り、前記内部回路および前記フェーズロックドループ回
路の動作試験を行う請求項１記載の半導体集積回路の試
験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341634A JP2728072B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341634A JP2728072B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181133A JPH09181133A (ja) | 1997-07-11 |
| JP2728072B2 true JP2728072B2 (ja) | 1998-03-18 |
Family
ID=18347617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7341634A Expired - Fee Related JP2728072B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728072B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4771572B2 (ja) * | 2000-04-10 | 2011-09-14 | 富士通セミコンダクター株式会社 | Ｐｌｌ半導体装置並びにその試験の方法及び装置 |
| WO2003107023A1 (en) * | 2002-06-13 | 2003-12-24 | Koninklijke Philips Electronics N.V. | Method and apparatus for testing and characterizing a circuit comprising a phase-locked loop |
| CN106855608B (zh) * | 2015-12-09 | 2023-11-14 | 深圳市盛德金科技有限公司 | 双时钟测试电路 |
-
1995
- 1995-12-27 JP JP7341634A patent/JP2728072B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09181133A (ja) | 1997-07-11 |
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