JP3790689B2 - 位相同期ループのテスト装置および方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、位相同期ループ（Phase-Locked Loop ，ＰＬＬ）をテストする装置およびその方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
信頼性の高い低スキューの高周波クロック信号を複合システムの様々なパッケージ技術全体に分配することは困難であるため、複合高周波同期システムにとってＰＬＬは不可欠である。
【０００３】
高周波同期システムにおいてＰＬＬベースのクロック分配を用いることの利点は、サーバのような複合高性能マシンの設計において特に明確となる。高周波同期システムには、シングルチップ・モジュール（Single-Chip Module，ＳＣＭ）、マルチチップ・モジュール（Multichip Module，ＭＣＭ）、カード、およびボードを含む様々なパッケージ技術が用いられる。このような様々なパッケージ技術全体に信頼性の高い低スキューの高周波クロック信号を分配することは、控えめに言っても困難である。
【０００４】
しかし、ＰＬＬベースの設計によれば、比較的低周波の基準発振器の信号を、各コンポーネントに容易に分配することができる。各コンポーネントは１つのＰＬＬを含み、ＰＬＬは、同期設計のために同一位相を保持しながら、その信号の周波数を逓倍して、コンポーネントが要求する高周波を生成する。同期システムは、異なる周波数で動作する多数のコンポーネントを有することがあるので、ＰＬＬの基準発振器周波数を逓倍する能力が重要となる（G. A. Van Huben, T. G. McNamara and T. E. Gilbert,“PLL modeling and verification in a cycle-simulation environment,” IBM Journal of Research & Development, Vol.43, No.5/6, 1999）。
【０００５】
ＰＬＬベースの設計コンセプトのもう１つの利点は、システムコンポーネント間でプログラマブルな比率が許容されることである。ここで、あるサブシステムの動作が、プロセッサのような他のサブシステムより所定数倍遅い場合を考えてみる。そのサブシステムのチップが、所定周波数より速いかまたは遅い周波数で実際に動作していれば、そのサブシステムのＰＬＬの逓倍率を新たな“ギア比”で再プログラムすることができる。
【０００６】
オンチップクロックのロジックが異なる周波数をサポートしている限り、システムの残りの部分に周波数に敏感な変則を導入するリスクなしで、システム内の比率を再プログラムすることができる。同期システムの様々なコンポーネントの間では、クロックスキューを極めて低く抑えることが重要である。各コンポーネントのＰＬＬは、そのオンチップクロックの分配遅延の位相合わせを行う。ＰＬＬは、周波数シンセサイザや、アナログおよびデジタルの変調器および復調器にも用いられる。
【０００７】
以下の文献では、帰還を用いて基準信号と出力信号の位相の所定の関係を保持するシステムとして、ＰＬＬが記述されている。
Steven L. Maddy,“Phase-Locked Loop,” Chapter 70 of The Electrical Engineering Handbook, editor-in-chief: Richard C. Dorf, IEEE Press, CRC Press, pp. 1567-1575, 1993.
図６は、このようなＰＬＬの構成を示している。上述したように、ＰＬＬの出力信号の周波数は、その入力信号の周波数の倍数になっている。
【０００８】
位相比較器１１は、ＣＫを参照信号入力として、２つの入力信号ＣＫおよびＦＢの位相差に依存する出力の組み合わせを生成する。この位相比較器１１は、入力信号ＣＫおよびＦＢの立ち上がりエッジをトリガとして出力信号ＵＰおよびＤＮを生成する状態機械（ステートマシン）である。その状態遷移図は、図７のようになる。
【０００９】
図７に示されているように、この状態機械は、放電状態（discharge state ）２１、ホールド状態（hold state）２２、および充電状態（charge state）２３を有する。また、ロック検出器１６は、それらの２つの入力信号の位相差に依存する単一の観測可能な出力信号Ｌを生成する。
【００１０】
チャージポンプ１２は、図８に示すように、位相比較器１１の状態により制御される２つのＣＭＯＳ（complementary metal-oxide semiconductor ）スイッチからなる。図９は、このチャージポンプ１２の機能を示している。信号ＵＰがｌｏｗ（論理０）のとき、スイッチ３１は出力信号Ｖout のノードをＶDDに接続し、信号ＤＮがｌｏｗのとき、スイッチ３２はそのノードをＶSSに接続する。また、ＵＰおよびＤＮの両方がｈｉｇｈ（論理１）のとき、そのノードはＶDDおよびＶSSから隔離され、ループフィルタ（Loop Filter ，ＬＰＦ）１３のキャパシタ上の電圧ＶopがＶout となる。
【００１１】
ループフィルタ１３は、ローパスフィルタであり、ＰＬＬダイナミクスとＰＬＬの性能を制御するのに用いられる。電圧制御発振器（Voltage-Controlled Oscillator ，ＶＣＯ）１４は、周波数ＦVCO が入力電圧に比例するようなＡＣ（Alternating Current ）出力を生成する回路である。１／Ｎ分周器１７は、周波数が入力信号（ＰＬＬの出力信号Ｘ）の整数（Ｎ）分の１となるような出力信号Ｄout を生成するデバイスである。信号Ｘの周波数がＦVCO のとき、信号Ｄout の周波数はＦVCO ／Ｎとなる。信号Ｄout は信号ＦＢとして位相比較器１１に入力される。
【００１２】
２対１マルチプレクサ（ＭＵＸ）１５は、クロック信号を入力Ａに与えることで、ＰＬＬをバイパスすることを可能にしている。Ａにクロックを入力し、入力Ｓを０に設定すれば、ＰＬＬがバイパスされる。また、ゼロパルス（仕様で定められたパルス）をＳに与えれば、ＰＬＬはホールド状態にリセットされる。
【００１３】
上述したＰＬＬの機能は、テスト対象のＰＬＬ（PLL Under Test，ＰＵＴ）を以下のように動作させることでＰＬＬテストが達成できることを示唆している。・スタートシーケンス・チェック：このチェックにより、システムがスタートしてから所定の時間内にＰＬＬが周波数に到達できることが検証される。このチェックは、位相ロッキングの検証を含む。
・通常モード動作：位相ロックの後、ＰＬＬの出力信号が所望の周波数になっているかどうかが確認される。
・周波数の動的変更：これにより、ＰＬＬが、システムテストモード、通常動作モード等の様々なモードで動作できることが検証される。この検証では、周波数を動的に変更するために、ＰＬＬの再プログラミングが必要となる。
・ストップシーケンス・チェック：このチェックにより、ＰＬＬが停止したとき、駆動されているすべてのチップが停止することが検証される。このチェックとスタートシーケンス・チェックを併せれば、駆動されるチップが動作を縦列に停止し再開することが検証される。
【００１４】
しかしながら、他の高周波アナログ／混合信号回路と同様に、ＰＬＬもまたテストが困難である。ＰＬＬのための多くの仕様ベーステストスキームでは、スタートシーケンス・チェックおよび通常モード動作検証は行われるが、周波数の動的変更およびストップシーケンス・チェックは促進されていない。
【００１５】
Dalmia等は、ＰＬＬテストにおける動作電流モニタリング方法を提案した（M. Dalmia, A. Ivanov and S. Tabatabaei, “Power Supply Monitoring Techniques for Testing PLLs,” Proc. Sixth IEEE Asian Test Symposium, pp. 366-371, November 1997）。しかしながら、この方法で用いられているアプローチは特別のものではなく、現状では、動作電流測定に基づくテストスキームを実現することは困難である。
【００１６】
また、Kim 等は、ＰＬＬの動作に２つの動的遷移を伴うテストを実現する故障指向方法を提案した（S. Kim, M. Soma and D. Risbud, “An Effective Defect-Oriented BIST Architecture for High-Speed Phase-Locked Loops,” Proc. 18th IEEE VLSI Test Symposium, April 2000）。この方法では、３つの安定周波数が測定され、期待される周波数と比較されている。しかしながら、彼らの方法では、スタートシーケンス・チェックが行われておらず、かなり多くの付加的なハードウェアを追加する必要がある。
【００１７】
本発明の課題は、周波数の動的変更の検証および／またはスタートシーケンス・チェックを含む、改良されたＰＬＬテストのための装置および方法を提供することである。
【００１８】
【課題を解決するための手段】
図１は、本発明のテスト装置の原理図である。図１のテスト装置は、リセット手段４１、入力手段４２、出力手段４３、および接続制御手段４４を備える。
【００１９】
リセット手段４１は、チャージポンプをＬＰＦから切り離し、ＬＰＦに代わりの放電パスを与えることにより、ＰＬＬ４５をリセットする。入力手段４２は、制御信号とＰＬＬ４５の出力からの帰還信号とを受け取り、受け取った制御信号と帰還信号から組み合わせ信号を生成し、その組み合わせ信号をＰＬＬ４５に入力する。この組み合わせ信号は、参照信号とともに、ＬＰＦの充電、ＬＰＦの放電、および通常動作のうちの１つをＰＬＬ４５に行わせる。出力手段４３は、ＰＬＬ４５がＬＰＦの充電を行う場合と、ＰＬＬ４５がＬＰＦの放電を行う場合と、ＰＬＬ４５が通常動作を行う場合に、ＶＣＯの出力に対応する周波数の信号を出力する。接続制御手段４４は、ＰＬＬ４５のデジタル回路とアナログ回路の間の接続を制御する。
【００２０】
リセット手段４１は、チャージポンプをＬＰＦから切り離し、ＬＰＦに代わりの放電パスを与えることにより、リセットパルスの幅により決められる期間（その幅に等しい期間）、ＬＰＦを放電させる。また、入力手段４２を用いれば、帰還信号と制御信号をＰＬＬ４５に入力することができ、充電状態、不完全放電状態、完全放電状態、および通常動作状態を含む様々な安定状態を遷移するように、ＰＬＬ４５を動作させることができる。出力手段４３からの出力信号の周波数は、ＶＣＯの出力信号の周波数に対応しているので、各状態においてその周波数を測定することで、合格／不合格の判定が可能である。接続制御手段４４は、必要に応じて、デジタル回路をアナログ回路から隔離したり、デジタル回路をアナログ回路に接続したりする。これにより、デジタル回路を別にテストすることが可能となる。
【００２１】
こうして、位相比較器の出力を直接制御可能にしなくても、ＰＬＬ４５を十分に動作させることができ、改良されたＰＬＬテストが実現される。
例えば、図１のリセット手段４１は、後述する図３の信号Ｓとチャージポンプ１２およびＶＣＯ１４のリセットインタフェースに対応し、図１の入力手段４２は、図３のＡＮＤゲート５１とスイッチＮ１およびＰ１に対応する。また、例えば、図１の出力手段４３は、図３のＭＵＸ１５および１／Ｎ分周器１７に対応し、図１の接続制御手段４４は、図３のトランジスタスイッチＰ２、Ｐ３、およびＮ２に対応する。また、例えば、図１の参照信号は、図３の信号ＣＫに対応し、図１の組み合わせ信号は、図３の位相比較器１１およびロック検出器１６の２つの入力のうちの下側に入力される信号に対応し、図１の出力手段４３からの出力信号は、図３のＸまたはＤout における信号に対応する。
【００２２】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態を詳細に説明する。
本発明のテスト方法は、前述したDalmia等およびKim 等の方法のすべての利点を備えた体系的な方法である。この方法は、テスト生成の明確な記述を与え、スタートシーケンス・チェックも行う。さらに、本発明の方法は、以下のような特徴を備えている。
１．“分断攻略”の戦略が用いられる。
２．テストパターン生成のための理解しやすいプロシージャを有する。
３．論理値の出力観測による電圧テストまたは周波数測定（ＶＣＯがアクティブな場合）を伴う。
４．ＰＬＬのデジタルユニットのための静的電源電流（ＩＤＤＱ）テストが組み込まれている。
【００２３】
図２は、図６に示したＰＬＬの電源配置を示している。図２において、デジタルユニット（デジタル回路）の電源とアナログユニット（アナログ回路）の電源は、明確に分離されている。これにより、テスト中にアナログユニットからデジタルユニットを隔離することが可能となる。
【００２４】
ＰＬＬのテストには２つのフェーズからなるアプローチが採用され、最初のフェーズ（フェーズ１）では、デジタル部品のみがテストされる。このフェーズでは、ＰＵＴのデジタル部品（位相比較器１１、チャージポンプ１２、ＭＵＸ１５、およびロック検出器１６）がアナログ部品（ＬＰＦ１３およびＶＣＯ１４）から隔離され、デジタル部品に対してＩＤＤＱテストと電圧テストが同時に行われる。
【００２５】
ＬＰＦ１３はＰＬＬの性能を制御するので（また、ＬＰＦ１３の効果は制御可能なので）、ＬＰＦ１３のキャパシタに蓄えられる電荷量を変更して測定に十分な時間を取れば、応答を観測しながらＰＬＬを動作させることができる。そこで、２番目のフェーズ（フェーズ２）では、デジタルユニットをアナログユニットに接続し、一連の周波数遷移が起きるようにＰＵＴを動作させる。
【００２６】
入力信号ＣＫおよびＦＢを操作することで、周波数Ｆmax 、Ｆo 、およびＦmin に渡ってＶＣＯ１４の動作ポイントをシフトさせることが可能である。ここで、ＶＣＯ１４の入力電圧をｖとし、Ｖmax およびＶmin をその最大値および最小値とすると、Ｆmax 、Ｆo 、およびＦmin は、それぞれ、ｖ＝Ｖmax 、ｖ＝（Ｖmax ＋Ｖmin ）／２、およびほぼ接地電圧に等しいｖに対応している（図５参照）。
【００２７】
ここでは、Ｆmax 、Ｆo 、およびＦmin と通常動作周波数Ｆopとに対応する４つの動作ポイントを遷移するように、ＰＬＬを動作させる。Ｆmax 、Ｆo 、Ｆmin 、およびＦopは、それぞれ、最大基準周波数、中心周波数、最小基準周波数、および期待される通常動作周波数を表す。各動作ポイントにおいては、回路の非定常解析により決められる時間間隔で周波数測定が行われる。測定値は良好なマシン値と比較され、あらかじめ計算されたトレランスの範囲内でＰＵＴが無故障かどうかが判定される。良好なマシン値およびトレランスは、仕様ベースのテストで用いられる基準値の解析とシミュレーションにより決定される。
【００２８】
次に、図３から図５までを参照しながら、ＰＬＬテストの例を説明する。
図３は、テスト装置の構成を示している。実際には、チャージポンプ１２およびＶＣＯ１４にはリセットインタフェースが含まれている。ＬＰＦ１３は、通常、チャージポンプ１２の下側のトランジスタを介して放電するが、リセットの間は、チャージポンプ１２のリセットインタフェース内の代わりの放電パスが用いられる（不完全放電）。ＬＰＦ１３は、基本的に、ＲＣ（抵抗−キャパシタ）回路であり、放電カーブはｖ＝Ｖmax （１−ｅｘｐ（−ｔ／ＣＲ））の形になる。したがって、ＣＲが分かっていれば、ＬＰＦ１３を所定の電圧まで放電させるのに要する時間（上式のｔの値）が計算できる。リセットパルスの幅はこの時間に合わせられる。
【００２９】
また、位相比較器１１の帰還入力を容易に操作するために、位相比較器１１（およびロック検出器１６）の入力側に制御性が導入される。２つのトランジスタスイッチＮ１およびＰ１とＡＮＤゲート５１が、この制御性を提供している。信号ＤＴおよびｔは制御を提供する。ＡＮＤゲート５１は、ＰＬＬの出力から信号ｔと帰還信号ＦＢを受け取り、それらの論理積を生成する。ＤＴ＝１のとき、スイッチＮ１は位相比較器１１およびロック検出器１６の下側の入力にｔを接続し、ＤＴ＝０のとき、スイッチＰ１はそれらの入力にＡＮＤゲート５１の出力を接続する。
【００３０】
また、３つのトランジスタスイッチＰ２、Ｐ３、およびＮ２は、フェーズ１においてＰＬＬをデジタルサブ回路とアナログサブ回路に分割する手段として挿入されている。デジタルサブ回路の隔離は、デジタルテスト信号ＤＴにより制御される。ＤＴ＝０のとき、スイッチＰ２はチャージポンプ１２の出力をＬＰＦ１３の入力に接続し、スイッチＰ３はＶＣＯ１４の出力をＭＵＸ１５の下側の入力に接続する。また、ＤＴ＝１のとき、スイッチＮ２はＭＵＸ１５の下側の入力にｔを接続する。ＰＬＬの通常動作の間は、ＤＴ＝０およびｔ＝１であり、デジタルサブ回路が隔離されて別にテストされるときは、ＤＴ＝１である。この方法では、１／Ｎ分周器１７は別にテストされており、ＰＬＬのテストを無効にするような故障がないことが分かっているものとする。
【００３１】
フェーズ１におけるデジタル回路の機能故障または論理故障のためのテストでは、テストパターンを印加した後、出力を観測する（ＩＤＤＱを観測する）前に回路が安定する必要がある。特に、観測中にゲート１つでも変化すると、ＩＤＤＱテストは実行できない。デジタル部品のテストに必要なこの安定条件が成立することを保証するために、ＤＴは論理１に設定しなければならない。
【００３２】
デジタル部品のテストを開始するため、まず、ＤＴが論理１に設定される。図８は、デジタル部品のテストパターンを示している。図３から分かるように、ＤＴ＝１とすれば、ＰＵＴのデジタル部品は隔離され、位相比較器１１、ロック検出器１６、およびＭＵＸ１５の下側の入力がｔに接続される。ＸおよびＬの欄は、それぞれ、ＭＵＸ１５およびロック検出器１６の出力として期待される論理値を示している。
【００３３】
単一スタック故障（single stuck-at fault ）モデルの下では、ＭＵＸ１５は完全にテストされる。ロック検出器１６および位相比較器１１については、すべての入力の並べ換え論理値が印加されるので、それらの機能は完全に検証される。特に、ここでは、状態機械が機能的に検証されることを保証するために、適切な入力パターン列が選定されている。ＵＰおよびＤＮはプライマリ入力ではないが、チャージポンプ１２が的確にテストされること（ＩＤＤＱ）を示す証拠として、それらの値が記載されている。
【００３４】
フェーズ２は、図５に示すようなステージに対応して４つのステップを有する。フェーズ２では、ＰＵＴ全体が併せて動作し、周波数測定が行われる。最初に、信号ＤＴは論理０に設定され、ＬＰＦ１３のキャパシタが接地電位になることを保証するために、信号Ｓが十分長い間論理０に設定される。図５において、Ｖin（ＶＣＯ）は、ＶＣＯ１４の入力電圧ｖを表し、Ｆout （ＶＣＯ）／Ｎは、Ｄout における出力周波数を表す。この場合、Ｄout が周波数測定の対象信号となる。ステップ１から４までの各々におけるテストプロシージャは以下の通りである。
・ステップ１（時刻ｔ-1およびｔ1 の間のステージ）：ｔ＝ＤＴ＝０と設定する。時間Ｔ0 の後、Ｓを１に設定し、その後、ＣＫの値を１に変更する。そのＣＫの変化から時間Ｔ1 だけ待って、時刻Ｍ1 にＤout の周波数Ｆ1 を測定する（無故障のＰＬＬではＦ1 ＝Ｆmax ）。Ｔ1 は、ＬＰＦキャパシタを接地電圧（０）からＶmax に充電するのに要する時間である。
・ステップ２（時刻ｔ1 およびｔ2 の間のステージ）：ＣＫを０に戻し、ＰＵＴをリセットして、ＶＣＯ１４の入力電圧がＶo ＝（Ｖmax ＋Ｖmin ）／２になるまでＬＰＦキャパシタを放電させる。この不安全放電を達成するための時間は、あらかじめ計算しておく。リセット時間（reset time）が経過した直後、時刻Ｍ2 にＤout の周波数Ｆ2 を測定する（無故障のＰＬＬではＦ2 ＝Ｆo ）。測定の後、ｔを１に設定する。
・ステップ３（時刻ｔ2 およびｔ3 の間のステージ）：ＣＫは論理０のままなので、ＦＢの最初の立ち上がりがＬＰＦキャパシタの完全放電を開始させる。ｔの最後の変化から時間Ｔ3 だけ経過した後、時刻Ｍ3 にＤout の周波数Ｆ3 （Ｆmin に等しいことが期待される）を測定する。ＬＰＦキャパシタを完全に放電させるための時間をτとすると、Ｔ3 ＝２／Ｆo ＋τである。
・ステップ４（時刻ｔ3 およびｔ4 の間のステージ）：ＦＢの帰還クロック信号が通過できるようにｔを論理１にしたままで、動作クロック信号をＣＫに入力する。時間Ｔ4 （Ｔ4 ≧lock time ＋１／Ｆop）だけ経過した後、Ｌの値を観測してロック状態を確認する。そして、時刻Ｍ4 にＤout の周波数Ｆ4 （Ｆopに等しいことが期待される）を測定する。このステップは、スタートシーケンス・チェック（所定時間後にロック検出器１６の出力を観測することによるロック状態の確認）と通常モード動作検証（通常モード出力周波数の検証）に対応している。
【００３５】
与えられたＰＬＬ（所定の技術）に対しては、基準周波数Ｆmax 、Ｆo 、Ｆmin 、およびＦopの良好なマシン値（およびそれらのトレランス）は、シミュレーションと設計仕様により設定される。すべての測定値が良好なマシン値のトレランス範囲に収まっていれば、ＰＵＴはテストに合格し、そうでなければ不合格となる。また、もしＸにおいて適切な測定が可能であれば、Ｄout の代わりにＸの周波数を測定してもよい。
【００３６】
以上詳細に説明したように、分断攻略アプローチを適用して、ＰＬＬの体系的なテスト方法が開発された。まず、デジタル部品が隔離されて、それらの電圧（論理）テストおよびＩＤＤＱテストが行われる。次に、ＬＰＦキャパシタの充電および放電の一連の動作を、ＰＬＬ全体で行わせる。この過程において、スタートシーケンス・チェックが行われ、通常モードの動作が検証され、動的周波数変更がチェックされ、ストップシーケンス・チェックが行われる。
【００３７】
この体系的な方法は、２つの付加的なプライマリ入力、５つのトランジスタ、および１つの２入力ゲートを追加することで達成できる。
【００３８】
【発明の効果】
本発明によれば、簡単なハードウェアにより、周波数の動的変更の検証および／またはストップシーケンス・チェックを含む、改良されたＰＬＬテストが実現される。
【図面の簡単な説明】
【図１】本発明のテスト装置の原理図である。
【図２】ＰＬＬの電源配置を示す図である。
【図３】ＰＬＬテストの構成を示す図である。
【図４】デジタル部品のテストパターンを示す図である。
【図５】ＰＬＬの動作およびテストのタイミングチャートである。
【図６】従来のＰＬＬの構成図である。
【図７】位相比較器の状態遷移図である。
【図８】チャージポンプの構成図である。
【図９】チャージポンプの機能を示す図である。
【符号の説明】
１１ 位相比較器
１２ チャージポンプ
１３ ループフィルタ（ＬＰＦ）
１４ ＶＣＯ
１５ ＭＵＸ
１６ ロック検出器
１７ １／Ｎ分周器
２１ 放電状態
２２ ホールド状態
２３ 充電状態
３１、３２ スイッチ
４１ リセット手段
４２ 入力手段
４３ 出力手段
４４ 接続制御手段
４５ ＰＬＬ
５１ ＡＮＤゲート
【発明の属する技術分野】
本発明は、位相同期ループ（Phase-Locked Loop ，ＰＬＬ）をテストする装置およびその方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
信頼性の高い低スキューの高周波クロック信号を複合システムの様々なパッケージ技術全体に分配することは困難であるため、複合高周波同期システムにとってＰＬＬは不可欠である。
【０００３】
高周波同期システムにおいてＰＬＬベースのクロック分配を用いることの利点は、サーバのような複合高性能マシンの設計において特に明確となる。高周波同期システムには、シングルチップ・モジュール（Single-Chip Module，ＳＣＭ）、マルチチップ・モジュール（Multichip Module，ＭＣＭ）、カード、およびボードを含む様々なパッケージ技術が用いられる。このような様々なパッケージ技術全体に信頼性の高い低スキューの高周波クロック信号を分配することは、控えめに言っても困難である。
【０００４】
しかし、ＰＬＬベースの設計によれば、比較的低周波の基準発振器の信号を、各コンポーネントに容易に分配することができる。各コンポーネントは１つのＰＬＬを含み、ＰＬＬは、同期設計のために同一位相を保持しながら、その信号の周波数を逓倍して、コンポーネントが要求する高周波を生成する。同期システムは、異なる周波数で動作する多数のコンポーネントを有することがあるので、ＰＬＬの基準発振器周波数を逓倍する能力が重要となる（G. A. Van Huben, T. G. McNamara and T. E. Gilbert,“PLL modeling and verification in a cycle-simulation environment,” IBM Journal of Research & Development, Vol.43, No.5/6, 1999）。
【０００５】
ＰＬＬベースの設計コンセプトのもう１つの利点は、システムコンポーネント間でプログラマブルな比率が許容されることである。ここで、あるサブシステムの動作が、プロセッサのような他のサブシステムより所定数倍遅い場合を考えてみる。そのサブシステムのチップが、所定周波数より速いかまたは遅い周波数で実際に動作していれば、そのサブシステムのＰＬＬの逓倍率を新たな“ギア比”で再プログラムすることができる。
【０００６】
オンチップクロックのロジックが異なる周波数をサポートしている限り、システムの残りの部分に周波数に敏感な変則を導入するリスクなしで、システム内の比率を再プログラムすることができる。同期システムの様々なコンポーネントの間では、クロックスキューを極めて低く抑えることが重要である。各コンポーネントのＰＬＬは、そのオンチップクロックの分配遅延の位相合わせを行う。ＰＬＬは、周波数シンセサイザや、アナログおよびデジタルの変調器および復調器にも用いられる。
【０００７】
以下の文献では、帰還を用いて基準信号と出力信号の位相の所定の関係を保持するシステムとして、ＰＬＬが記述されている。
Steven L. Maddy,“Phase-Locked Loop,” Chapter 70 of The Electrical Engineering Handbook, editor-in-chief: Richard C. Dorf, IEEE Press, CRC Press, pp. 1567-1575, 1993.
図６は、このようなＰＬＬの構成を示している。上述したように、ＰＬＬの出力信号の周波数は、その入力信号の周波数の倍数になっている。
【０００８】
位相比較器１１は、ＣＫを参照信号入力として、２つの入力信号ＣＫおよびＦＢの位相差に依存する出力の組み合わせを生成する。この位相比較器１１は、入力信号ＣＫおよびＦＢの立ち上がりエッジをトリガとして出力信号ＵＰおよびＤＮを生成する状態機械（ステートマシン）である。その状態遷移図は、図７のようになる。
【０００９】
図７に示されているように、この状態機械は、放電状態（discharge state ）２１、ホールド状態（hold state）２２、および充電状態（charge state）２３を有する。また、ロック検出器１６は、それらの２つの入力信号の位相差に依存する単一の観測可能な出力信号Ｌを生成する。
【００１０】
チャージポンプ１２は、図８に示すように、位相比較器１１の状態により制御される２つのＣＭＯＳ（complementary metal-oxide semiconductor ）スイッチからなる。図９は、このチャージポンプ１２の機能を示している。信号ＵＰがｌｏｗ（論理０）のとき、スイッチ３１は出力信号Ｖout のノードをＶDDに接続し、信号ＤＮがｌｏｗのとき、スイッチ３２はそのノードをＶSSに接続する。また、ＵＰおよびＤＮの両方がｈｉｇｈ（論理１）のとき、そのノードはＶDDおよびＶSSから隔離され、ループフィルタ（Loop Filter ，ＬＰＦ）１３のキャパシタ上の電圧ＶopがＶout となる。
【００１１】
ループフィルタ１３は、ローパスフィルタであり、ＰＬＬダイナミクスとＰＬＬの性能を制御するのに用いられる。電圧制御発振器（Voltage-Controlled Oscillator ，ＶＣＯ）１４は、周波数ＦVCO が入力電圧に比例するようなＡＣ（Alternating Current ）出力を生成する回路である。１／Ｎ分周器１７は、周波数が入力信号（ＰＬＬの出力信号Ｘ）の整数（Ｎ）分の１となるような出力信号Ｄout を生成するデバイスである。信号Ｘの周波数がＦVCO のとき、信号Ｄout の周波数はＦVCO ／Ｎとなる。信号Ｄout は信号ＦＢとして位相比較器１１に入力される。
【００１２】
２対１マルチプレクサ（ＭＵＸ）１５は、クロック信号を入力Ａに与えることで、ＰＬＬをバイパスすることを可能にしている。Ａにクロックを入力し、入力Ｓを０に設定すれば、ＰＬＬがバイパスされる。また、ゼロパルス（仕様で定められたパルス）をＳに与えれば、ＰＬＬはホールド状態にリセットされる。
【００１３】
上述したＰＬＬの機能は、テスト対象のＰＬＬ（PLL Under Test，ＰＵＴ）を以下のように動作させることでＰＬＬテストが達成できることを示唆している。・スタートシーケンス・チェック：このチェックにより、システムがスタートしてから所定の時間内にＰＬＬが周波数に到達できることが検証される。このチェックは、位相ロッキングの検証を含む。
・通常モード動作：位相ロックの後、ＰＬＬの出力信号が所望の周波数になっているかどうかが確認される。
・周波数の動的変更：これにより、ＰＬＬが、システムテストモード、通常動作モード等の様々なモードで動作できることが検証される。この検証では、周波数を動的に変更するために、ＰＬＬの再プログラミングが必要となる。
・ストップシーケンス・チェック：このチェックにより、ＰＬＬが停止したとき、駆動されているすべてのチップが停止することが検証される。このチェックとスタートシーケンス・チェックを併せれば、駆動されるチップが動作を縦列に停止し再開することが検証される。
【００１４】
しかしながら、他の高周波アナログ／混合信号回路と同様に、ＰＬＬもまたテストが困難である。ＰＬＬのための多くの仕様ベーステストスキームでは、スタートシーケンス・チェックおよび通常モード動作検証は行われるが、周波数の動的変更およびストップシーケンス・チェックは促進されていない。
【００１５】
Dalmia等は、ＰＬＬテストにおける動作電流モニタリング方法を提案した（M. Dalmia, A. Ivanov and S. Tabatabaei, “Power Supply Monitoring Techniques for Testing PLLs,” Proc. Sixth IEEE Asian Test Symposium, pp. 366-371, November 1997）。しかしながら、この方法で用いられているアプローチは特別のものではなく、現状では、動作電流測定に基づくテストスキームを実現することは困難である。
【００１６】
また、Kim 等は、ＰＬＬの動作に２つの動的遷移を伴うテストを実現する故障指向方法を提案した（S. Kim, M. Soma and D. Risbud, “An Effective Defect-Oriented BIST Architecture for High-Speed Phase-Locked Loops,” Proc. 18th IEEE VLSI Test Symposium, April 2000）。この方法では、３つの安定周波数が測定され、期待される周波数と比較されている。しかしながら、彼らの方法では、スタートシーケンス・チェックが行われておらず、かなり多くの付加的なハードウェアを追加する必要がある。
【００１７】
本発明の課題は、周波数の動的変更の検証および／またはスタートシーケンス・チェックを含む、改良されたＰＬＬテストのための装置および方法を提供することである。
【００１８】
【課題を解決するための手段】
図１は、本発明のテスト装置の原理図である。図１のテスト装置は、リセット手段４１、入力手段４２、出力手段４３、および接続制御手段４４を備える。
【００１９】
リセット手段４１は、チャージポンプをＬＰＦから切り離し、ＬＰＦに代わりの放電パスを与えることにより、ＰＬＬ４５をリセットする。入力手段４２は、制御信号とＰＬＬ４５の出力からの帰還信号とを受け取り、受け取った制御信号と帰還信号から組み合わせ信号を生成し、その組み合わせ信号をＰＬＬ４５に入力する。この組み合わせ信号は、参照信号とともに、ＬＰＦの充電、ＬＰＦの放電、および通常動作のうちの１つをＰＬＬ４５に行わせる。出力手段４３は、ＰＬＬ４５がＬＰＦの充電を行う場合と、ＰＬＬ４５がＬＰＦの放電を行う場合と、ＰＬＬ４５が通常動作を行う場合に、ＶＣＯの出力に対応する周波数の信号を出力する。接続制御手段４４は、ＰＬＬ４５のデジタル回路とアナログ回路の間の接続を制御する。
【００２０】
リセット手段４１は、チャージポンプをＬＰＦから切り離し、ＬＰＦに代わりの放電パスを与えることにより、リセットパルスの幅により決められる期間（その幅に等しい期間）、ＬＰＦを放電させる。また、入力手段４２を用いれば、帰還信号と制御信号をＰＬＬ４５に入力することができ、充電状態、不完全放電状態、完全放電状態、および通常動作状態を含む様々な安定状態を遷移するように、ＰＬＬ４５を動作させることができる。出力手段４３からの出力信号の周波数は、ＶＣＯの出力信号の周波数に対応しているので、各状態においてその周波数を測定することで、合格／不合格の判定が可能である。接続制御手段４４は、必要に応じて、デジタル回路をアナログ回路から隔離したり、デジタル回路をアナログ回路に接続したりする。これにより、デジタル回路を別にテストすることが可能となる。
【００２１】
こうして、位相比較器の出力を直接制御可能にしなくても、ＰＬＬ４５を十分に動作させることができ、改良されたＰＬＬテストが実現される。
例えば、図１のリセット手段４１は、後述する図３の信号Ｓとチャージポンプ１２およびＶＣＯ１４のリセットインタフェースに対応し、図１の入力手段４２は、図３のＡＮＤゲート５１とスイッチＮ１およびＰ１に対応する。また、例えば、図１の出力手段４３は、図３のＭＵＸ１５および１／Ｎ分周器１７に対応し、図１の接続制御手段４４は、図３のトランジスタスイッチＰ２、Ｐ３、およびＮ２に対応する。また、例えば、図１の参照信号は、図３の信号ＣＫに対応し、図１の組み合わせ信号は、図３の位相比較器１１およびロック検出器１６の２つの入力のうちの下側に入力される信号に対応し、図１の出力手段４３からの出力信号は、図３のＸまたはＤout における信号に対応する。
【００２２】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態を詳細に説明する。
本発明のテスト方法は、前述したDalmia等およびKim 等の方法のすべての利点を備えた体系的な方法である。この方法は、テスト生成の明確な記述を与え、スタートシーケンス・チェックも行う。さらに、本発明の方法は、以下のような特徴を備えている。
１．“分断攻略”の戦略が用いられる。
２．テストパターン生成のための理解しやすいプロシージャを有する。
３．論理値の出力観測による電圧テストまたは周波数測定（ＶＣＯがアクティブな場合）を伴う。
４．ＰＬＬのデジタルユニットのための静的電源電流（ＩＤＤＱ）テストが組み込まれている。
【００２３】
図２は、図６に示したＰＬＬの電源配置を示している。図２において、デジタルユニット（デジタル回路）の電源とアナログユニット（アナログ回路）の電源は、明確に分離されている。これにより、テスト中にアナログユニットからデジタルユニットを隔離することが可能となる。
【００２４】
ＰＬＬのテストには２つのフェーズからなるアプローチが採用され、最初のフェーズ（フェーズ１）では、デジタル部品のみがテストされる。このフェーズでは、ＰＵＴのデジタル部品（位相比較器１１、チャージポンプ１２、ＭＵＸ１５、およびロック検出器１６）がアナログ部品（ＬＰＦ１３およびＶＣＯ１４）から隔離され、デジタル部品に対してＩＤＤＱテストと電圧テストが同時に行われる。
【００２５】
ＬＰＦ１３はＰＬＬの性能を制御するので（また、ＬＰＦ１３の効果は制御可能なので）、ＬＰＦ１３のキャパシタに蓄えられる電荷量を変更して測定に十分な時間を取れば、応答を観測しながらＰＬＬを動作させることができる。そこで、２番目のフェーズ（フェーズ２）では、デジタルユニットをアナログユニットに接続し、一連の周波数遷移が起きるようにＰＵＴを動作させる。
【００２６】
入力信号ＣＫおよびＦＢを操作することで、周波数Ｆmax 、Ｆo 、およびＦmin に渡ってＶＣＯ１４の動作ポイントをシフトさせることが可能である。ここで、ＶＣＯ１４の入力電圧をｖとし、Ｖmax およびＶmin をその最大値および最小値とすると、Ｆmax 、Ｆo 、およびＦmin は、それぞれ、ｖ＝Ｖmax 、ｖ＝（Ｖmax ＋Ｖmin ）／２、およびほぼ接地電圧に等しいｖに対応している（図５参照）。
【００２７】
ここでは、Ｆmax 、Ｆo 、およびＦmin と通常動作周波数Ｆopとに対応する４つの動作ポイントを遷移するように、ＰＬＬを動作させる。Ｆmax 、Ｆo 、Ｆmin 、およびＦopは、それぞれ、最大基準周波数、中心周波数、最小基準周波数、および期待される通常動作周波数を表す。各動作ポイントにおいては、回路の非定常解析により決められる時間間隔で周波数測定が行われる。測定値は良好なマシン値と比較され、あらかじめ計算されたトレランスの範囲内でＰＵＴが無故障かどうかが判定される。良好なマシン値およびトレランスは、仕様ベースのテストで用いられる基準値の解析とシミュレーションにより決定される。
【００２８】
次に、図３から図５までを参照しながら、ＰＬＬテストの例を説明する。
図３は、テスト装置の構成を示している。実際には、チャージポンプ１２およびＶＣＯ１４にはリセットインタフェースが含まれている。ＬＰＦ１３は、通常、チャージポンプ１２の下側のトランジスタを介して放電するが、リセットの間は、チャージポンプ１２のリセットインタフェース内の代わりの放電パスが用いられる（不完全放電）。ＬＰＦ１３は、基本的に、ＲＣ（抵抗−キャパシタ）回路であり、放電カーブはｖ＝Ｖmax （１−ｅｘｐ（−ｔ／ＣＲ））の形になる。したがって、ＣＲが分かっていれば、ＬＰＦ１３を所定の電圧まで放電させるのに要する時間（上式のｔの値）が計算できる。リセットパルスの幅はこの時間に合わせられる。
【００２９】
また、位相比較器１１の帰還入力を容易に操作するために、位相比較器１１（およびロック検出器１６）の入力側に制御性が導入される。２つのトランジスタスイッチＮ１およびＰ１とＡＮＤゲート５１が、この制御性を提供している。信号ＤＴおよびｔは制御を提供する。ＡＮＤゲート５１は、ＰＬＬの出力から信号ｔと帰還信号ＦＢを受け取り、それらの論理積を生成する。ＤＴ＝１のとき、スイッチＮ１は位相比較器１１およびロック検出器１６の下側の入力にｔを接続し、ＤＴ＝０のとき、スイッチＰ１はそれらの入力にＡＮＤゲート５１の出力を接続する。
【００３０】
また、３つのトランジスタスイッチＰ２、Ｐ３、およびＮ２は、フェーズ１においてＰＬＬをデジタルサブ回路とアナログサブ回路に分割する手段として挿入されている。デジタルサブ回路の隔離は、デジタルテスト信号ＤＴにより制御される。ＤＴ＝０のとき、スイッチＰ２はチャージポンプ１２の出力をＬＰＦ１３の入力に接続し、スイッチＰ３はＶＣＯ１４の出力をＭＵＸ１５の下側の入力に接続する。また、ＤＴ＝１のとき、スイッチＮ２はＭＵＸ１５の下側の入力にｔを接続する。ＰＬＬの通常動作の間は、ＤＴ＝０およびｔ＝１であり、デジタルサブ回路が隔離されて別にテストされるときは、ＤＴ＝１である。この方法では、１／Ｎ分周器１７は別にテストされており、ＰＬＬのテストを無効にするような故障がないことが分かっているものとする。
【００３１】
フェーズ１におけるデジタル回路の機能故障または論理故障のためのテストでは、テストパターンを印加した後、出力を観測する（ＩＤＤＱを観測する）前に回路が安定する必要がある。特に、観測中にゲート１つでも変化すると、ＩＤＤＱテストは実行できない。デジタル部品のテストに必要なこの安定条件が成立することを保証するために、ＤＴは論理１に設定しなければならない。
【００３２】
デジタル部品のテストを開始するため、まず、ＤＴが論理１に設定される。図８は、デジタル部品のテストパターンを示している。図３から分かるように、ＤＴ＝１とすれば、ＰＵＴのデジタル部品は隔離され、位相比較器１１、ロック検出器１６、およびＭＵＸ１５の下側の入力がｔに接続される。ＸおよびＬの欄は、それぞれ、ＭＵＸ１５およびロック検出器１６の出力として期待される論理値を示している。
【００３３】
単一スタック故障（single stuck-at fault ）モデルの下では、ＭＵＸ１５は完全にテストされる。ロック検出器１６および位相比較器１１については、すべての入力の並べ換え論理値が印加されるので、それらの機能は完全に検証される。特に、ここでは、状態機械が機能的に検証されることを保証するために、適切な入力パターン列が選定されている。ＵＰおよびＤＮはプライマリ入力ではないが、チャージポンプ１２が的確にテストされること（ＩＤＤＱ）を示す証拠として、それらの値が記載されている。
【００３４】
フェーズ２は、図５に示すようなステージに対応して４つのステップを有する。フェーズ２では、ＰＵＴ全体が併せて動作し、周波数測定が行われる。最初に、信号ＤＴは論理０に設定され、ＬＰＦ１３のキャパシタが接地電位になることを保証するために、信号Ｓが十分長い間論理０に設定される。図５において、Ｖin（ＶＣＯ）は、ＶＣＯ１４の入力電圧ｖを表し、Ｆout （ＶＣＯ）／Ｎは、Ｄout における出力周波数を表す。この場合、Ｄout が周波数測定の対象信号となる。ステップ１から４までの各々におけるテストプロシージャは以下の通りである。
・ステップ１（時刻ｔ-1およびｔ1 の間のステージ）：ｔ＝ＤＴ＝０と設定する。時間Ｔ0 の後、Ｓを１に設定し、その後、ＣＫの値を１に変更する。そのＣＫの変化から時間Ｔ1 だけ待って、時刻Ｍ1 にＤout の周波数Ｆ1 を測定する（無故障のＰＬＬではＦ1 ＝Ｆmax ）。Ｔ1 は、ＬＰＦキャパシタを接地電圧（０）からＶmax に充電するのに要する時間である。
・ステップ２（時刻ｔ1 およびｔ2 の間のステージ）：ＣＫを０に戻し、ＰＵＴをリセットして、ＶＣＯ１４の入力電圧がＶo ＝（Ｖmax ＋Ｖmin ）／２になるまでＬＰＦキャパシタを放電させる。この不安全放電を達成するための時間は、あらかじめ計算しておく。リセット時間（reset time）が経過した直後、時刻Ｍ2 にＤout の周波数Ｆ2 を測定する（無故障のＰＬＬではＦ2 ＝Ｆo ）。測定の後、ｔを１に設定する。
・ステップ３（時刻ｔ2 およびｔ3 の間のステージ）：ＣＫは論理０のままなので、ＦＢの最初の立ち上がりがＬＰＦキャパシタの完全放電を開始させる。ｔの最後の変化から時間Ｔ3 だけ経過した後、時刻Ｍ3 にＤout の周波数Ｆ3 （Ｆmin に等しいことが期待される）を測定する。ＬＰＦキャパシタを完全に放電させるための時間をτとすると、Ｔ3 ＝２／Ｆo ＋τである。
・ステップ４（時刻ｔ3 およびｔ4 の間のステージ）：ＦＢの帰還クロック信号が通過できるようにｔを論理１にしたままで、動作クロック信号をＣＫに入力する。時間Ｔ4 （Ｔ4 ≧lock time ＋１／Ｆop）だけ経過した後、Ｌの値を観測してロック状態を確認する。そして、時刻Ｍ4 にＤout の周波数Ｆ4 （Ｆopに等しいことが期待される）を測定する。このステップは、スタートシーケンス・チェック（所定時間後にロック検出器１６の出力を観測することによるロック状態の確認）と通常モード動作検証（通常モード出力周波数の検証）に対応している。
【００３５】
与えられたＰＬＬ（所定の技術）に対しては、基準周波数Ｆmax 、Ｆo 、Ｆmin 、およびＦopの良好なマシン値（およびそれらのトレランス）は、シミュレーションと設計仕様により設定される。すべての測定値が良好なマシン値のトレランス範囲に収まっていれば、ＰＵＴはテストに合格し、そうでなければ不合格となる。また、もしＸにおいて適切な測定が可能であれば、Ｄout の代わりにＸの周波数を測定してもよい。
【００３６】
以上詳細に説明したように、分断攻略アプローチを適用して、ＰＬＬの体系的なテスト方法が開発された。まず、デジタル部品が隔離されて、それらの電圧（論理）テストおよびＩＤＤＱテストが行われる。次に、ＬＰＦキャパシタの充電および放電の一連の動作を、ＰＬＬ全体で行わせる。この過程において、スタートシーケンス・チェックが行われ、通常モードの動作が検証され、動的周波数変更がチェックされ、ストップシーケンス・チェックが行われる。
【００３７】
この体系的な方法は、２つの付加的なプライマリ入力、５つのトランジスタ、および１つの２入力ゲートを追加することで達成できる。
【００３８】
【発明の効果】
本発明によれば、簡単なハードウェアにより、周波数の動的変更の検証および／またはストップシーケンス・チェックを含む、改良されたＰＬＬテストが実現される。
【図面の簡単な説明】
【図１】本発明のテスト装置の原理図である。
【図２】ＰＬＬの電源配置を示す図である。
【図３】ＰＬＬテストの構成を示す図である。
【図４】デジタル部品のテストパターンを示す図である。
【図５】ＰＬＬの動作およびテストのタイミングチャートである。
【図６】従来のＰＬＬの構成図である。
【図７】位相比較器の状態遷移図である。
【図８】チャージポンプの構成図である。
【図９】チャージポンプの機能を示す図である。
【符号の説明】
１１ 位相比較器
１２ チャージポンプ
１３ ループフィルタ（ＬＰＦ）
１４ ＶＣＯ
１５ ＭＵＸ
１６ ロック検出器
１７ １／Ｎ分周器
２１ 放電状態
２２ ホールド状態
２３ 充電状態
３１、３２ スイッチ
４１ リセット手段
４２ 入力手段
４３ 出力手段
４４ 接続制御手段
４５ ＰＬＬ
５１ ＡＮＤゲート
Claims (6)
- 位相比較器、チャージポンプ、ループフィルタおよび電圧制御発振器を含む位相同期ループのためのテスト装置であって、
前記チャージポンプを前記ループフィルタから切り離し、該ループフィルタに代わりの放電パスを与えることにより、前記位相同期ループをリセットするリセット手段と、
制御信号と前記位相同期ループの出力からの帰還信号とを受け取り、受け取った制御信号と帰還信号の組み合わせ信号であって、参照信号とともに、前記ループフィルタの充電、該ループフィルタの放電、および通常動作のうちの１つを該位相同期ループに行わせるような組み合わせ信号を生成し、該組み合わせ信号を該位相同期ループに入力する入力手段と、
前記位相同期ループが前記ループフィルタの充電を行う場合と、該位相同期ループが該ループフィルタの放電を行う場合と、該位相同期ループが通常動作を行う場合に、前記電圧制御発振器の出力に対応する周波数の信号を出力する出力手段と、
前記位相同期ループのデジタル回路とアナログ回路の接続を制御する接続制御手段と
を備えることを特徴とするテスト装置。 - 前記デジタル回路は、前記位相比較器およびチャージポンプを含み、前記アナログ回路は、前記ループフィルタおよび電圧制御発振器を含み、前記接続制御手段は、該デジタル回路がテストされるときに、該デジタル回路を該アナログ回路から隔離し、前記組み合わせ信号は、該デジタル回路が該アナログ回路から隔離されていないときに、前記参照信号とともに、前記ループフィルタの充電、ループフィルタの放電、および通常動作のうちの１つを該位相同期ループに行わせることを特徴とする請求項１記載のテスト装置。
- 前記入力手段は、前記組み合わせ信号を前記位相比較器に入力し、該位相比較器は、該組み合わせ信号に従って前記チャージポンプの入力信号を生成することを特徴とする請求項１記載のテスト装置。
- デジタル回路およびアナログ回路を含む位相同期ループのテスト方法であって、
前記デジタル回路を、ループフィルタおよび電圧制御発振器を含む前記アナログ回路から隔離し、
該デジタル回路をテストし、
該デジタル回路と前記アナログ回路を接続し、
前記ループフィルタを充電し、
前記電圧制御発振器の出力に対応する対象信号の周波数を測定して、測定された周波数を最大基準周波数と比較し、
前記位相同期ループをリセットし、
前記対象信号の周波数を測定して、測定された周波数を中心周波数と比較することを特徴とするテスト方法。 - デジタル回路およびアナログ回路を含む位相同期ループのテスト方法であって、
前記デジタル回路を、ループフィルタおよび電圧制御発振器を含む前記アナログ回路から隔離し、
該デジタル回路をテストし、
該デジタル回路と前記アナログ回路を接続し、
前記位相同期ループをリセットし、
前記電圧制御発振器の出力に対応する対象信号の周波数を測定して、測定された周波数を中心周波数と比較し、
前記ループフィルタを放電させ、
前記対象信号の周波数を測定して、測定された周波数を最小基準周波数と比較することを特徴とするテスト方法。 - デジタル回路およびアナログ回路を含む位相同期ループのテスト方法であって、
前記デジタル回路を、ループフィルタおよび電圧制御発振器を含む前記アナログ回路から隔離し、
該デジタル回路をテストし、
該デジタル回路と前記アナログ回路を接続し、
前記ループフィルタを充電し、
前記電圧制御発振器の出力に対応する対象信号の周波数を測定して、測定された周波数を最大基準周波数と比較し、
前記位相同期ループをリセットし、
前記対象信号の周波数を測定して、測定された周波数を中心周波数と比較し、
前記ループフィルタを放電させ、
前記対象信号の周波数を測定して、測定された周波数を最小基準周波数と比較し、
前記位相同期ループに通常動作を行わせ、
前記対象信号の周波数を測定して、測定された周波数を期待される通常動作周波数と比較することを特徴とするテスト方法。
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