JP2002077125A - クロック同期方法及びクロック同期回路並びにその回路を用いた半導体装置 - Google Patents
クロック同期方法及びクロック同期回路並びにその回路を用いた半導体装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- H03L7/08—Details of the phase-locked loop
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Abstract
(57)【要約】
【課題】 小さな遅延時間で基準クロックに対して所定
の関係を有するようにクロックの位相を調整することが
可能なクロック同期方法及びクロック同期回路並びにそ
の回路を用いた半導体装置を提供することを目的とす
る。 【解決手段】 基準クロックに対する同期クロックの位
相差を検出する位相検出手段１５と、位相検出手段１５
により検出された位相差が所定範囲内でなければ同期ク
ロックの位相を一の方向に変化させる一方、検出した位
相差が所定範囲内であれば同期クロックの位相を検出し
た位相差に応じて一の方向又は他の方向に変化させる位
相調整手段１１，１３とを有することにより上記課題を
解決する。
の関係を有するようにクロックの位相を調整することが
可能なクロック同期方法及びクロック同期回路並びにそ
の回路を用いた半導体装置を提供することを目的とす
る。 【解決手段】 基準クロックに対する同期クロックの位
相差を検出する位相検出手段１５と、位相検出手段１５
により検出された位相差が所定範囲内でなければ同期ク
ロックの位相を一の方向に変化させる一方、検出した位
相差が所定範囲内であれば同期クロックの位相を検出し
た位相差に応じて一の方向又は他の方向に変化させる位
相調整手段１１，１３とを有することにより上記課題を
解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック同期方法
及びクロック同期回路並びにその回路を用いた半導体装
置に係り、特に、基準クロックに対して所定の関係を有
するようにクロックの位相を調整するクロック同期方法
及びクロック同期回路並びにその回路を用いた半導体装
置に関する。
及びクロック同期回路並びにその回路を用いた半導体装
置に係り、特に、基準クロックに対して所定の関係を有
するようにクロックの位相を調整するクロック同期方法
及びクロック同期回路並びにその回路を用いた半導体装
置に関する。
【０００２】
【従来の技術】近年、半導体装置は高速なクロック（例
えば、数百ＭＨｚ）に同期して動作することが要求され
ている。したがって、半導体装置はＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路，ＤＬＬ（Ｄｅｌａｙ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路などのクロック同期回
路を搭載することが望ましい。
えば、数百ＭＨｚ）に同期して動作することが要求され
ている。したがって、半導体装置はＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路，ＤＬＬ（Ｄｅｌａｙ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路などのクロック同期回
路を搭載することが望ましい。
【０００３】ＤＬＬ回路は、クロックに適当な遅延を生
じさせることで位相を調整し、基準クロックに対して所
定の位相を有するクロックを生成するものである。クロ
ックに遅延を生じさせる遅延回路は、遅延時間を増加さ
せるほど遮断周波数の低下やノイズ特性の悪化が生じる
といった特性を有する。そこで、ＤＬＬ回路では、遅延
時間を小さい方から大きい方に向かって調整することに
より、遅延時間をできるだけ小さくしている。
じさせることで位相を調整し、基準クロックに対して所
定の位相を有するクロックを生成するものである。クロ
ックに遅延を生じさせる遅延回路は、遅延時間を増加さ
せるほど遮断周波数の低下やノイズ特性の悪化が生じる
といった特性を有する。そこで、ＤＬＬ回路では、遅延
時間を小さい方から大きい方に向かって調整することに
より、遅延時間をできるだけ小さくしている。
【０００４】このような遅延回路の制御は、基準クロッ
クに対して所定の位相を有するクロック（以下、同期ク
ロックという）を生成するために、基準クロックに対す
る同期クロックの位相の進み又は遅れを検出し、その検
出結果に応じて遅延時間を制御する。しかし、ＤＬＬ回
路の動作直後から遅延時間を小さくするような場合が生
じると、遅延時間を小さい方から大きい方に向かって調
整することができないことになる。
クに対して所定の位相を有するクロック（以下、同期ク
ロックという）を生成するために、基準クロックに対す
る同期クロックの位相の進み又は遅れを検出し、その検
出結果に応じて遅延時間を制御する。しかし、ＤＬＬ回
路の動作直後から遅延時間を小さくするような場合が生
じると、遅延時間を小さい方から大きい方に向かって調
整することができないことになる。
【０００５】そこで、従来のＤＬＬ回路は、図１に示す
ように、基準クロックおよび同期クロックを分周するこ
とにより、遅延時間を小さい方から大きい方に向かって
調整するようにしていた。図１は、従来のＤＬＬ回路の
動作について説明する一例のタイミング図を示す。
ように、基準クロックおよび同期クロックを分周するこ
とにより、遅延時間を小さい方から大きい方に向かって
調整するようにしていた。図１は、従来のＤＬＬ回路の
動作について説明する一例のタイミング図を示す。
【０００６】図１（Ａ）は基準クロック（Ｒｅｆ．ＣＬ
Ｋ）であり、図１（Ｂ）は同期クロック（Ｉｎｔ．ＣＬ
Ｋ）である。図１（Ａ），（Ｂ）を分周する前は、図１
（Ａ）のエッジＡに対して図１（Ｂ）のどのエッジが対
応しているのかが明確ではない。そこで、図１（Ａ）の
基準クロックを４：２で分周した図１（Ｃ）の分周クロ
ックと、その図１（Ｃ）を反転した図１（Ｄ）の反転ク
ロックと、図１（Ｂ）の同期クロックを２：２で分周し
た図１（Ｅ）の分周クロックとを生成することにより、
基準クロックのエッジと同期クロックのエッジとの対応
関係を明確にしていた。
Ｋ）であり、図１（Ｂ）は同期クロック（Ｉｎｔ．ＣＬ
Ｋ）である。図１（Ａ），（Ｂ）を分周する前は、図１
（Ａ）のエッジＡに対して図１（Ｂ）のどのエッジが対
応しているのかが明確ではない。そこで、図１（Ａ）の
基準クロックを４：２で分周した図１（Ｃ）の分周クロ
ックと、その図１（Ｃ）を反転した図１（Ｄ）の反転ク
ロックと、図１（Ｂ）の同期クロックを２：２で分周し
た図１（Ｅ）の分周クロックとを生成することにより、
基準クロックのエッジと同期クロックのエッジとの対応
関係を明確にしていた。
【０００７】例えば、図１（Ｄ），（Ｅ）から楕円部分
１で示したエッジどうしを合わせることが考えられ、図
１（Ａ）の基準クロックのエッジＢを基準に図１（Ｂ）
の同期クロックのエッジ４を位相制御していた。つま
り、基準クロックのＮ周期後のエッジに同期クロックの
エッジを対応させるような制御をすることにより、遅延
時間を小さい方から大きい方に向かって調整していた。
１で示したエッジどうしを合わせることが考えられ、図
１（Ａ）の基準クロックのエッジＢを基準に図１（Ｂ）
の同期クロックのエッジ４を位相制御していた。つま
り、基準クロックのＮ周期後のエッジに同期クロックの
エッジを対応させるような制御をすることにより、遅延
時間を小さい方から大きい方に向かって調整していた。
【０００８】
【発明が解決しようとする課題】ところで、ＤＬＬ回路
は所定のクロック周期の範囲内で動作するように要求さ
れる。例えば、遅延回路の最小遅延時間をｔｍｉｎ，最
大遅延時間をｔｍａｘ，基準クロックの最小周期をＴｍ
ｉｎ，最大周期をＴｍａｘ，エッジＡとエッジＢとの間
のクロック数をＮとすると、以下の式（１），（２）の
関係を有する。
は所定のクロック周期の範囲内で動作するように要求さ
れる。例えば、遅延回路の最小遅延時間をｔｍｉｎ，最
大遅延時間をｔｍａｘ，基準クロックの最小周期をＴｍ
ｉｎ，最大周期をＴｍａｘ，エッジＡとエッジＢとの間
のクロック数をＮとすると、以下の式（１），（２）の
関係を有する。
【０００９】 Ｎ＝ｍｏｄ（ｔｍｉｎ／Ｔｍｉｎ）・・・・・（１） ｔｍａｘ＞Ｎ×Ｔｍａｘ−ｔｍｉｎ・・・・・（２） 以上のように、Ｎによって最大遅延時間ｔｍａｘが大き
くなってしまうことが分かる。遅延回路の最大遅延時間
ｔｍａｘが大きくなるということは、即ち回路規模の増
大を意味し、遅延回路及びクロック同期回路の占有面積
が大きくなってしまうという問題が生じていた。一方、
コスト面から回路規模の削減が求められており、クロッ
ク同期回路の占有面積をできるだけ小さく抑えなければ
ならないという問題があった。
くなってしまうことが分かる。遅延回路の最大遅延時間
ｔｍａｘが大きくなるということは、即ち回路規模の増
大を意味し、遅延回路及びクロック同期回路の占有面積
が大きくなってしまうという問題が生じていた。一方、
コスト面から回路規模の削減が求められており、クロッ
ク同期回路の占有面積をできるだけ小さく抑えなければ
ならないという問題があった。
【００１０】本発明は、上記の点に鑑みなされたもの
で、小さな遅延時間で基準クロックに対して所定の関係
を有するようにクロックの位相を調整することが可能な
クロック同期方法及びクロック同期回路並びにその回路
を用いた半導体装置を提供することを目的とする。
で、小さな遅延時間で基準クロックに対して所定の関係
を有するようにクロックの位相を調整することが可能な
クロック同期方法及びクロック同期回路並びにその回路
を用いた半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】そこで、上記課題を解決
するため、本発明は、基準クロックに対する同期クロッ
クの位相差を検出し、前記検出した位相差が所定範囲内
でなければ前記同期クロックの位相を一の方向に変化さ
せる一方、前記検出した位相差が所定範囲内であれば前
記同期クロックの位相を前記検出した位相差に応じて前
記一の方向又は他の方向に変化させることを特徴とす
る。
するため、本発明は、基準クロックに対する同期クロッ
クの位相差を検出し、前記検出した位相差が所定範囲内
でなければ前記同期クロックの位相を一の方向に変化さ
せる一方、前記検出した位相差が所定範囲内であれば前
記同期クロックの位相を前記検出した位相差に応じて前
記一の方向又は他の方向に変化させることを特徴とす
る。
【００１２】このように、基準クロックに対する同期ク
ロックの位相差が所定範囲内であるか否かを判定し、そ
の判定結果に応じて同期クロックを変化させる方向を調
整することにより、位相差が所定範囲内に入るまで同期
クロックの位相を一の方向に変化させ、位相差が所定範
囲内に入った後で同期クロックの位相を位相差に応じて
一の方向又は他の方向に変化させることができる。した
がって、遅延回路の最大遅延時間を小さくすることがで
きると共に、クロック同期回路の占有面積を小さくする
ことが可能である。
ロックの位相差が所定範囲内であるか否かを判定し、そ
の判定結果に応じて同期クロックを変化させる方向を調
整することにより、位相差が所定範囲内に入るまで同期
クロックの位相を一の方向に変化させ、位相差が所定範
囲内に入った後で同期クロックの位相を位相差に応じて
一の方向又は他の方向に変化させることができる。した
がって、遅延回路の最大遅延時間を小さくすることがで
きると共に、クロック同期回路の占有面積を小さくする
ことが可能である。
【００１３】また、本発明は、前記検出した位相差が所
定範囲内でなければ第１の時間間隔で前記同期クロック
の位相を一の方向に変化させる一方、前記検出した位相
差が所定範囲内であれば第２の時間間隔で前記同期クロ
ックの位相を前記検出した位相差に応じて前記一の方向
又は他の方向に変化させることを特徴とする。
定範囲内でなければ第１の時間間隔で前記同期クロック
の位相を一の方向に変化させる一方、前記検出した位相
差が所定範囲内であれば第２の時間間隔で前記同期クロ
ックの位相を前記検出した位相差に応じて前記一の方向
又は他の方向に変化させることを特徴とする。
【００１４】このように、基準クロックに対する同期ク
ロックの位相差が所定範囲内である場合と所定範囲内で
ない場合とで、同期クロックの位相を変化させる時間間
隔を異ならせることにより、例えば位相差が所定範囲内
でない，言い換えれば位相差が大きいときに同期クロッ
クの位相を変化させる時間間隔を小さくすることができ
る。また、位相差が所定範囲内である，言い換えれば位
相差が小さいときに同期クロックの位相を変化させる時
間間隔を大きくすることができる。
ロックの位相差が所定範囲内である場合と所定範囲内で
ない場合とで、同期クロックの位相を変化させる時間間
隔を異ならせることにより、例えば位相差が所定範囲内
でない，言い換えれば位相差が大きいときに同期クロッ
クの位相を変化させる時間間隔を小さくすることができ
る。また、位相差が所定範囲内である，言い換えれば位
相差が小さいときに同期クロックの位相を変化させる時
間間隔を大きくすることができる。
【００１５】したがって、基準クロックに対する同期ク
ロックの位相差が大きいうちは同期クロックの位相を変
化させる時間間隔を小さくすることにより、位相差を短
時間で小さくすることが可能である。また、位相差が小
さくなった後、同期クロックの位相を変化させる時間間
隔を大きくすることにより、消費電力を削減することが
可能である。
ロックの位相差が大きいうちは同期クロックの位相を変
化させる時間間隔を小さくすることにより、位相差を短
時間で小さくすることが可能である。また、位相差が小
さくなった後、同期クロックの位相を変化させる時間間
隔を大きくすることにより、消費電力を削減することが
可能である。
【００１６】また、本発明は、活性化又は非活性化を制
御する制御信号が供給され、前記制御信号が活性化を示
した後、所定時間経過後に位相差の検出及び同期クロッ
クの位相調整を開始させることも考えられる。
御する制御信号が供給され、前記制御信号が活性化を示
した後、所定時間経過後に位相差の検出及び同期クロッ
クの位相調整を開始させることも考えられる。
【００１７】このように、制御信号が活性化を示した
後、所定時間経過後に位相差の検出及び同期クロックの
位相調整を開始させることにより、同期クロックが安定
した後で位相差の検出及び同期クロックの位相調整を行
うことが可能である。
後、所定時間経過後に位相差の検出及び同期クロックの
位相調整を開始させることにより、同期クロックが安定
した後で位相差の検出及び同期クロックの位相調整を行
うことが可能である。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面に基づいて説明する。まず、本発明の理解を容易
とするために、図２，３を参照しつつ、本発明の原理に
ついて説明する。図２は、本発明の原理について説明す
る一例のフローチャートを示す。また、図３は、本発明
の原理について説明する一例のタイミング図を示す。な
お、図３（Ａ）〜（Ｄ）のタイミング図は、上側が基準
クロック，下側が同期クロックを表している。
て図面に基づいて説明する。まず、本発明の理解を容易
とするために、図２，３を参照しつつ、本発明の原理に
ついて説明する。図２は、本発明の原理について説明す
る一例のフローチャートを示す。また、図３は、本発明
の原理について説明する一例のタイミング図を示す。な
お、図３（Ａ）〜（Ｄ）のタイミング図は、上側が基準
クロック，下側が同期クロックを表している。
【００１９】位相比較動作が開始されると、ステップＳ
１では、基準クロックに対する同期クロックの位相差を
検出する。ステップＳ１に続いてステップＳ２に進み、
ステップＳ１で検出した位相差が所定範囲±δの範囲内
であるか否かを判定する。位相差が所定範囲±δの範囲
内ではないと判定すると（Ｓ２においてＮＯ）、ステッ
プＳ３に進み、同期クロックの位相を適当に遅延させ
る。
１では、基準クロックに対する同期クロックの位相差を
検出する。ステップＳ１に続いてステップＳ２に進み、
ステップＳ１で検出した位相差が所定範囲±δの範囲内
であるか否かを判定する。位相差が所定範囲±δの範囲
内ではないと判定すると（Ｓ２においてＮＯ）、ステッ
プＳ３に進み、同期クロックの位相を適当に遅延させ
る。
【００２０】例えば図３（Ａ）の場合、同期クロックの
エッジｂを基準クロックのうち位相の遅れた次のエッジ
Ｂに合わせるように動作する。基準クロックのエッジＢ
を基準とすると、同期クロックのエッジｂと基準クロッ
クのエッジＢとの位相差は、所定範囲±δの範囲内に含
まれていないので、図３（Ｂ）のように同期クロックの
位相が遅延されることになる。そして、ステップＳ３に
続いてステップＳ１に進み、ステップＳ１で検出した位
相差が所定範囲±δの範囲内に含まれるようになるまで
ステップＳ１〜Ｓ３の処理を繰り返す。
エッジｂを基準クロックのうち位相の遅れた次のエッジ
Ｂに合わせるように動作する。基準クロックのエッジＢ
を基準とすると、同期クロックのエッジｂと基準クロッ
クのエッジＢとの位相差は、所定範囲±δの範囲内に含
まれていないので、図３（Ｂ）のように同期クロックの
位相が遅延されることになる。そして、ステップＳ３に
続いてステップＳ１に進み、ステップＳ１で検出した位
相差が所定範囲±δの範囲内に含まれるようになるまで
ステップＳ１〜Ｓ３の処理を繰り返す。
【００２１】位相差が所定範囲±δの範囲内であると判
定すると（Ｓ２においてＹＥＳ）、ステップＳ４に進
み、後述する位相比較回路が活性化される。例えば図３
（Ｃ）は、同期クロックのエッジｂと基準クロックのエ
ッジＢとの位相差が所定範囲±δの範囲内に含まれてい
る。
定すると（Ｓ２においてＹＥＳ）、ステップＳ４に進
み、後述する位相比較回路が活性化される。例えば図３
（Ｃ）は、同期クロックのエッジｂと基準クロックのエ
ッジＢとの位相差が所定範囲±δの範囲内に含まれてい
る。
【００２２】ステップＳ４に続いてステップＳ５に進
み、位相比較回路は、基準クロックのエッジＢに対して
同期クロックのエッジｂの位相が遅れているか進んでい
るかを判定する。この判定を逐次行ない、基準クロック
のエッジＢに対して同期クロックのエッジｂの位相が遅
れていれば同期クロックの位相を進めさせ、基準クロッ
クのエッジＢに対して同期クロックのエッジｂの位相が
進んでいれば同期クロックの位相を遅れさせる。したが
って、図３（Ｄ）のように基準クロックに対して同期ク
ロックの位相が調整させることになる。
み、位相比較回路は、基準クロックのエッジＢに対して
同期クロックのエッジｂの位相が遅れているか進んでい
るかを判定する。この判定を逐次行ない、基準クロック
のエッジＢに対して同期クロックのエッジｂの位相が遅
れていれば同期クロックの位相を進めさせ、基準クロッ
クのエッジＢに対して同期クロックのエッジｂの位相が
進んでいれば同期クロックの位相を遅れさせる。したが
って、図３（Ｄ）のように基準クロックに対して同期ク
ロックの位相が調整させることになる。
【００２３】このように基準クロックと同期クロックと
の位相調整を行うと、クロック同期回路の遅延回路に要
求される遅延時間は、基準クロックの最大周期Ｔｍａｘ
より小さくなり、クロック同期回路の回路規模を削減す
ることが可能である。
の位相調整を行うと、クロック同期回路の遅延回路に要
求される遅延時間は、基準クロックの最大周期Ｔｍａｘ
より小さくなり、クロック同期回路の回路規模を削減す
ることが可能である。
【００２４】次に、本発明のクロック同期回路の一例と
してＤＬＬ回路の動作について説明するが、これに限ら
ない。図４は、本発明のクロック同期回路１０の一実施
例のブロック図を示す。クロック同期回路１０は、制御
回路１１，クロック生成回路１２，遅延回路１３，ロッ
クアップシーケンス制御回路１４，位相比較回路１５，
バッファ１６を含むように構成される。
してＤＬＬ回路の動作について説明するが、これに限ら
ない。図４は、本発明のクロック同期回路１０の一実施
例のブロック図を示す。クロック同期回路１０は、制御
回路１１，クロック生成回路１２，遅延回路１３，ロッ
クアップシーケンス制御回路１４，位相比較回路１５，
バッファ１６を含むように構成される。
【００２５】基準クロック（ｒｅｆ．ｃｌｋ）は端子１
７を介して遅延回路１３及び位相比較回路１５に供給さ
れる。遅延回路１３は基準クロックの位相を遅延させた
同期クロック（Ｉｎｔ．ｃｌｋ）を生成し、その同期ク
ロックを端子１８，位相比較回路１５，バッファ１６に
供給する。また、バッファ１６は、供給された同期クロ
ックをクロック生成回路１２及びロックアップシーケン
ス制御回路１４に供給する。なお、制御回路１１は遅延
回路１３の遅延時間を制御している。
７を介して遅延回路１３及び位相比較回路１５に供給さ
れる。遅延回路１３は基準クロックの位相を遅延させた
同期クロック（Ｉｎｔ．ｃｌｋ）を生成し、その同期ク
ロックを端子１８，位相比較回路１５，バッファ１６に
供給する。また、バッファ１６は、供給された同期クロ
ックをクロック生成回路１２及びロックアップシーケン
ス制御回路１４に供給する。なお、制御回路１１は遅延
回路１３の遅延時間を制御している。
【００２６】位相比較回路１５は、基準クロック及び同
期クロックが供給され、比較結果信号ｕｐ＿ｐ，判定結
果信号ｊｕｓｔ＿ｐを生成する。比較結果信号ｕｐ＿ｐ
は、基準クロックに対する同期クロックの位相比較結果
を表すものであり、例えば基準クロックに対して同期ク
ロックが進んでいると「Ｈｉｇｈ」，基準クロックに対
して同期クロックが遅れていると「Ｌｏｗ」となる。ま
た、判定結果信号ｊｕｓｔ＿ｐは、基準クロックと同期
クロックとの位相差が所定範囲内にあるか否かの判定結
果を表すものであり、例えば位相差が所定範囲内にあれ
ば「Ｈｉｇｈ」，位相差が所定範囲内になければ「Ｌｏ
ｗ」となる。
期クロックが供給され、比較結果信号ｕｐ＿ｐ，判定結
果信号ｊｕｓｔ＿ｐを生成する。比較結果信号ｕｐ＿ｐ
は、基準クロックに対する同期クロックの位相比較結果
を表すものであり、例えば基準クロックに対して同期ク
ロックが進んでいると「Ｈｉｇｈ」，基準クロックに対
して同期クロックが遅れていると「Ｌｏｗ」となる。ま
た、判定結果信号ｊｕｓｔ＿ｐは、基準クロックと同期
クロックとの位相差が所定範囲内にあるか否かの判定結
果を表すものであり、例えば位相差が所定範囲内にあれ
ば「Ｈｉｇｈ」，位相差が所定範囲内になければ「Ｌｏ
ｗ」となる。
【００２７】制御信号ｃｈｐｒｄｙ＿ｐは端子１９を介
してロックアップシーケンス制御回路１４に供給され
る。制御信号ｃｈｐｒｄｙ＿ｐはＤＬＬ回路の活性／非
活性を制御するものである。ロックアップシーケンス制
御回路１４は、制御信号ｓｅｔ＿ｐを位相比較回路１５
及びクロック生成回路１２に供給する一方、制御信号ｆ
ａｓｔ＿ｐをクロック生成回路１２及び位相比較回路１
５に供給する。
してロックアップシーケンス制御回路１４に供給され
る。制御信号ｃｈｐｒｄｙ＿ｐはＤＬＬ回路の活性／非
活性を制御するものである。ロックアップシーケンス制
御回路１４は、制御信号ｓｅｔ＿ｐを位相比較回路１５
及びクロック生成回路１２に供給する一方、制御信号ｆ
ａｓｔ＿ｐをクロック生成回路１２及び位相比較回路１
５に供給する。
【００２８】制御信号ｆａｓｔ＿ｐは、例えば同期クロ
ックが基準クロックに対して所定の位相範囲内に入るま
での期間は「Ｈｉｇｈ」、同期クロックが基準クロック
に対して所定の位相範囲内に一旦入った後は「Ｌｏｗ」
となる。クロック生成回路１２は、制御回路１１を制御
するクロックｓａｍｐｌｅを生成し、そのクロックｓａ
ｍｐｌｅを制御回路１１に供給している。
ックが基準クロックに対して所定の位相範囲内に入るま
での期間は「Ｈｉｇｈ」、同期クロックが基準クロック
に対して所定の位相範囲内に一旦入った後は「Ｌｏｗ」
となる。クロック生成回路１２は、制御回路１１を制御
するクロックｓａｍｐｌｅを生成し、そのクロックｓａ
ｍｐｌｅを制御回路１１に供給している。
【００２９】以下、図４のクロック同期回路１０を構成
する各ブロックについて詳細に説明していく。図５は、
位相比較回路１５の一実施例の構成図を示す。位相比較
回路１５は、位相検出回路２０，２２，２３と、基準ク
ロック発生回路２１と、ＮＯＲ回路２４，２７と、ＮＡ
ＮＤ回路２６と、インバータ回路２５とを含む。
する各ブロックについて詳細に説明していく。図５は、
位相比較回路１５の一実施例の構成図を示す。位相比較
回路１５は、位相検出回路２０，２２，２３と、基準ク
ロック発生回路２１と、ＮＯＲ回路２４，２７と、ＮＡ
ＮＤ回路２６と、インバータ回路２５とを含む。
【００３０】同期クロック（ｉｎｔ．ｃｌｋ）は、端子
２８を介して位相検出回路２０及び基準クロック発生回
路２１に供給される。また、基準クロック（ｒｅｆ．ｃ
ｌｋ）は、端子２９を介して位相検出回路２０及び基準
クロック発生回路２１に供給される。位相検出回路２０
は、供給された同期クロック及び基準クロックの立ち上
がりエッジを比較し、その位相比較結果をＮＯＲ回路２
４の一方の端子に供給している。この位相検出回路２０
から出力される位相比較結果は、例えば基準クロックに
対して同期クロックが進んでいると「Ｈｉｇｈ」，基準
クロックに対して同期クロックが遅れていると「Ｌｏ
ｗ」となる。
２８を介して位相検出回路２０及び基準クロック発生回
路２１に供給される。また、基準クロック（ｒｅｆ．ｃ
ｌｋ）は、端子２９を介して位相検出回路２０及び基準
クロック発生回路２１に供給される。位相検出回路２０
は、供給された同期クロック及び基準クロックの立ち上
がりエッジを比較し、その位相比較結果をＮＯＲ回路２
４の一方の端子に供給している。この位相検出回路２０
から出力される位相比較結果は、例えば基準クロックに
対して同期クロックが進んでいると「Ｈｉｇｈ」，基準
クロックに対して同期クロックが遅れていると「Ｌｏ
ｗ」となる。
【００３１】ＮＯＲ回路２４の他方の端子には、ロック
アップシーケンス制御回路１４から供給される制御信号
ｆａｓｔ＿ｐが端子３０を介して供給されている。この
制御信号ｆａｓｔ＿ｐは、同期クロックが基準クロック
に対して所定の位相範囲内に入るまでの期間（以下、Ｆ
ａｓｔモードという）は「Ｈｉｇｈ」であり、同期クロ
ックが基準クロックに対して所定の位相範囲内に一旦入
った後（以下、Ｆｉｎｅモードという）は「Ｌｏｗ」で
ある。したがって、ＮＯＲ回路２４の出力は、Ｆａｓｔ
モード期間中、常に「Ｈｉｇｈ」となる。一方、ＮＯＲ
回路２４の出力は、Ｆｉｎｅモード期間中、位相検出回
路２０から供給された位相比較結果となる。ＮＯＲ回路
２４の出力はインバータ２５を介して端子３１から比較
結果信号ｕｐ＿ｐとして出力される。このように、比較
結果信号ｕｐ＿ｐは、Ｆａｓｔモード期間中、常に「Ｈ
ｉｇｈ」となり、Ｆｉｎｅモード期間中、位相検出回路
２０から供給された位相比較結果となる。
アップシーケンス制御回路１４から供給される制御信号
ｆａｓｔ＿ｐが端子３０を介して供給されている。この
制御信号ｆａｓｔ＿ｐは、同期クロックが基準クロック
に対して所定の位相範囲内に入るまでの期間（以下、Ｆ
ａｓｔモードという）は「Ｈｉｇｈ」であり、同期クロ
ックが基準クロックに対して所定の位相範囲内に一旦入
った後（以下、Ｆｉｎｅモードという）は「Ｌｏｗ」で
ある。したがって、ＮＯＲ回路２４の出力は、Ｆａｓｔ
モード期間中、常に「Ｈｉｇｈ」となる。一方、ＮＯＲ
回路２４の出力は、Ｆｉｎｅモード期間中、位相検出回
路２０から供給された位相比較結果となる。ＮＯＲ回路
２４の出力はインバータ２５を介して端子３１から比較
結果信号ｕｐ＿ｐとして出力される。このように、比較
結果信号ｕｐ＿ｐは、Ｆａｓｔモード期間中、常に「Ｈ
ｉｇｈ」となり、Ｆｉｎｅモード期間中、位相検出回路
２０から供給された位相比較結果となる。
【００３２】基準クロック発生回路２１は、供給された
基準クロックをバッファリングした信号ｒｒｅｒ１と、
その信号ｒｒｅｒ１を２δだけ遅延させた信号ｒｒｅｒ
２と、供給された同期クロックを前述のバッファリング
に必要な時間及びδだけ遅延させた信号ｒｉｎとを生成
する。基準クロック発生回路２１は、生成した信号ｒｒ
ｅｒ１及び信号ｒｉｎを位相検出回路２２に供給すると
共に、生成した信号ｒｒｅｒ２及び信号ｒｉｎを位相検
出回路２３に供給している。
基準クロックをバッファリングした信号ｒｒｅｒ１と、
その信号ｒｒｅｒ１を２δだけ遅延させた信号ｒｒｅｒ
２と、供給された同期クロックを前述のバッファリング
に必要な時間及びδだけ遅延させた信号ｒｉｎとを生成
する。基準クロック発生回路２１は、生成した信号ｒｒ
ｅｒ１及び信号ｒｉｎを位相検出回路２２に供給すると
共に、生成した信号ｒｒｅｒ２及び信号ｒｉｎを位相検
出回路２３に供給している。
【００３３】位相検出回路２２は、供給された信号ｒｒ
ｅｒ１及び信号ｒｉｎの立ち上がりエッジを比較し、そ
の位相比較結果をＮＡＮＤ回路２６の一方の端子に供給
している。また、位相検出回路２３は、供給された信号
ｒｒｅｒ２及び信号ｒｉｎの立ち上がりエッジを比較
し、その位相比較結果をＮＡＮＤ回路２６の他方の端子
に供給している。
ｅｒ１及び信号ｒｉｎの立ち上がりエッジを比較し、そ
の位相比較結果をＮＡＮＤ回路２６の一方の端子に供給
している。また、位相検出回路２３は、供給された信号
ｒｒｅｒ２及び信号ｒｉｎの立ち上がりエッジを比較
し、その位相比較結果をＮＡＮＤ回路２６の他方の端子
に供給している。
【００３４】位相検出回路２２から出力される位相比較
結果は、信号ｒｒｅｒ１に対して信号ｒｉｎの位相が遅
れている場合に「Ｈｉｇｈ」となる。また、位相検出回
路２３から出力される位相比較結果は、信号ｒｒｅｒ２
に対して信号ｒｉｎの位相が進んでいる場合に「Ｈｉｇ
ｈ」となる。したがって、ＮＡＮＤ回路２６の出力は、
信号ｒｒｅｒ１に対して信号ｒｉｎの位相が遅れている
場合、且つ、信号ｒｒｅｒ２に対して信号ｒｉｎの位相
が進んでいる場合に「Ｌｏｗ」となる。言い換えれば、
ＮＡＮＤ回路２６の出力は、基準クロックの立ち上がり
エッジに対して同期エッジの立ち上がりエッジが所定範
囲±δの範囲内であるか否かの判定結果となり、基準ク
ロックの立ち上がりエッジに対して同期エッジの立ち上
がりエッジが所定範囲±δの範囲内であれば「Ｌｏｗ」
となる。
結果は、信号ｒｒｅｒ１に対して信号ｒｉｎの位相が遅
れている場合に「Ｈｉｇｈ」となる。また、位相検出回
路２３から出力される位相比較結果は、信号ｒｒｅｒ２
に対して信号ｒｉｎの位相が進んでいる場合に「Ｈｉｇ
ｈ」となる。したがって、ＮＡＮＤ回路２６の出力は、
信号ｒｒｅｒ１に対して信号ｒｉｎの位相が遅れている
場合、且つ、信号ｒｒｅｒ２に対して信号ｒｉｎの位相
が進んでいる場合に「Ｌｏｗ」となる。言い換えれば、
ＮＡＮＤ回路２６の出力は、基準クロックの立ち上がり
エッジに対して同期エッジの立ち上がりエッジが所定範
囲±δの範囲内であるか否かの判定結果となり、基準ク
ロックの立ち上がりエッジに対して同期エッジの立ち上
がりエッジが所定範囲±δの範囲内であれば「Ｌｏｗ」
となる。
【００３５】ＮＡＮＤ回路２６の出力はＮＯＲ回路２７
の一方の端子に供給される。また、ＮＯＲ回路２７の他
方の端子には、ロックアップシーケンス制御回路１４か
ら供給される制御信号ｓｅｔ＿ｐが端子３２を介して供
給されている。したがって、ＮＯＲ回路２７の出力は、
制御信号ｓｅｔ＿ｐが「Ｈｉｇｈ」のとき、常に「Ｌｏ
ｗ」となる。
の一方の端子に供給される。また、ＮＯＲ回路２７の他
方の端子には、ロックアップシーケンス制御回路１４か
ら供給される制御信号ｓｅｔ＿ｐが端子３２を介して供
給されている。したがって、ＮＯＲ回路２７の出力は、
制御信号ｓｅｔ＿ｐが「Ｈｉｇｈ」のとき、常に「Ｌｏ
ｗ」となる。
【００３６】また、ＮＯＲ回路２７の出力は、制御信号
ｓｅｔ＿ｐが「Ｌｏｗ」のとき、ＮＡＮＤ回路２６から
供給された判定結果に応じたものとなる。ＮＡＮＤ回路
２６からの出力は、ＮＯＲ回路２７を介して端子３３か
ら判定結果信号ｊｕｓｔ＿ｐとして出力される。このよ
うに、判定結果信号ｊｕｓｔ＿ｐは、制御信号ｓｅｔ＿
ｐが「Ｈｉｇｈ」のとき、常に「Ｌｏｗ」となり、制御
信号ｓｅｔ＿ｐが「Ｌｏｗ」のとき、ＮＡＮＤ回路２６
から供給された判定結果に応じたものとなる。
ｓｅｔ＿ｐが「Ｌｏｗ」のとき、ＮＡＮＤ回路２６から
供給された判定結果に応じたものとなる。ＮＡＮＤ回路
２６からの出力は、ＮＯＲ回路２７を介して端子３３か
ら判定結果信号ｊｕｓｔ＿ｐとして出力される。このよ
うに、判定結果信号ｊｕｓｔ＿ｐは、制御信号ｓｅｔ＿
ｐが「Ｈｉｇｈ」のとき、常に「Ｌｏｗ」となり、制御
信号ｓｅｔ＿ｐが「Ｌｏｗ」のとき、ＮＡＮＤ回路２６
から供給された判定結果に応じたものとなる。
【００３７】図６は、ロックアップシーケンス制御回路
１４の一実施例の構成図を示す。制御信号ｃｈｐｒｄｙ
＿ｐは端子６５を介して供給される。制御信号ｃｈｐｒ
ｄｙ＿ｐはＤＬＬ回路の活性／非活性を制御するもので
あって、例えば活性時に「Ｈｉｇｈ」となり、非活性時
に「Ｌｏｗ」となる。
１４の一実施例の構成図を示す。制御信号ｃｈｐｒｄｙ
＿ｐは端子６５を介して供給される。制御信号ｃｈｐｒ
ｄｙ＿ｐはＤＬＬ回路の活性／非活性を制御するもので
あって、例えば活性時に「Ｈｉｇｈ」となり、非活性時
に「Ｌｏｗ」となる。
【００３８】制御信号ｃｈｐｒｄｙ＿ｐはインバータ４
０，４１、ＮＡＮＤ回路４３、インバータ４４，４５を
介して端子６７に供給され、制御信号ｓｅｔ＿ｐとして
出力される。したがって、制御信号ｃｈｐｒｄｙ＿ｐが
「Ｌｏｗ」となると、制御信号ｓｅｔ＿ｐが「Ｈｉｇ
ｈ」となる。また、制御信号ｃｈｐｒｄｙ＿ｐが「Ｈｉ
ｇｈ」となると、制御信号ｓｅｔ＿ｐが「Ｌｏｗ」とな
る。
０，４１、ＮＡＮＤ回路４３、インバータ４４，４５を
介して端子６７に供給され、制御信号ｓｅｔ＿ｐとして
出力される。したがって、制御信号ｃｈｐｒｄｙ＿ｐが
「Ｌｏｗ」となると、制御信号ｓｅｔ＿ｐが「Ｈｉｇ
ｈ」となる。また、制御信号ｃｈｐｒｄｙ＿ｐが「Ｈｉ
ｇｈ」となると、制御信号ｓｅｔ＿ｐが「Ｌｏｗ」とな
る。
【００３９】ところで、制御信号ｓｅｔ＿ｐが「Ｈｉｇ
ｈ」となると、図５を参照しつつ説明したように、判定
結果信号ｊｕｓｔ＿ｐは「Ｌｏｗ」となる。したがっ
て、制御信号ｃｈｐｒｄｙ＿ｐが「Ｌｏｗ」となると、
端子６６を介して供給される判定結果信号ｊｕｓｔ＿ｐ
は「Ｌｏｗ」となる。判定結果信号ｊｕｓｔ＿ｐは、Ｎ
ＯＲ回路４６、インバータ回路４８，５０を介して端子
６８に供給され、制御信号ｆａｓｔ＿ｐとして出力され
る。判定結果信号ｊｕｓｔ＿ｐが「Ｌｏｗ」となると、
制御信号ｆａｓｔ＿ｐが「Ｈｉｇｈ」となる。また、判
定結果信号ｊｕｓｔ＿ｐが「Ｈｉｇｈ」となると、制御
信号ｆａｓｔ＿ｐが「Ｌｏｗ」となる。
ｈ」となると、図５を参照しつつ説明したように、判定
結果信号ｊｕｓｔ＿ｐは「Ｌｏｗ」となる。したがっ
て、制御信号ｃｈｐｒｄｙ＿ｐが「Ｌｏｗ」となると、
端子６６を介して供給される判定結果信号ｊｕｓｔ＿ｐ
は「Ｌｏｗ」となる。判定結果信号ｊｕｓｔ＿ｐは、Ｎ
ＯＲ回路４６、インバータ回路４８，５０を介して端子
６８に供給され、制御信号ｆａｓｔ＿ｐとして出力され
る。判定結果信号ｊｕｓｔ＿ｐが「Ｌｏｗ」となると、
制御信号ｆａｓｔ＿ｐが「Ｈｉｇｈ」となる。また、判
定結果信号ｊｕｓｔ＿ｐが「Ｈｉｇｈ」となると、制御
信号ｆａｓｔ＿ｐが「Ｌｏｗ」となる。
【００４０】なお、制御信号ｃｈｐｒｄｙ＿ｐはインバ
ータ４０，４１，４２を介してカウンタ回路５８〜６１
のｓｅｔ端子に供給され、制御信号ｃｈｐｒｄｙ＿ｐが
「Ｌｏｗ」となるとカウンタ回路５８〜６１がリセット
される。カウンタ回路５８〜６１がリセットされると、
カウンタ回路６１の出力信号が「Ｌｏｗ」となる。
ータ４０，４１，４２を介してカウンタ回路５８〜６１
のｓｅｔ端子に供給され、制御信号ｃｈｐｒｄｙ＿ｐが
「Ｌｏｗ」となるとカウンタ回路５８〜６１がリセット
される。カウンタ回路５８〜６１がリセットされると、
カウンタ回路６１の出力信号が「Ｌｏｗ」となる。
【００４１】カウンタ回路６１の出力信号はインバータ
回路５５及びＮＯＲ回路５６に供給される。カウンタ回
路６１の出力信号が「Ｌｏｗ」となると、ＮＯＲ回路５
６の出力信号が「Ｈｉｇｈ」となる一方、ＮＯＲ回路５
７の出力信号が「Ｌｏｗ」となる。
回路５５及びＮＯＲ回路５６に供給される。カウンタ回
路６１の出力信号が「Ｌｏｗ」となると、ＮＯＲ回路５
６の出力信号が「Ｈｉｇｈ」となる一方、ＮＯＲ回路５
７の出力信号が「Ｌｏｗ」となる。
【００４２】次に、制御信号ｃｈｐｒｄｙ＿ｐが「Ｈｉ
ｇｈ」となると、カウンタ回路５８〜６１はリセットが
解除され、端子６９から供給される同期クロックのカウ
ントを開始する。カウントが一定数（例えば、８）にな
ると、カウント回路６１の出力信号が「Ｈｉｇｈ」とな
る。カウンタ回路６１の出力信号が「Ｈｉｇｈ」となる
と、ＮＯＲ回路５６の出力信号が「Ｌｏｗ」となる一
方、ＮＯＲ回路５７の出力信号が「Ｈｉｇｈ」となる。
ｇｈ」となると、カウンタ回路５８〜６１はリセットが
解除され、端子６９から供給される同期クロックのカウ
ントを開始する。カウントが一定数（例えば、８）にな
ると、カウント回路６１の出力信号が「Ｈｉｇｈ」とな
る。カウンタ回路６１の出力信号が「Ｈｉｇｈ」となる
と、ＮＯＲ回路５６の出力信号が「Ｌｏｗ」となる一
方、ＮＯＲ回路５７の出力信号が「Ｈｉｇｈ」となる。
【００４３】ＮＯＲ回路５７の出力信号はＮＡＮＤ回路
４３に供給されており、ＮＯＲ回路５７の出力信号が
「Ｈｉｇｈ」となると、端子６７から出力される制御信
号ｓｅｔ＿ｐが「Ｌｏｗ」となる。制御信号ｓｅｔ＿ｐ
が「Ｌｏｗ」となると、図５を参照しつつ説明したよう
に、判定結果信号ｊｕｓｔ＿ｐは基準クロックと同期ク
ロックとの位相差が所定範囲内にあるか否かの判定結果
を出力するようになり、例えば位相差が所定範囲内にあ
れば「Ｈｉｇｈ」，位相差が所定範囲内になければ「Ｌ
ｏｗ」となる。
４３に供給されており、ＮＯＲ回路５７の出力信号が
「Ｈｉｇｈ」となると、端子６７から出力される制御信
号ｓｅｔ＿ｐが「Ｌｏｗ」となる。制御信号ｓｅｔ＿ｐ
が「Ｌｏｗ」となると、図５を参照しつつ説明したよう
に、判定結果信号ｊｕｓｔ＿ｐは基準クロックと同期ク
ロックとの位相差が所定範囲内にあるか否かの判定結果
を出力するようになり、例えば位相差が所定範囲内にあ
れば「Ｈｉｇｈ」，位相差が所定範囲内になければ「Ｌ
ｏｗ」となる。
【００４４】ＮＯＲ回路４６，４７で構成されるＲＳフ
リップフロップ回路は、端子６６から供給される判定結
果信号ｊｕｓｔ＿ｐが一旦「Ｈｉｇｈ」となると、イン
バータ回路４８，５０を介して端子６８に「Ｌｏｗ」の
制御信号ｆａｓｔ＿ｐを出力する。このＲＳフリップフ
ロップ回路は、ＤＬＬ回路が非活性時となるまで出力を
保持する。
リップフロップ回路は、端子６６から供給される判定結
果信号ｊｕｓｔ＿ｐが一旦「Ｈｉｇｈ」となると、イン
バータ回路４８，５０を介して端子６８に「Ｌｏｗ」の
制御信号ｆａｓｔ＿ｐを出力する。このＲＳフリップフ
ロップ回路は、ＤＬＬ回路が非活性時となるまで出力を
保持する。
【００４５】図７は、クロック生成回路１２の一実施例
の構成図を示す。クロック生成回路１２は、位相比較回
路１５から出力される比較結果信号ｕｐ＿ｐを制御回路
１１で逐次参照する為に利用するサンプリングクロック
ｓａｍｐｌｅを生成し、そのサンプリングクロックｓａ
ｍｐｌｅを制御回路１１に供給している。
の構成図を示す。クロック生成回路１２は、位相比較回
路１５から出力される比較結果信号ｕｐ＿ｐを制御回路
１１で逐次参照する為に利用するサンプリングクロック
ｓａｍｐｌｅを生成し、そのサンプリングクロックｓａ
ｍｐｌｅを制御回路１１に供給している。
【００４６】制御信号ｓｅｔ＿ｐは端子９０を介して供
給される。制御信号ｓｅｔ＿ｐはＮＯＲ回路８３，イン
ターバ回路８４を介して端子９２に供給される。したが
って、制御信号ｓｅｔ＿ｐが「Ｈｉｇｈ」のとき、サン
プリングクロックｓａｍｐｌｅは「Ｈｉｇｈ」となる。
また、制御信号ｓｅｔ＿ｐが「Ｌｏｗ」のとき、サンプ
リングクロックｓａｍｐｌｅはＮＡＮＤ回路８８の出力
となる。
給される。制御信号ｓｅｔ＿ｐはＮＯＲ回路８３，イン
ターバ回路８４を介して端子９２に供給される。したが
って、制御信号ｓｅｔ＿ｐが「Ｈｉｇｈ」のとき、サン
プリングクロックｓａｍｐｌｅは「Ｈｉｇｈ」となる。
また、制御信号ｓｅｔ＿ｐが「Ｌｏｗ」のとき、サンプ
リングクロックｓａｍｐｌｅはＮＡＮＤ回路８８の出力
となる。
【００４７】ＮＡＮＤ回路８８はＮＡＮＤ回路８６，８
７の出力が供給されている。ＮＡＮＤ回路８６は一方の
端子が端子９１に接続されると共に、他方の端子がカウ
ンタ回路７７の出力端子に接続されている。また、ＮＡ
ＮＤ回路８７は一方の端子が端子９１にインバータ回路
８５を介して接続されると共に、他方の端子がカウンタ
回路８２の出力端子に接続されている。
７の出力が供給されている。ＮＡＮＤ回路８６は一方の
端子が端子９１に接続されると共に、他方の端子がカウ
ンタ回路７７の出力端子に接続されている。また、ＮＡ
ＮＤ回路８７は一方の端子が端子９１にインバータ回路
８５を介して接続されると共に、他方の端子がカウンタ
回路８２の出力端子に接続されている。
【００４８】制御信号ｓｅｔ＿ｐが「Ｌｏｗ」となる
と、カウンタ回路７４〜７７，８１，８２はリセットが
解除され、端子８９から供給される同期クロックのカウ
ントを開始する。なお、カウンタ回路７７から出力され
るクロックとカウンタ回路８２から出力されるクロック
とは分周率が異なっている。
と、カウンタ回路７４〜７７，８１，８２はリセットが
解除され、端子８９から供給される同期クロックのカウ
ントを開始する。なお、カウンタ回路７７から出力され
るクロックとカウンタ回路８２から出力されるクロック
とは分周率が異なっている。
【００４９】ＮＡＮＤ回路８６に供給されるクロックと
ＮＡＮＤ回路８７に供給されるクロックとは、端子９１
に供給される制御信号ｆａｓｔ＿ｐに応じてどちらか一
方のクロックがＮＡＮＤ回路８８に供給される。例え
ば、制御信号ｆａｓｔ＿ｐが「Ｈｉｇｈ」のとき、クロ
ック回路７７から出力されるクロックがＮＡＮＤ回路８
６を介してＮＡＮＤ回路８８に出力される一方、制御信
号ｆａｓｔ＿ｐが「Ｌｏｗ」のとき、クロック回路８２
から出力されるクロックがＮＡＮＤ回路８７を介してＮ
ＡＮＤ回路８８に出力される。
ＮＡＮＤ回路８７に供給されるクロックとは、端子９１
に供給される制御信号ｆａｓｔ＿ｐに応じてどちらか一
方のクロックがＮＡＮＤ回路８８に供給される。例え
ば、制御信号ｆａｓｔ＿ｐが「Ｈｉｇｈ」のとき、クロ
ック回路７７から出力されるクロックがＮＡＮＤ回路８
６を介してＮＡＮＤ回路８８に出力される一方、制御信
号ｆａｓｔ＿ｐが「Ｌｏｗ」のとき、クロック回路８２
から出力されるクロックがＮＡＮＤ回路８７を介してＮ
ＡＮＤ回路８８に出力される。
【００５０】制御信号ｆａｓｔ＿ｐが「Ｈｉｇｈ」であ
るとき、同期クロックが基準クロックに対して所定の位
相範囲内にないため、比較結果信号ｕｐ＿ｐを参照する
機会を多くするサンプリングクロックｓａｍｐｌｅが生
成される。このように、比較結果信号ｕｐ＿ｐを参照す
る機会を多くするサンプリングクロックｓａｍｐｌｅを
制御回路１１に供給することにより、同期クロックが基
準クロックに対して所定の位相範囲内に入るまでの時間
を短縮できる。
るとき、同期クロックが基準クロックに対して所定の位
相範囲内にないため、比較結果信号ｕｐ＿ｐを参照する
機会を多くするサンプリングクロックｓａｍｐｌｅが生
成される。このように、比較結果信号ｕｐ＿ｐを参照す
る機会を多くするサンプリングクロックｓａｍｐｌｅを
制御回路１１に供給することにより、同期クロックが基
準クロックに対して所定の位相範囲内に入るまでの時間
を短縮できる。
【００５１】一方、制御信号ｆａｓｔ＿ｐが「Ｌｏｗ」
であるとき、同期クロックは基準クロックに対して所定
の位相範囲内にある。したがって、制御回路１１は同期
クロックが基準クロックに対して所定の位相範囲内にな
いときと同様に比較結果信号ｕｐ＿ｐを参照する必要が
なく、消費電力等を考慮すると比較結果信号ｕｐ＿ｐを
参照する機会を少なくすることが望ましい。そこで、比
較結果信号ｕｐ＿ｐを参照する機会を少なくするサンプ
リングクロックｓａｍｐｌｅが生成される。
であるとき、同期クロックは基準クロックに対して所定
の位相範囲内にある。したがって、制御回路１１は同期
クロックが基準クロックに対して所定の位相範囲内にな
いときと同様に比較結果信号ｕｐ＿ｐを参照する必要が
なく、消費電力等を考慮すると比較結果信号ｕｐ＿ｐを
参照する機会を少なくすることが望ましい。そこで、比
較結果信号ｕｐ＿ｐを参照する機会を少なくするサンプ
リングクロックｓａｍｐｌｅが生成される。
【００５２】以下、図８，９を参照しつつクロック同期
回路の動作タイミングについて説明していく。図８は、
クロック同期回路が活性化された直後の一例のタイミン
グ図を示す。図９は、モード変化付近の一例のタイミン
グ図を示す。
回路の動作タイミングについて説明していく。図８は、
クロック同期回路が活性化された直後の一例のタイミン
グ図を示す。図９は、モード変化付近の一例のタイミン
グ図を示す。
【００５３】図８（Ｃ）の制御信号ｃｈｐｒｄｙ＿ｐが
「Ｌｏｗ」から「Ｈｉｇｈ」に変化しクロック同期回路
が活性化されると、位相比較回路１５で遅延回路１３を
通過する同期クロック（Ｉｎｔ．ｃｌｋ）の数をカウン
トする。そのカウント数が所定数に達すると、図８
（Ｄ）の制御信号ｓｅｔ＿ｐが「Ｈｉｇｈ」から「Ｌｏ
ｗ」に変化し、図８（Ｆ）の制御信号ｆａｓｔ＿ｐが出
力され始める。
「Ｌｏｗ」から「Ｈｉｇｈ」に変化しクロック同期回路
が活性化されると、位相比較回路１５で遅延回路１３を
通過する同期クロック（Ｉｎｔ．ｃｌｋ）の数をカウン
トする。そのカウント数が所定数に達すると、図８
（Ｄ）の制御信号ｓｅｔ＿ｐが「Ｈｉｇｈ」から「Ｌｏ
ｗ」に変化し、図８（Ｆ）の制御信号ｆａｓｔ＿ｐが出
力され始める。
【００５４】制御信号ｆａｓｔ＿ｐは図８（Ａ）の基準
クロック（ｒｅｆ．ｃｌｋ）と図８（Ｂ）の同期クロッ
ク（Ｉｎｔ．ｃｌｋ）との位相差が所定範囲内に入るま
では「Ｈｉｇｈ」であり、所定範囲内に一旦入れば「Ｌ
ｏｗ」となる。なお、図８（Ｇ）の比較結果信号ｕｐ＿
ｐは、制御信号ｆａｓｔ＿ｐが「Ｌｏｗ」となるまで
「Ｈｉｇｈ」である。したがって、制御回路１１は基準
クロック（ｒｅｆ．ｃｌｋ）と同期クロック（Ｉｎｔ．
ｃｌｋ）との位相差が所定範囲内に入るまでは同期クロ
ックの位相を遅らせるように遅延回路１３の遅延時間を
制御する。
クロック（ｒｅｆ．ｃｌｋ）と図８（Ｂ）の同期クロッ
ク（Ｉｎｔ．ｃｌｋ）との位相差が所定範囲内に入るま
では「Ｈｉｇｈ」であり、所定範囲内に一旦入れば「Ｌ
ｏｗ」となる。なお、図８（Ｇ）の比較結果信号ｕｐ＿
ｐは、制御信号ｆａｓｔ＿ｐが「Ｌｏｗ」となるまで
「Ｈｉｇｈ」である。したがって、制御回路１１は基準
クロック（ｒｅｆ．ｃｌｋ）と同期クロック（Ｉｎｔ．
ｃｌｋ）との位相差が所定範囲内に入るまでは同期クロ
ックの位相を遅らせるように遅延回路１３の遅延時間を
制御する。
【００５５】図９（Ｃ）の制御信号ｆａｓｔ＿ｐが「Ｌ
ｏｗ」となると、比較結果信号ｕｐ＿ｐは基準クロック
に対して同期クロックが進んでいると「Ｈｉｇｈ」，基
準クロックに対して同期クロックが遅れていると「Ｌｏ
ｗ」となる。したがって、制御回路１１は基準クロック
（ｒｅｆ．ｃｌｋ）と同期クロック（Ｉｎｔ．ｃｌｋ）
との位相比較結果に応じて同期クロックの位相を進めさ
せ、又は遅らせるように遅延回路１３の遅延時間を制御
する。
ｏｗ」となると、比較結果信号ｕｐ＿ｐは基準クロック
に対して同期クロックが進んでいると「Ｈｉｇｈ」，基
準クロックに対して同期クロックが遅れていると「Ｌｏ
ｗ」となる。したがって、制御回路１１は基準クロック
（ｒｅｆ．ｃｌｋ）と同期クロック（Ｉｎｔ．ｃｌｋ）
との位相比較結果に応じて同期クロックの位相を進めさ
せ、又は遅らせるように遅延回路１３の遅延時間を制御
する。
【００５６】なお、図８（Ｅ）及び図９（Ｄ）のサンプ
リングクロックｓａｍｐｌｅは、制御信号ｆａｓｔ＿ｐ
のレベルに応じて周期が変化している。したがって、基
準クロック（ｒｅｆ．ｃｌｋ）と同期クロック（Ｉｎ
ｔ．ｃｌｋ）との位相差が所定範囲内に入るまでと、位
相差が所定範囲内に入った後とで、制御回路１１及び遅
延回路１３における位相調整の周期を変化させることが
できる。
リングクロックｓａｍｐｌｅは、制御信号ｆａｓｔ＿ｐ
のレベルに応じて周期が変化している。したがって、基
準クロック（ｒｅｆ．ｃｌｋ）と同期クロック（Ｉｎ
ｔ．ｃｌｋ）との位相差が所定範囲内に入るまでと、位
相差が所定範囲内に入った後とで、制御回路１１及び遅
延回路１３における位相調整の周期を変化させることが
できる。
【００５７】図１０は、本発明のクロック同期回路を用
いた一実施例の半導体装置を示す。図１０の半導体装置
はメモリチップであって、クロック同期回路１０１，イ
ンターフェース回路１０２，データ入出力回路１０３，
セルアレイ１０４，制御回路１０５を含む。
いた一実施例の半導体装置を示す。図１０の半導体装置
はメモリチップであって、クロック同期回路１０１，イ
ンターフェース回路１０２，データ入出力回路１０３，
セルアレイ１０４，制御回路１０５を含む。
【００５８】本発明のクロック同期回路１０１は、外部
から供給されるクロックの位相を調整し、その位相を調
整した内部クロックをインターフェース回路１０２に供
給する。インターフェース回路１０２では、クロック同
期回路１０１から供給された内部クロックに従って外部
から供給されるデータを取り込む。このように、本発明
のクロック同期回路１０１は様々な半導体装置に用いる
ことができる。
から供給されるクロックの位相を調整し、その位相を調
整した内部クロックをインターフェース回路１０２に供
給する。インターフェース回路１０２では、クロック同
期回路１０１から供給された内部クロックに従って外部
から供給されるデータを取り込む。このように、本発明
のクロック同期回路１０１は様々な半導体装置に用いる
ことができる。
【００５９】なお、本発明の特許請求の範囲に記載した
位相検出手段は位相比較回路１５に相当し、位相調整手
段は制御回路１１及び遅延回路１３に相当し、クロック
生成手段はクロック生成回路１２に相当し、活性化手段
はロックアップシーケンス制御回路１４に相当する。
位相検出手段は位相比較回路１５に相当し、位相調整手
段は制御回路１１及び遅延回路１３に相当し、クロック
生成手段はクロック生成回路１２に相当し、活性化手段
はロックアップシーケンス制御回路１４に相当する。
【００６０】本発明は、以下の付記に記載されているよ
うな構成が考えられる。
うな構成が考えられる。
【００６１】（付記１） 基準クロックに対する同期ク
ロックの位相差を検出する位相差検出段階と、前記検出
した位相差が所定範囲内でなければ前記同期クロックの
位相を一の方向に変化させる一方、前記検出した位相差
が所定範囲内であれば前記同期クロックの位相を前記検
出した位相差に応じて前記一の方向又は他の方向に変化
させる位相調整段階とを有するクロック同期方法。
ロックの位相差を検出する位相差検出段階と、前記検出
した位相差が所定範囲内でなければ前記同期クロックの
位相を一の方向に変化させる一方、前記検出した位相差
が所定範囲内であれば前記同期クロックの位相を前記検
出した位相差に応じて前記一の方向又は他の方向に変化
させる位相調整段階とを有するクロック同期方法。
【００６２】（付記２） 前記位相差検出段階は、前記
基準クロックに対する同期クロックの位相差が所定範囲
内にあるか否かを判定する第１判定段階と、前記基準ク
ロックに対して同期クロックの位相が進んでいるか又は
遅れているかを判定する第２判定段階とを有する付記１
記載のクロック同期方法。
基準クロックに対する同期クロックの位相差が所定範囲
内にあるか否かを判定する第１判定段階と、前記基準ク
ロックに対して同期クロックの位相が進んでいるか又は
遅れているかを判定する第２判定段階とを有する付記１
記載のクロック同期方法。
【００６３】（付記３） 前記位相調整段階は、前記検
出した位相差が所定範囲内でなければ第１の時間間隔で
前記同期クロックの位相を一の方向に変化させる一方、
前記検出した位相差が所定範囲内であれば第２の時間間
隔で前記同期クロックの位相を前記検出した位相差に応
じて前記一の方向又は他の方向に変化させることを特徴
とする付記１記載のクロック同期方法。
出した位相差が所定範囲内でなければ第１の時間間隔で
前記同期クロックの位相を一の方向に変化させる一方、
前記検出した位相差が所定範囲内であれば第２の時間間
隔で前記同期クロックの位相を前記検出した位相差に応
じて前記一の方向又は他の方向に変化させることを特徴
とする付記１記載のクロック同期方法。
【００６４】（付記４） 活性化又は非活性化を制御す
る制御信号が供給され、前記制御信号が活性化を示した
後、所定時間経過後に前記位相差検出段階を開始させる
活性化段階を更に有する付記１記載のクロック同期方
法。
る制御信号が供給され、前記制御信号が活性化を示した
後、所定時間経過後に前記位相差検出段階を開始させる
活性化段階を更に有する付記１記載のクロック同期方
法。
【００６５】（付記５） 前記位相調整段階は、前記検
出した位相差が所定範囲内であるとき、前記基準クロッ
クに対して同期クロックの位相が進んでいれば前記同期
クロックの位相が遅れる方向に変化させ、前記基準クロ
ックに対して同期クロックの位相が遅れていれば前記同
期クロックの位相が進む方向に変化させることを特徴と
する付記１記載のクロック同期方法。
出した位相差が所定範囲内であるとき、前記基準クロッ
クに対して同期クロックの位相が進んでいれば前記同期
クロックの位相が遅れる方向に変化させ、前記基準クロ
ックに対して同期クロックの位相が遅れていれば前記同
期クロックの位相が進む方向に変化させることを特徴と
する付記１記載のクロック同期方法。
【００６６】（付記６） 基準クロックに対する同期ク
ロックの位相差を検出する位相検出手段と、前記位相検
出手段により検出された位相差が所定範囲内でなければ
前記同期クロックの位相を一の方向に変化させる一方、
前記検出した位相差が所定範囲内であれば前記同期クロ
ックの位相を前記検出した位相差に応じて前記一の方向
又は他の方向に変化させる位相調整手段とを有するクロ
ック同期回路。
ロックの位相差を検出する位相検出手段と、前記位相検
出手段により検出された位相差が所定範囲内でなければ
前記同期クロックの位相を一の方向に変化させる一方、
前記検出した位相差が所定範囲内であれば前記同期クロ
ックの位相を前記検出した位相差に応じて前記一の方向
又は他の方向に変化させる位相調整手段とを有するクロ
ック同期回路。
【００６７】（付記７） 前記位相検出手段は、前記基
準クロックに対する同期クロックの位相差が所定範囲内
にあるか否かを判定する第１判定手段と、前記基準クロ
ックに対して同期クロックの位相が進んでいるか又は遅
れているかを判定する第２判定手段とを有する付記６記
載のクロック同期回路。
準クロックに対する同期クロックの位相差が所定範囲内
にあるか否かを判定する第１判定手段と、前記基準クロ
ックに対して同期クロックの位相が進んでいるか又は遅
れているかを判定する第２判定手段とを有する付記６記
載のクロック同期回路。
【００６８】（付記８） 前記位相検出手段により検出
された位相差が所定範囲内でなければ第１の時間間隔で
前記同期クロックの位相を一の方向に変化させる一方、
前記位相検出手段により検出された位相差が所定範囲内
であれば第２の時間間隔で前記同期クロックの位相を前
記検出した位相差に応じて前記一の方向又は他の方向に
変化させるクロック生成手段を更に有する付記６記載の
クロック同期回路。
された位相差が所定範囲内でなければ第１の時間間隔で
前記同期クロックの位相を一の方向に変化させる一方、
前記位相検出手段により検出された位相差が所定範囲内
であれば第２の時間間隔で前記同期クロックの位相を前
記検出した位相差に応じて前記一の方向又は他の方向に
変化させるクロック生成手段を更に有する付記６記載の
クロック同期回路。
【００６９】（付記９） 活性化又は非活性化を制御す
る制御信号が供給され、前記制御信号が活性化を示した
後、所定時間経過後に前記位相検出手段及び位相調整手
段を活性化させる活性化手段を更に有する付記６記載の
クロック同期回路。
る制御信号が供給され、前記制御信号が活性化を示した
後、所定時間経過後に前記位相検出手段及び位相調整手
段を活性化させる活性化手段を更に有する付記６記載の
クロック同期回路。
【００７０】（付記１０） 前記位相調整手段は、前記
検出した位相差が所定範囲内であるとき、前記基準クロ
ックに対して同期クロックの位相が進んでいれば前記同
期クロックの位相が遅れる方向に変化させ、前記基準ク
ロックに対して同期クロックの位相が遅れていれば前記
同期クロックの位相が進む方向に変化させることを特徴
とする付記６記載のクロック同期回路。
検出した位相差が所定範囲内であるとき、前記基準クロ
ックに対して同期クロックの位相が進んでいれば前記同
期クロックの位相が遅れる方向に変化させ、前記基準ク
ロックに対して同期クロックの位相が遅れていれば前記
同期クロックの位相が進む方向に変化させることを特徴
とする付記６記載のクロック同期回路。
【００７１】（付記１１） 基準クロックに対する同期
クロックの位相差を検出する位相検出手段と、前記位相
検出手段により検出された位相差が所定範囲内でなけれ
ば前記同期クロックの位相を一の方向に変化させる一
方、前記検出した位相差が所定範囲内であれば前記同期
クロックの位相を前記検出した位相差に応じて前記一の
方向又は他の方向に変化させる位相調整手段とを有する
ように構成されるクロック同期回路を用いた半導体装
置。
クロックの位相差を検出する位相検出手段と、前記位相
検出手段により検出された位相差が所定範囲内でなけれ
ば前記同期クロックの位相を一の方向に変化させる一
方、前記検出した位相差が所定範囲内であれば前記同期
クロックの位相を前記検出した位相差に応じて前記一の
方向又は他の方向に変化させる位相調整手段とを有する
ように構成されるクロック同期回路を用いた半導体装
置。
【００７２】
【発明の効果】上述の如く、本発明によれば、遅延回路
の最大遅延時間を小さくすることができると共に、クロ
ック同期回路の占有面積を小さくすることが可能であ
る。また、基準クロックに対する同期クロックの位相差
が大きいうちは同期クロックの位相を変化させる時間間
隔を小さくすることにより、位相差を短時間で小さくす
ることが可能である。また、基準クロックに対する同期
クロックの位相差が小さくなった後、同期クロックの位
相を変化させる時間間隔を大きくすることにより、消費
電力を削減することが可能である。さらに、同期クロッ
クが安定した後で位相差の検出及び同期クロックの位相
調整を行うことも可能である。
の最大遅延時間を小さくすることができると共に、クロ
ック同期回路の占有面積を小さくすることが可能であ
る。また、基準クロックに対する同期クロックの位相差
が大きいうちは同期クロックの位相を変化させる時間間
隔を小さくすることにより、位相差を短時間で小さくす
ることが可能である。また、基準クロックに対する同期
クロックの位相差が小さくなった後、同期クロックの位
相を変化させる時間間隔を大きくすることにより、消費
電力を削減することが可能である。さらに、同期クロッ
クが安定した後で位相差の検出及び同期クロックの位相
調整を行うことも可能である。
【００７３】
【図１】従来のＤＬＬ回路の動作について説明する一例
のタイミング図である。
のタイミング図である。
【図２】本発明の原理について説明する一例のフローチ
ャートである。
ャートである。
【図３】本発明の原理について説明する一例のタイミン
グ図である。
グ図である。
【図４】本発明のクロック同期回路の一実施例のブロッ
ク図である。
ク図である。
【図５】位相比較回路の一実施例の構成図である。
【図６】ロックアップシーケンス制御回路の一実施例の
構成図である。
構成図である。
【図７】クロック生成回路の一実施例の構成図である。
【図８】クロック同期回路が活性化された直後の一例の
タイミング図である。
タイミング図である。
【図９】モード変化付近の一例のタイミング図である。
【図１０】本発明のクロック同期回路を用いた一実施例
の半導体装置である。
の半導体装置である。
１０，１０１ クロック同期回路 １１ 制御回路 １２ クロック生成回路 １３ 遅延回路 １４ ロックアップシーケンス制御回路 １５ 位相比較回路 １６ バッファ ２０，２２，２３ 位相検出回路 ２１ 基準クロック発生回路 １００ 半導体装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/081 Ｇ１１Ｃ 11/34 ３６２Ｓ Ｈ０３Ｌ 7/08 Ｊ Ｆターム(参考） 5B015 JJ03 JJ31 KB82 KB84 NN03 QQ18 5B024 AA01 AA07 AA15 BA21 BA23 CA07 5J106 AA04 CC21 CC59 DD24 FF09 GG10 HH02 KK03 KK38 KK40 5K047 AA16 GG03 GG07 GG09 GG11 GG29
Claims (9)
- 【請求項１】 基準クロックに対する同期クロックの位
相差を検出する位相差検出段階と、 前記検出した位相差が所定範囲内でなければ前記同期ク
ロックの位相を一の方向に変化させる一方、前記検出し
た位相差が所定範囲内であれば前記同期クロックの位相
を前記検出した位相差に応じて前記一の方向又は他の方
向に変化させる位相調整段階とを有するクロック同期方
法。 - 【請求項２】 前記位相差検出段階は、前記基準クロッ
クに対する同期クロックの位相差が所定範囲内にあるか
否かを判定する第１判定段階と、 前記基準クロックに対して同期クロックの位相が進んで
いるか又は遅れているかを判定する第２判定段階とを有
する請求項１記載のクロック同期方法。 - 【請求項３】 前記位相調整段階は、前記検出した位相
差が所定範囲内でなければ第１の時間間隔で前記同期ク
ロックの位相を一の方向に変化させる一方、前記検出し
た位相差が所定範囲内であれば第２の時間間隔で前記同
期クロックの位相を前記検出した位相差に応じて前記一
の方向又は他の方向に変化させることを特徴とする請求
項１記載のクロック同期方法。 - 【請求項４】 前記位相調整段階は、前記検出した位相
差が所定範囲内であるとき、前記基準クロックに対して
同期クロックの位相が進んでいれば前記同期クロックの
位相が遅れる方向に変化させ、前記基準クロックに対し
て同期クロックの位相が遅れていれば前記同期クロック
の位相が進む方向に変化させることを特徴とする請求項
１記載のクロック同期方法。 - 【請求項５】 基準クロックに対する同期クロックの位
相差を検出する位相検出手段と、 前記位相検出手段により検出された位相差が所定範囲内
でなければ前記同期クロックの位相を一の方向に変化さ
せる一方、前記検出した位相差が所定範囲内であれば前
記同期クロックの位相を前記検出した位相差に応じて前
記一の方向又は他の方向に変化させる位相調整手段とを
有するクロック同期回路。 - 【請求項６】 前記位相検出手段は、前記基準クロック
に対する同期クロックの位相差が所定範囲内にあるか否
かを判定する第１判定手段と、 前記基準クロックに対して同期クロックの位相が進んで
いるか又は遅れているかを判定する第２判定手段とを有
する請求項５記載のクロック同期回路。 - 【請求項７】 前記位相検出手段により検出された位相
差が所定範囲内でなければ第１の時間間隔で前記同期ク
ロックの位相を一の方向に変化させる一方、前記位相検
出手段により検出された位相差が所定範囲内であれば第
２の時間間隔で前記同期クロックの位相を前記検出した
位相差に応じて前記一の方向又は他の方向に変化させる
クロック生成手段を更に有する請求項５記載のクロック
同期回路。 - 【請求項８】 前記位相調整手段は、前記検出した位相
差が所定範囲内であるとき、前記基準クロックに対して
同期クロックの位相が進んでいれば前記同期クロックの
位相が遅れる方向に変化させ、前記基準クロックに対し
て同期クロックの位相が遅れていれば前記同期クロック
の位相が進む方向に変化させることを特徴とする請求項
５記載のクロック同期回路。 - 【請求項９】 基準クロックに対する同期クロックの位
相差を検出する位相検出手段と、 前記位相検出手段により検出された位相差が所定範囲内
でなければ前記同期クロックの位相を一の方向に変化さ
せる一方、前記検出した位相差が所定範囲内であれば前
記同期クロックの位相を前記検出した位相差に応じて前
記一の方向又は他の方向に変化させる位相調整手段とを
有するように構成されるクロック同期回路を用いた半導
体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000266035A JP2002077125A (ja) | 2000-09-01 | 2000-09-01 | クロック同期方法及びクロック同期回路並びにその回路を用いた半導体装置 |
| US09/929,355 US6573698B2 (en) | 2000-09-01 | 2001-08-15 | Clock synchronizing method and circuit varying a phase of a synchronous clock in one direction or the other according to a phase difference of the synchronous clock from a reference clock |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000266035A JP2002077125A (ja) | 2000-09-01 | 2000-09-01 | クロック同期方法及びクロック同期回路並びにその回路を用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002077125A true JP2002077125A (ja) | 2002-03-15 |
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ID=18753205
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000266035A Pending JP2002077125A (ja) | 2000-09-01 | 2000-09-01 | クロック同期方法及びクロック同期回路並びにその回路を用いた半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6573698B2 (ja) |
| JP (1) | JP2002077125A (ja) |
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|---|---|---|---|---|
| JP2006252656A (ja) * | 2005-03-10 | 2006-09-21 | Nec Electronics Corp | マルチポートメモリ装置 |
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| DE10345489B3 (de) * | 2003-09-30 | 2005-04-14 | Infineon Technologies Ag | Vorrichtung zur Verwendung bei der Synchronisation von Taktsignalen, sowie Taktsignal-Synchronisationsverfahren |
| JP2006303598A (ja) * | 2005-04-15 | 2006-11-02 | Denso Corp | シリアル通信用同期信号発生装置 |
| EP2768101B1 (en) * | 2011-10-13 | 2018-05-30 | Mitsubishi Electric Corporation | Protective control device |
| US8638145B2 (en) | 2011-12-30 | 2014-01-28 | Advanced Micro Devices, Inc. | Method for locking a delay locked loop |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5940608A (en) * | 1997-02-11 | 1999-08-17 | Micron Technology, Inc. | Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal |
| KR100295812B1 (ko) * | 1999-06-18 | 2001-07-12 | 서평원 | 고속 위상검출기를 이용한 디지털 위상동기루프 |
-
2000
- 2000-09-01 JP JP2000266035A patent/JP2002077125A/ja active Pending
-
2001
- 2001-08-15 US US09/929,355 patent/US6573698B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006252656A (ja) * | 2005-03-10 | 2006-09-21 | Nec Electronics Corp | マルチポートメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6573698B2 (en) | 2003-06-03 |
| US20020027430A1 (en) | 2002-03-07 |
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