JPS5911423A - システムクロツク制御方式 - Google Patents
システムクロツク制御方式Info
- Publication number
- JPS5911423A JPS5911423A JP57121658A JP12165882A JPS5911423A JP S5911423 A JPS5911423 A JP S5911423A JP 57121658 A JP57121658 A JP 57121658A JP 12165882 A JP12165882 A JP 12165882A JP S5911423 A JPS5911423 A JP S5911423A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- clocks
- circuit
- synchronization
- nano sec
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は元クロックを用いてサイクルタイムの異なる装
置にクロックを供給する場合に、その異なるクロック間
で停止または起動の同期をとり得る様にしたシステム
クロック制御方式に関するものである。
置にクロックを供給する場合に、その異なるクロック間
で停止または起動の同期をとり得る様にしたシステム
クロック制御方式に関するものである。
（２） 従来技術と問題点
計算機システムは中央処理装置１ｃｐｕ、チャネル装置
ＣＨ１端末装置、場合によっては、デユープレックスプ
ロセッサＤＰを含んで構成されるもののクロックにより
動作する。例えは、チャネル要である。そのだめ、従来
においてし、ｔ、マシンサイクルの１４なる各装置に対
して、専用のクロック源を備えることが行われていた。
ＣＨ１端末装置、場合によっては、デユープレックスプ
ロセッサＤＰを含んで構成されるもののクロックにより
動作する。例えは、チャネル要である。そのだめ、従来
においてし、ｔ、マシンサイクルの１４なる各装置に対
して、専用のクロック源を備えることが行われていた。
そして、これらのクロック源の同期音とるにあたっては
非同期系であるが故に、受信側ではクロック到来を２回
受信して確認をとり、その後に七の同期確認信号を送り
返しており、その結果、処理実行が待されるという時間
損失かあった。
非同期系であるが故に、受信側ではクロック到来を２回
受信して確認をとり、その後に七の同期確認信号を送り
返しており、その結果、処理実行が待されるという時間
損失かあった。
たたし、この場合にｒよ、外部クロック信号によりＣＰ
Ｕ、ＯＨ，ＤＰのクロックを停止または起動する様制御
する際、各装置のクロックを独自に停止または起動せし
めることができる。
Ｕ、ＯＨ，ＤＰのクロックを停止または起動する様制御
する際、各装置のクロックを独自に停止または起動せし
めることができる。
ところが、最近では非同期式からｔｔ＋ｊ期系とするこ
とにより、処理を早めるため、必微とする各装置のクロ
ックサイクルの最大公約数を凡クロックとし、これを分
周させて、必要とする各種のクロこの場合には、−装置
のクロックが停止するタイミングと、他のクロックサイ
クルで動作する他の装置のクロックが停止するタイミン
グとは一致せず、動作」−不都合が生ずる。
とにより、処理を早めるため、必微とする各装置のクロ
ックサイクルの最大公約数を凡クロックとし、これを分
周させて、必要とする各種のクロこの場合には、−装置
のクロックが停止するタイミングと、他のクロックサイ
クルで動作する他の装置のクロックが停止するタイミン
グとは一致せず、動作」−不都合が生ずる。
（３）発明の目的
本発明は上記の問題点に鑑みてなされたもので元クロッ
クを用いてサイクルタイムの異なる装置にクロックを供
給するシステムにおいて、その異なるりμツク間で停止
または起動の同期関係をとり得る様にしたシステムクロ
ック制御方式を提供せんとするものである。
クを用いてサイクルタイムの異なる装置にクロックを供
給するシステムにおいて、その異なるりμツク間で停止
または起動の同期関係をとり得る様にしたシステムクロ
ック制御方式を提供せんとするものである。
（４）発明の構成
上記の目的は、本発明によれは、元クロックからサイク
ルタイムの異なる装置にクロックを供給し、異なるクロ
ック間の同期制御回路を設け、クロックの停止又は起動
を同期さゼることを特徴とするシステムクロック制御方
式とすることにより達成される。
ルタイムの異なる装置にクロックを供給し、異なるクロ
ック間の同期制御回路を設け、クロックの停止又は起動
を同期さゼることを特徴とするシステムクロック制御方
式とすることにより達成される。
（５）発明の実施例
以下本発明の実施例につき、図面を参照して説明する。
第１図は本発明によるクロック供給回路る。元クロック
１は通常の水晶振動子により得る。
１は通常の水晶振動子により得る。
イクルのクロックを出力する分周回路である。分周回路
３と同し分周回路４が備えられており、分周回路３はシ
ステムの動作を持続するためのフリークロックを供給す
るものであり、分周回路４はシングルストップなどのマ
ニュアルクロック用ゲートクロックを供給する。
３と同し分周回路４が備えられており、分周回路３はシ
ステムの動作を持続するためのフリークロックを供給す
るものであり、分周回路４はシングルストップなどのマ
ニュアルクロック用ゲートクロックを供給する。
このフリークロック信号とは、ザービスプロセッサｓｖ
ｐ もしくハサービスワークステーションユ信号の如き
ものである。
ｐ もしくハサービスワークステーションユ信号の如き
ものである。
まだ、マニュアルクロック信号とは、システムの通常実
行処理においては用いられることはないか、保守もしく
は試験時に用いられるもので、システム内の状態（７９
ツブ２０ツノの値、制御信号の値等）を監視する際、必
要とされるクロックである。５は判定回路であり、たと
えは、シングルストップさせ、システム内部の同期状態
をみる様な場合では、ただちに零出力を出すものであり
クロック貴スタートにあたっては、ＣＰＵ とＯＨへの
クロックの同期がとれた時点で、一致信号としての１出
力を出す。
行処理においては用いられることはないか、保守もしく
は試験時に用いられるもので、システム内の状態（７９
ツブ２０ツノの値、制御信号の値等）を監視する際、必
要とされるクロックである。５は判定回路であり、たと
えは、シングルストップさせ、システム内部の同期状態
をみる様な場合では、ただちに零出力を出すものであり
クロック貴スタートにあたっては、ＣＰＵ とＯＨへの
クロックの同期がとれた時点で、一致信号としての１出
力を出す。
判定回路５のクロック入力は−ＭＯ，−Ｍｌ、 −ＭＯ
８，−Ｍｉｓ であり、これらは、第２図に示す７リッ
プノロツブ回路出力として得るものでおる。
８，−Ｍｉｓ であり、これらは、第２図に示す７リッ
プノロツブ回路出力として得るものでおる。
上段のノリツブフロッグ対には、この場合ＣＰＵのマシ
ンサイクルである。フリークロックの１２０寸ノ 七）秒のクロックを印加し、ｃｐｏ とＣＨの同期的相
関関係を得るため、この場合は上段のノリツブフロッグ
対は３進カウンタとして動作させる。
ンサイクルである。フリークロックの１２０寸ノ 七）秒のクロックを印加し、ｃｐｏ とＣＨの同期的相
関関係を得るため、この場合は上段のノリツブフロッグ
対は３進カウンタとして動作させる。
すると、３サイクル後に・ｃｐｕ とＣ）（のクロッ
クが同一タイミングとなる。） 第２図の下段の７リツブフロツプ対も同じく、３進カウ
ンタとして働き、クロックストップ時の状態を記憶保持
するものである。
クが同一タイミングとなる。） 第２図の下段の７リツブフロツプ対も同じく、３進カウ
ンタとして働き、クロックストップ時の状態を記憶保持
するものである。
さて、第１図および第２図に示した回路の動作を、第３
図のタイムチャートを参照して説明する。
図のタイムチャートを参照して説明する。
最上段は、ｃｐｕ のクロック（１２０ｎｓ）で。
次段かＯＨのクロック（９０ｎｅ）、その下が−ＭＯと
−Ｍ１の信号、Ｉ＆下段が元クロック（３０ｎ＋ｓ）で
おる。尚、−ＭＯ等の−は真の値を示す。ＴＩの期間で
は、−ｋＡｏと−Ｍ１ともに零であり、Ｔ宴の期間では
、−１通０が１．−ｂ＋１が零、１′３の期間でｉｄ、
−Ｍｏと−Ｍ１ともに１である。従って、−Ｍ Ｏと−
Ｍ１の出力をみれば、ある装置賦か、他の装置、のどの
時間位置にあるかを、Ｆｌ（」定できることになる。
−Ｍ１の信号、Ｉ＆下段が元クロック（３０ｎ＋ｓ）で
おる。尚、−ＭＯ等の−は真の値を示す。ＴＩの期間で
は、−ｋＡｏと−Ｍ１ともに零であり、Ｔ宴の期間では
、−１通０が１．−ｂ＋１が零、１′３の期間でｉｄ、
−Ｍｏと−Ｍ１ともに１である。従って、−Ｍ Ｏと−
Ｍ１の出力をみれば、ある装置賦か、他の装置、のどの
時間位置にあるかを、Ｆｌ（」定できることになる。
この判定は一致回路によって構成でさるものであり、詳
細は第４図に示す如きものでよい・第３図のＴ１のタイ
ミング時に、ストップがかがりだ場合、杓スタートにｉ
Ｌ最犬３サイクル（３６０ｎｓ） 待つことになるか
、Ｔ３のタイミングの後部においては、はとんど待ち時
間がなくスタートが司ｈヒである。
細は第４図に示す如きものでよい・第３図のＴ１のタイ
ミング時に、ストップがかがりだ場合、杓スタートにｉ
Ｌ最犬３サイクル（３６０ｎｓ） 待つことになるか
、Ｔ３のタイミングの後部においては、はとんど待ち時
間がなくスタートが司ｈヒである。
このよう（ｒｃマニュアルクロック（クロック ストッ
プ、スタート）を制御する時、上記判定された値を調べ
て同期がとれた所で、クロにりを出す等の制御を行なう
ことができる。
プ、スタート）を制御する時、上記判定された値を調べ
て同期がとれた所で、クロにりを出す等の制御を行なう
ことができる。
（６）発明の効果
本発明では、元クロックを用いてサイクルタイムの異な
る装置にクロックを供給するシステムにおいて、クロッ
ク制御の行われる装置のクロックと他の装置のクロック
比レジスタを設けて、ある装置が他の装置のどの位置に
あるかを判定し、同期がとれた時点でクロックを出す等
の制御を行なうことができるので、クロックストップお
よびスタート等の同期の相関関係をそこなわない様にす
ることができる。
る装置にクロックを供給するシステムにおいて、クロッ
ク制御の行われる装置のクロックと他の装置のクロック
比レジスタを設けて、ある装置が他の装置のどの位置に
あるかを判定し、同期がとれた時点でクロックを出す等
の制御を行なうことができるので、クロックストップお
よびスタート等の同期の相関関係をそこなわない様にす
ることができる。
第１図は、本発明によるクロック供給回路のブロック図
、第２図は第１図の判定回路入力を出すだめのカウンタ
（レジスタ）、第３図は第１図および第２図の信号波形
を示すタイムチャート、第４図は第１図の判定回路の詳
細な回路図である。 図中、１は元クロック、２はゲート回路、３と４は分周
回路、５は判定回路、ＦＦ１Ｊフリツプフロツグを示す
。 ｑＴ−３℃ χχ【 笑 茅ｚ図 １．７″ど １３−〜７ ｓｒ
、第２図は第１図の判定回路入力を出すだめのカウンタ
（レジスタ）、第３図は第１図および第２図の信号波形
を示すタイムチャート、第４図は第１図の判定回路の詳
細な回路図である。 図中、１は元クロック、２はゲート回路、３と４は分周
回路、５は判定回路、ＦＦ１Ｊフリツプフロツグを示す
。 ｑＴ−３℃ χχ【 笑 茅ｚ図 １．７″ど １３−〜７ ｓｒ
Claims (1)
- 元クロックからサイクルタイムの異なる装置にクロック
を供給し、異なるクロック間の同期制御回路を設け、ク
ロックの停止又は起動を同期させることを特徴とするシ
ステム クロック制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121658A JPS5911423A (ja) | 1982-07-13 | 1982-07-13 | システムクロツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121658A JPS5911423A (ja) | 1982-07-13 | 1982-07-13 | システムクロツク制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911423A true JPS5911423A (ja) | 1984-01-21 |
Family
ID=14816695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121658A Pending JPS5911423A (ja) | 1982-07-13 | 1982-07-13 | システムクロツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911423A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0259477U (ja) * | 1988-10-21 | 1990-05-01 | ||
| US6211715B1 (en) | 1997-03-31 | 2001-04-03 | Nec Corporation | Semiconductor integrated circuit incorporating therein clock supply circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4925060A (ja) * | 1972-04-30 | 1974-03-06 | ||
| JPS558630A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Clock control system |
-
1982
- 1982-07-13 JP JP57121658A patent/JPS5911423A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4925060A (ja) * | 1972-04-30 | 1974-03-06 | ||
| JPS558630A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Clock control system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0259477U (ja) * | 1988-10-21 | 1990-05-01 | ||
| US6211715B1 (en) | 1997-03-31 | 2001-04-03 | Nec Corporation | Semiconductor integrated circuit incorporating therein clock supply circuit |
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