JPH11133117A - コンパレータ回路 - Google Patents

Abstract

(57)【要約】 【課題】 機能を損なうことなく、多ピン化するＩＣテ
スタの回路規模を従来の１／２に縮小できるコンパレー
タ回路を提供すること。 【解決手段】 被測定デバイス１の出力電圧を比較器３
に入力して、比較器３において電圧源２で発生した所定
の基準電圧ＶＯ２より高電位側設定電圧ＶＯＨあるいは
低電位側設定電圧ＶＯＬとの間のヒステリシス量とを比
較し、その比較の結果、被測定デバイス１の出力電圧が
高電位側設定電圧ＶＯＨ以上あるいは低電位側設定電圧
ＶＯＬ以下になった時点で、それぞれ比較器の出力信号
を反転させて、比較器の出力信号をレジスタ４にラッチ
し、レジスタ４の出力信号と期待パターンとをイクスク
ルーシブＯＲゲート１８で排他的論理和をとって、被測
定デバイス１の良否を判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はコンパレータ回路
に関し、特に、半導体試験装置（以下、ＩＣテスタとい
う）で被測定デバイスの出力の判定を行うコンパレータ
回路に関する。

【０００２】

【従来の技術】一般に、被測定デバイスの性能測定を行
うためにＩＣテスタが用いられているが、このＩＣテス
タに使用し、被測定デバイスの出力電圧が所定の許容値
内に入っているか否かの判定を行う従来のコンパレータ
回路の一例として、たとえば、図４に示すようなコンパ
レータ回路を挙げることができる。

【０００３】図４において、比較器７は被測定デバイス
１の出力電圧のハイレベルを判定する比較器であり、比
較器９は被測定デバイス１の出力電圧のローレベルを判
定する比較器である。被測定デバイス１の出力電圧は、
比較器９の第２入力端（否定入力端）と、比較器７の第
１入力端に入力され、比較器９の第１入力端には、電圧
源８から低電位側設定電圧ＶＯＬ（以下、Ｌ設定電圧と
いう）が印加され、比較器７の第２入力端には、電圧源
６から高電位側設定電圧ＶＯＨ（以下、Ｈ設定電圧とい
う）が印加される。比較器７・９には、電圧源１７から
制御電圧を印加して、比較器７・９のヒステリシス量を
制御可能になっている。

【０００４】このヒステリシス量の制御機能は、比較器
７・９のノイズに対する安定動作を期すために設けられ
ているものである。比較器７・９の入力端間にヒステリ
シス量以上の電位差がないときには、比較器７・９の出
力信号は反転しないようにしている。比較器９の出力信
号はレジスタ１１に出力し、比較器７の出力信号はレジ
スタ１０に出力するようにしている。

【０００５】レジスタ１０・１１には、クロック発生源
１６から安定化クロック（以下、ＳＴＢクロックとい
う）が入力され、このＳＴＢクロックのタイミングでそ
れぞれ比較器７・９の出力信号をレジスタ１０・１１に
取り込むようにしている。レジスタ１０・１１の出力信
号は、それぞれＮＡＮＤ回路１３・１２の第１入力端に
入力され、ＮＡＮＤ回路１３・１２の各第２入力端に
は、パターン発生源１５から期待パターンが印加されて
いる。ＮＡＮＤ回路１３・１２の出力信号はそれぞれＮ
ＡＮＤ回路１４の第１入力端、第２入力端に入力される
ように構成されている。

【０００６】次に、従来のコンパレータ回路の動作につ
いて、図５のタイミングチャートを参照して説明する。
図５（ａ）の台形状の波形は被測定デバイス１の出力電
圧の波形を示しており、この被測定デバイス１の出力電
圧は比較器９の第２入力端と、比較器７の第１入力端に
印加される。比較器９には、同じく図５（ａ）に示す電
圧源８からＬ設定電圧ＶＯＬが印加され、比較器７には
電圧源６からＨ設定電圧ＶＯＨが印加されている。

【０００７】さらに、両比較器９・７には、電圧源１７
から制御電圧を印加して、両比較器９・７のヒステリシ
スを制御している。比較器７は、被測定デバイス１の出
力電圧がＨ設定電圧ＶＯＨ以上であるか否かを判定する
ものであり、この被測定デバイス１の出力電圧がＨ設定
電圧ＶＯＨ以上になると、出力を反転し、図５（ｂ）に
示すような比較器出力を発生してレジスタ１１に送出す
る。

【０００８】同様にして、比較器９は被測定デバイス１
の出力電圧とＬ設定電圧ＶＯＬとを比較して、被測定デ
バイス１の出力電圧がＬ設定電圧ＶＯＬ以下であるか、
否かの判定を行い、被測定デバイス１の出力電圧がＬ設
定出圧ＶＯＬ以下であると判定した場合には、図５
（ｃ）に示すように、比較器９は反転した出力信号を発
生して、レジスタ１０に送出する。

【０００９】レジスタ１１・１０には、それぞれクロッ
ク発生源１６から図５（ｄ）に示すようなＳＴＢクロッ
クが供給されており、このＳＴＢクロックが入力される
タイミングでレジスタ１１は比較器９の出力を入力して
ラッチし、図５（ｆ）に示すように、レジスタ１１の出
力をＮＡＮＤ回路１３の第１入力端に送出する。同様に
して、レジスタ１０は比較器７の出力信号をＳＴＢのク
ロックのタイミングで入力してラッチし、図５（ｅ）に
示すようにレジスタ１０の出力信号はＮＡＮＤ回路１２
の第１入力端に送出される。

【００１０】ＮＡＮＤ回路１２・１３の各第２入力端に
は、パターン発生源１５から図５（ｇ）に示すような期
待パターンが供給されており、このＮＡＮＤ回路１２・
１３はそれぞれ期待パターンとレジスタ１１・１０の出
力信号とのＮＡＮＤ論理をとって図５（ｈ）に示すよう
な出力信号１４を発生する。ＮＡＮＤ回路１４の出力信
号がローレベルの場合には、被測定デバイス１は良品と
して判定し、逆にＮＡＮＤ回路１４の出力信号がハイレ
ベルの場合には、被測定デバイス１は不良品と判定す
る。

【００１１】

【発明が解決しようとする課題】従来のコンパレータ回
路においては、被測定デバイス１の出力ピンごとに被測
定デバイス１の出力電圧の判定用にハイレベル側の比較
器７と、ローレベル側の比較器９との２つの比較器７・
９を設けており、しかも被測定デバイス１は多ピン化の
傾向にあり、この多ピン化に対処するために、ＩＣテス
タとしても、多ピン化されている。したがって、ＩＣテ
スタの回路規模が増大しており、しかもコンパレータ回
路に比較器を設けることは、回路規模の増大をより一層
助長するこになるという課題がある。

【００１２】この発明は、一つの比較器で被測定デバイ
スの出力電圧のハイレベルとローレベルの判定を可能と
し、従来に比較して１／２の回路規模を縮小することが
できるコンパレータ回路を提供することを目的とする。

【００１３】

【課題を解決するための手段】この目的を達成するため
に、この発明のコンパレータ回路は、被測定デバイス１
の出力と所定電位とを比較し、かつヒステリシス機能を
有する比較器３と、比較器３の出力を安定化クロック１
６のタイミングで入力するレジスタ４と、レジスタ４の
出力が期待パターン１５との一致の有無を判定する判定
手段１８と、を備える。

【００１４】

【発明の実施の形態】次に、この発明のコンパレータ回
路の実施の形態について図面を参照して説明する図１は
この発明の第１の実施の形態の構成を示すブロック図で
ある。図１で、図４と同一部分には同一符号を付して説
明する。図１を図４と比較しても明らかなように、図１
では被測定デバイス１と、パターン発生源１５と、クロ
ック発生源１６のみが図４と同一符号が付されている。
被測定デバイス１の出力電圧は単一の比較器３の第２入
力端（否定入力端）に印加されるようにしている。

【００１５】比較器３の第１入力端には、電圧源２の出
力端が接続されている。電圧源２は、被測定デバイス１
の出力電圧のハイレベルの判定に供するＨ設定電圧ＶＯ
Ｈと、被測定デバイス１の出力電圧のＬ設定電圧ＶＯＬ
との中点に基準電圧ＶＯ２を設定して、ヒステリシス量
ＨＳをＨ設定電圧ＶＯＨと基準電圧ＶＯ２間の電圧と、
Ｌ設定電圧ＶＯＬと基準電圧ＶＯ２との間に設定するよ
うにしている。このヒステリシス量を制御するために、
比較器３には、比較器３の外部から制御電圧源５により
制御電圧が印加されており、この制御電圧によって比較
器３はヒステリシス電圧を制御できるヒステリシス機能
を備えている。

【００１６】被測定デバイス１の出力電圧がローレベル
からハイレベルに立ち上がる場合に、被測定デバイス１
の出力電圧がＨ設定電圧ＶＯＨを越える点でハイレベル
からローレベルに反転するようになっている。逆に、被
測定デバイス１の出力電圧がハイレベルからローレベル
に立ち下がる場合に、Ｌ設定電圧ＶＯＬ以下になると、
比較器３の出力電圧はローレベルからハイレベルに反転
するようになっている。

【００１７】比較器３の出力信号はレジスタ４に送出さ
れている。レシスタ４には、クロック発生源１６からＳ
ＴＢクロックも入力され、このＳＴＢクロックの入力の
タイミングで比較器３の出力信号がレジスタ４に入力さ
れて、ラッチするようにしている。

【００１８】レジスタ４の出力信号は判定手段１８とし
てのイクスクルーシブＯＲゲート１８（以下、ＥＯＲゲ
ートと称し、符号１８を用いて説明する）の第１入力端
に入力され、このＥＯＲゲート１８の第２入力端には、
パターン発生源１５からの期待パターンが入力されてお
り、このＥＯＲゲート１８はレジスタ４の出力信号と期
待パターンとの排他的論理和をとって出力を発生するよ
うに構成されている。

【００１９】次に、以上のように構成されたこの第１の
実施の形態の動作について、図２のタイミングチャート
を参照して説明する。図２（ａ）に示すように、被測定
デバイス１の出力電圧のハイレベル判定用のＨ設定電圧
ＶＯＨを、たとえば、０．９Ｖとし、被測定デバイス１
の出力電圧のローレベル判定用のＬ設定電圧ＶＯＬを
０．１Ｖとして、被測定デバイス１を判定する場合に、
電圧源２から出力される基準電圧ＶＯ２の値を０．５Ｖ
に設定して、同じく図２（ａ）に示すように、ヒステリ
シス量ＨＳを０．４Ｖにする。

【００２０】ヒステリシス電圧と制御電圧源５から比較
器７・９に供給される制御電圧との関係は図３に示すと
おりであり、この図３は、横軸に制御電圧をとり、縦軸
にヒステリシス電圧をとって示している。図３の例で
は、ヒステリシス電圧を０．４Ｖとする場合に、制御電
圧を０．１５Ｖに設定している。

【００２１】この状態で、被測定デバイス１の出力電圧
がＬ設定電圧ＶＯＬからＨ設定電圧ＶＯＨに向かって立
ち上がる場合に、比較器３の出力信号は被測定デバイス
１の出力電圧が基準電圧ＶＯ２の値からヒステリシス分
上がった点の０．９Ｖで図２（ｂ）に示すようにローレ
ベルからハイレベルに反転する。

【００２２】比較器３の出力信号は、図２（ｃ）に示す
クロック発生源１６からのＳＴＢクロックがレジスタ４
に入力されるタイミングでレジスタ４にラッチされ、レ
ジスタ４の出力信号は図２（ｄ）に示すように、ハイレ
ベルになっている。レジスタ４の出力信号はＥＯＲゲー
ト１８の第２入力端に送出され、ＥＯＲゲート１８の第
１入力端にはパターン発生源１５からの図２（ｅ）に示
す期待パターンが入力されている。したがって、ＥＯＲ
ゲート１８は期待パターンとレジスタ４の出力信号との
排他的論理和をとって、ＥＯＲゲート１８はレジスタ４
の出力信号が期待パターンと一致しているか、否かの判
定を行う。

【００２３】この判定に際して、期待パターンがハイレ
ベルの場合には、ＥＯＲゲート１８の出力信号はローレ
ベルとなり、被測定デバイス１は正常と判定する｛被測
定デバイス１はパス（ｐａｓｓ）となる｝。また、期待
パターンがローレベルの場合には、ＥＯＲゲート１８の
出力信号はハイレベルとなり、被測定デバイス１は不良
と判定する｛被測定デバイス１は欠陥（ｆａｌｌ）にな
る｝。

【００２４】次に、上記とは逆に、被測定デバイス１の
出力電圧がハイレベルからローレベルに立ち下がる場合
には、比較器３の出力信号が、基準電圧ＶＯ２の値から
ヒステリシス分下がった点の０．１Ｖで図２（ａ）に示
すように、ハイレベルからローレベルに反転してレジス
タ４に出力される。

【００２５】レジスタ４では、このローレベルに反転し
た比較器３の出力信号を図２（ｃ）に示すＳＴＢクロッ
クのタイミングでレジスタ４にラッチする。このレジス
タ４にラッチされているローレベルの出力信号はＥＯＲ
ゲート１８の第２入力端に出力され、ＥＯＲゲート１８
の第１入力端には、パターン発生器１５からの期待パタ
ーンが入力されている。

【００２６】したがって、ＥＯＲゲート１８は期待パタ
ーンとレジスタ４の出力信号との排他的論理和をとっ
て、被測定デバイス１の正否の判定を行う。この判定に
際して、期待パターンがハイレベルの場合には、図２
（ｆ）に示すＥＯＲゲート１８の出力はハイレベルとな
って、被測定デバイス１は欠陥（ｆａｌｌ）と判定す
る。また、期待パターンがローレベルの場合には、ＥＯ
Ｒゲート１８のローレベルとなって、被測定デバイス１
は正常（ｐａｓｓ）と判定する。

【００２７】

【発明の効果】以上のように、この発明によれば、被測
定デバイスの出力電圧を所定電位からあらかじめ設定し
たハイレベル以上あるいはローレベル以下になった時点
でそれぞれ比較器の出力信号が反転するようにし、比較
器の出力信号をレジスタにラッチして期待パターンとレ
ジスタの出力信号とを判定手段で被測定デバイスの良否
を判定するようにしたので、従来の１／２の回路規模で
同一の機能を発揮することができる。したがって、多ピ
ン化するＩＣテスタにおける回路規模の縮小に有効とな
る。

【図面の簡単な説明】

【図１】この発明のコンパレータ回路の第１の実施の形
態の構成を示すブロック図である。

【図２】図１のコンパレータ回路の動作を説明するため
のタイミングチャートである。

【図３】図１のコンパレータ回路における比較器の制御
電圧とヒステリシス電圧との関係を示すグラフである。

【図４】従来のコンパレータ回路の構成を示すブロック
図である。

【図５】図４のコンパレータ回路の動作を説明するため
のタイミングチャートである。

【符号の説明】

１ 被測定デバイス ２ 電圧源 ３ 比較器 ４ レジスタ ５ 制御電圧源 １５ パターン発生源 １６ クロック発生源 １８ ＥＯＲゲート

Claims (4)

【特許請求の範囲】
1. 【請求項１】 被測定デバイス(1) の出力と所定電位と
   を比較し、かつヒステリシス機能を有する比較器(3)
   と、 比較器(3) の出力を安定化クロック(16)のタイミングで
   入力するレジスタ(4)と、 レジスタ(4) の出力が期待パターン(15)との一致の有無
   を判定する判定手段(18)とを備えることを特徴とするコ
   ンパレータ回路。
2. 【請求項２】 請求項１記載のコンパレータ回路におい
   て、 判定手段(18)は、イクスクルーシブＯＲゲートであるこ
   とを特徴とするコンパレータ回路。
3. 【請求項３】 請求項１記載のコンパレータ回路におい
   て、 前記比較器(3) は、電圧源(2) により前記被測定デバイ
   ス(1) の出力電圧の高電位側設定電圧(VOH) と低電位側
   設定電圧(VOL) との中点で基準電圧(VO2) を設定すると
   ともに、高電位側設定電圧(VOH) と低電位側設定電圧(V
   OL) との範囲の電圧をヒステリシス電圧とし、前記被測
   定デバイス(1) の出力電圧が高電位側設定電圧(VOH) と
   低電位側設定電圧(VOL) とを越えるごとにそれぞれ出力
   信号を反転することを特徴とするコンパレータ回路。
4. 【請求項４】 請求項１ないし３記載のいずれか１項に
   記載のコンパレータ回路において、 比較器(3) は、外部の制御電圧源(5) で発生された制御
   電圧によりヒステリシス量の制御が可能なヒステリシス
   機能を備えることを特徴とするコンパレータ回路。