JP6669930B2 - 電圧降下を検出するためのシステム、方法、および集積回路 - Google Patents

Description

本願発明は、概して電気的設計に関し、例えば、過渡サージ電流によるシステムレベル電圧のオンダイ検出を与える、自己参照オンダイ電圧降下検出器に関する。

システムオンチップ設計（ＳｏＣ）または超大型集積回路（ＶＬＳＩ）システムなどの集積回路は、ひとつ以上のオンダイ送電網または配電ネットワーク（ＰＤＮｓ）から供給電圧を受け取る多くの回路エレメントまたはコンポーネントを有する。ＰＤＮは、集積回路コンポーネントへ公称動作電圧を供給するように設計されているが、多くの動作要因が、ＰＤＮによって供給される電圧を、公称動作電圧以下まで一時的に降下させる。これを電圧降下と呼ぶ。

集積回路がスイッチング動作の急激な増加を経験したとき、供給電圧降下が生じ、その結果、供給電圧に降下を生じさせる過渡サージ電流が流れる。

ひとつ以上の態様において、電圧降下を検出するためのシステムが提供され、当該システムは、集積回路の配電ネットワークの供給電圧を基準電圧に変換するように構成された基準電圧生成コンポーネントと、供給電圧を表す過渡電圧がマージンを超えて基準電圧から逸脱したことの判定に応じて、比較結果の出力信号を生成するように構成されたコンパレータコンポーネントとを有する。

また、他の態様において、供給電圧降下を検出する方法が与えられ、当該方法は、集積回路の配電ネットワークの供給電圧を、集積回路のひとつ以上のオンダイコンポーネントによって、基準電圧に変換する工程と、ひとつ以上のオンダイコンポーネントによって、供給電圧を表す過渡電圧がマージンを超えて基準電圧から逸脱したことの判定に応答して比較結果信号を生成する工程とを有する。

さらに、他の態様において、集積回路が与えられ、当該集積回路は、集積回路のひとつ以上の集積コンポーネントへ供給電圧を与える配電ネットワークと、供給電圧を、異なる電圧のバスに分割するように構成された電圧分圧コンポーネントと、異なる電圧のバスの第１電圧の過渡平均サンプリングバージョンを生成するように構成されたローパスフィルタコンポーネントであって、当該ローパスフィルタコンポーネントは、フィルタリングされた電圧を得るために、システム共鳴周波数の約１／１０以下に、第１バス電圧の過渡平均サンプリングバージョンをフィルタリングするところのローパスフィルタコンポーネントと、基準電圧を与えるためにフィルタリングされた電圧をバッファするように構成されたユニットゲインアンプコンポーネントと、基準電圧を、異なる電圧のバスの第２電圧と比較し、かつ、第２電圧が許容範囲を超えて基準電圧から逸脱したことの判定に応答して比較結果信号を生成するように構成されたコンパレータコンポーネントと、比較結果信号を同期サンプリングし、かつ、比較結果出力信号を検出したことに応答して電圧降下検出信号を出力するように構成されたサンプリングコンポーネントとを有する。

図１は、例示的なシステムオンチップにおいて、電圧降下を検出するための従来技術の略示図である。 図２は、電圧降下を検出するための他の従来技術の略示図である。 図３は、例示的な自己参照オンダイ電圧降下検出器の高レベルな図である。 図４は、自己参照オンダイ電圧降下検出器の一部として使用される例示的な基準電圧生成器の略示図である。 図５は、自己参照オンダイ電圧降下検出器の基準電圧生成器の一部として使用されるローパスフィルタの例を示す図である。 図６は、自己参照オンダイ電圧降下検出器を含むオンダイ動的電圧周波数制御（ＤＶＦＳ）システムの例を示す図である。 図７は、システムオンチップ、または、他のＶＬＳＩシステムの送電網上での電圧降下を検出するための非限定的実施形態を示すフローチャートである。 図８は、システムオンチップ、または、他のＶＬＳＩシステムの送電網上での電圧降下を検出するための非限定的実施形態を示すフローチャートである。

本開示は、図面を参照して説明される。図面において、同じエレメントには同じ参照番号を付す。以下の詳細な説明において、本願発明の主題全体を理解するために、さまざまな特定の詳細が説明の都合上記載されている。しかし、さまざまな開示された態様は、これらの特定の詳細なしでも実施可能であることは明確である。他の例において、周知の構造およびデバイスが、本願発明の主題の説明を容易にするためにブロック図の形式で示されている。

システムオンチップ（ＳｏＣ）設計または他の超大型集積回路（ＶＬＳＩ）システムなどの集積回路は、しばしば回路の供給電圧ドメインを通じて回路コンポーネントに与えられる供給電圧を降下させやすい。これらの供給電圧降下は、回路のアクティブコンポーネントによる電流消費の突然の増加によって（例えば、回路のスイッチングコンポーネントによる高レベルの同時スイッチング動作が存在する際の短い時間間隔で）引き起こされる。これらの供給電圧降下は、ＳｏＣまたは他のＶＬＳＩのパフォーマンスに悪影響を及ぼす。

ＳｏＣまたは他の集積回路の設計者は、システムの供給電圧降下を特定するために、システム試験およびデバグ中に電圧降下をモニターまたは検出することを希望する。この情報は、改良された電圧降下制御システムを設計するのに使用される。動的電圧周波数制御（ＤＶＦＳ）を使って、検出した電圧降下を動的に補償するために、公称回路動作中に電圧降下をモニターするのも有益であり、それにより、電力パフォーマンスが向上する。

電圧降下は、多くの異なるアプローチを使って検出可能である。図１は、ＳｏＣ１０６の電圧降下を検出するための従来技術の略示図である。この従来例のアプローチにおいて、電圧降下検出器１０４が、ＳｏＣ自身から離れたプリント回路基板（ＰＣＢ）１０２上に配置されている。一対の一致した観測トレース１０８が電圧降下検出器１０４をＳｏＣ１０６のダイ送電網へ接続し、検出器１０４は、ダイ上で電圧降下を観測することができる。しかし、電圧降下観測は、パッケージおよびボードトレースからの寄生容量により時間遅延が生じるため、このアプローチは、観測目的にのみ使用可能である。この方法は応答レイテンシーが大きいため、ＤＶＦＳを使って電圧降下を動的に補償するために使用することはできない。

図２は、電圧降下を検出するための他の従来技術の例を示す。このアプローチは、ＳｏＣ２０６の集積コンポーネントであるオンダイ電圧降下検出器２０８を採用する。このアプローチによれば、電圧降下検出器２０８は、ＰＣＢ２０２上に配置された外部基準電圧２０４と供給電圧とを比較することにより、ＳｏＣの供給電圧降下を検出する。しかし、このアプローチは、外部基準電圧２０４に関連する第２電圧ドメインをオンダイ電圧降下検出器２０８に接続する、付加的な回路ルーティングを必要とする。また、外部基準電圧ドメインの付加は、基準電圧ドメイン由来の供給電圧ノイズを誘導する。この方法を使った電圧降下検出は、設計または動的電圧降下補償の目的に対して十分な精度を欠いている。

これらおよび他の問題を解決するために、ここで説明されるひとつ以上の実施形態は、自己参照オンダイ電圧降下検出器を与える。それは、上述した技術に関連する多くの利益を提供する。例えば、自己参照検出器はオンダイに配置され、検出結果は、小さいレイテンシーで他のオンダイコンポーネントへ送られ、検出システムによって生成されるノイズの量を制限することができる。また、電圧降下検出器は、自己参照であり、すなわち、その参照電圧をＳｏＣ電力ドメインから引くので、コンパレータは別個の電圧ドメインに関連するノイズおよび歪みから解放される。さらに、外部基準電圧に関連するリソースオーバーヘッド（ダイ、バンプ、パッケージおよび基板に関する）は必要ない。

図３は、自己参照オンダイ電圧降下検出器３００の例を示す高レベルのブロック図であり、検出器の基本的なコンポーネントを示す。検出器３００は、ＳｏＣまたは他の集積回路の集積コンポーネントであり、高スイッチング動作、消費電流の突然の増加、または、他の理由により、ＳｏＣの供給電圧の降下を検出するのに使用される。自己参照オンダイ電圧降下検出器３００は、以下で詳細に説明する、基準電圧Ｖｒｅｆを生成する基準電圧生成器３０２を有する。それは、ＳｏＣまたは検出器がオンダイコンポーネントである他の集積回路の過渡電圧のゲージとして使用される。この基準電圧Ｖｒｅｆは、過渡電圧Ｖｓとともにコンパレータ３０４に供給される。過渡電圧Ｖｓは、基準電圧Ｖｒｅｆからあるマージンを有するＳｏＣの送電網を代表するよう生成される。コンパレータ３０４は、過渡電圧が許容範囲のマージンを超えて基準電圧以下に降下したことの検出に応答して電圧降下を示す出力をアサートする。コンパレータ３０４の出力は、サンプラー３０６によって同期サンプリングされ、サンプラー３０６はクロック信号ＣＬＫによって駆動される。

検出器３００の出力は、検出器が使用されるアプリケーションに応じて、ＳｏＣのひとつ以上の他の集積コンポーネントまたは外部システムに供給される。例示的なアプリケーションにおいて、検出器３００は、動的電圧周波数制御アプリケーションに関連して、ＳｏＣのクロック周波数を制御するための論理制御ブロックまたは他のコンポーネントとともに使用されてよい。例えば、サンプラー３０６は、コンパレータ３０４の出力がアサートされたことを検出したとき、システムの過渡電圧Ｖｓが基準電圧Ｖｒｅｆ以下に降下したことを指示し、検出器３００は、チップレベルアクティビティを減少させるために、ＳｏＣのクロック周波数をスローダウンするように要求する信号、または、クロックスキッピングの開始を要求する信号を論理制御ブロックへ与える。それにより、集積回路コンポーネントによって引かれる電流を安全なレベルまで減少させ、かつ、過渡電圧降下を補償する。検出器３００が過渡電圧は公称動作レベルに戻ったことを検出したとき（コンパレータ３０４の出力に基づいて）、検出器３００はシステムクロックが徐々に正常に戻ることを要求する信号を論理制御ブロックに送信する。検出した電圧降下に応答したＳｏＣシステムクロックの動的制御は、安全なＳｏＣ動作を維持しつつ電力およびパフォーマンスマージンを減少させることを可能にする。自己参照オンダイ電圧降下検出器のこのアプリケーションは、例示に過ぎない。検出器３００は、ここに開示するひとつ以上の実施形態の態様から離れることなく、他のアプリケーションの文脈において使用可能であることが理解されよう。

図４は、図３の基準電圧生成器をより詳細に示す図である。上述したように、付加的な電力ドメインからの電源ノイズの導入を防止し、かつ、ダイへ外部基準電圧を接続する付加的なルーティングの必要性を軽減するために、検出器３００は、外部基準電圧ではなく、ＳｏＣの供給電力ドメインを使って、基準電圧Ｖｒｅｆを生成する。この目的のために、基準電圧生成器３０２は、電圧分圧器４０２を有する。それは、電圧供給バス４０８を介してオンダイ供給電圧から電圧を受け取り、かつ、このオンダイ供給電圧から生成される異なる電圧のバスを作成する。ひとつ以上の実施形態において、電圧分圧バスは、抵抗により電圧をトラックすることができる。

電圧分圧器４０２によって作成される電圧のバスからのひとつの電圧は、Ｖｓとなるように選択され、この過渡電圧は基準電圧Ｖｒｅｆと比較される（図３参照）。ひとつ以上の実施形態において、異なる電圧を与えることにより、Ｖｓはマルチプレクサへの入力として電圧のバスから選択可能である。マルチプレクサは、選択した電圧のひとつをＶｓとして出力するように構成される。図３に示すように、この電圧Ｖｓは、コンパレータ３０４に与えられる。

また、電圧分圧器４０２によって作成された電圧のバスからの最低電圧は、図４に示すようにＶｒとしてローパスフィルタ（ＬＰＦ）４０４に送信される。ローパスフィルタ４０４は、過渡電圧Ｖｓと比較するための安定な基準電圧を生成するために、供給電圧の高周波ノイズをフィルタリングするように設計される。この目的のために、ローパスフィルタ４０４は、電圧Ｖｒの過渡的平均または時間平均サンプリングを生成する。図５は、基準電圧生成器３０２で使用可能なローパスフィルタ４０４の例を示す。一つ以上の例において、ローパスフィルタ４０４は、推定設計共鳴周波数の１／１０以下に、電圧Ｖｒをフィルタリングするべく、スイッチキャパシタと組み合わされたベーシックなレジスタキャパシタ（ＲＣ）フィルタに基づいている。ローパスフィルタ４０４の例は、ゲートが接地された、多数の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）５０２、および、第１容量エレメント５０４を有する。また、ＭＯＳＦＥＴ５０２および容量エレメント５０４は、ローパスフィルタ４０４に抵抗および容量をそれぞれ与える。ローパスフィルタ４０４はまた、クロックパルス信号ＣｌｋＢおよびＣｌｋＢＢによって、それぞれ制御される、２つのスイッチキャパシタ５１０および５１２を有し、それらは互いに関して反転されている。ＭＯＳＦＥＴ５０６が、ＭＯＳＦＥＴ５０６のゲートに印加されるクロック信号ＣｌｋＢの状態に基づいてクローズ状態に切り替わるとき、キャパシタ５１０は容量エレメント５０４から電圧を受け取る。ＭＯＳＦＥＴ５０８が、クロック信号ＣｌｋＢに対して反転した、ＭＯＳＦＥＴ５０８のゲートに印加されるクロック信号ＣｌｋＢＢの状態に基づいてクローズ状態に切り替わるとき、キャパシタ５１２はキャパシタ５１０から電圧を受け取る。ひとつ以上の実施形態において、クロック信号ＣｌｋＢおよびＣｌｋＢＢの周波数は、ＳｏＣのシステムクロックの周波数の関数である。この設計によれば、ローパスフィルタ４０４のＲＣ定数（およびカットオフ周波数）は、クロック周波数の関数として設定可能である。このフィルタ設計は、大きな抵抗および容量、あるいはより多くの量のチップリソースを必要とすることなく、適切なフィルタリング帯域幅を与えることが可能である。

ローパスフィルタ４０４の出力電圧Ｖｎは、時間にわたる供給電圧（Ｖｒとして表す）の過渡平均サンプリングである。フィルタ４０４は、出力Ｖｎを与えるべく、適切な低周波数（例えば、共鳴周波数の１／１０）以下に、電圧Ｖｒをフィルタリングする。モニターすべき供給電圧降下の共鳴周波数が、数百ＭＨｚのオーダであるため、５ＭＨｚフィルタリング周波数は、安定な基準電圧を与えるのに十分に低い。

図４を参照して、ローパスフィルタ４０４のフィルタリングされた出力電圧Ｖｎは、ユニティゲインアンプ４０６を使ってバッファされ、コンパレータ３０４により使用されるべき、電圧Ｖｎのバッファされたバージョンが生成される。このバッファされたＶｎのバージョンは、過渡電圧Ｖｓと比較するためのＶｒｅｆとしてコンパレータ３０４へ提供される。一般的な設計を考慮して、ユニティゲインアンプ用のオフセットは、電圧降下検出の精度を改善するために最小化される。これに限定しないが自動オフセット補正含む任意の適当な回路技術が、ユニティゲインアンプのオフセットを減少させるのに使用可能である。

上述したように、自己参照オンダイ電圧降下検出器は、供給電圧降下を動的に補償するためにオンダイＤＶＦＳのコンポーネントとして実装されてよい。図６は、オンダイＤＶＦＳ実装の例を示す。この例において、集積回路（例えば、ＳｏＣまたは他のＶＬＳＩシステム）のコンポーネントにより実行される動作は、クロック回路６０４によって生成されるシステムクロックパルス信号ＣＬＫによって駆動される。システムクロックパルス信号ＣＬＫにより、回路コンポーネントの同期動作が保証される。検出器３００の出力は、電圧降下検出器３００による供給電圧降下の検出に応答してクロック回路６０４によって生成されるクロック信号の周波数を制御するように構成されたＤＶＦＳ論理制御ブロック６０２へ与えられる。例えば、供給電圧降下が発生したことを示す電圧降下検出器３００からの信号を受信したことに応答して、ＤＶＦＳ論理制御ブロック６０２は、クロック信号出力周波数を減少させるか、または、クロックサイクルがスキップされるモードにクロック回路を入れる信号をクロック回路６０４へ送信する。これは、検出した電圧降下に応答して一時的にチップレベルのアクティビティを減少させる。それにより、回路コンポーネントによる全体の電流消費量が減少し、かつ、供給電圧における負荷が減少する。この電流消費量の減少は、システムが公称パフォーマンスパラメータ内で動作し続けることを可能にしつつ、供給電圧を許容範囲のレベルに戻ることをアシストする。電圧降下検出器３００の出力が、供給電圧が公称レベルに戻った（例えば、電圧降下状態が解消された）ことを示したとき、ＤＶＦＳ論理制御ブロック６０２は、クロック回路６０４に、システムクロック信号をその公称周波数へ徐々に戻すことを指示する。

電圧降下検出器３００は、電圧降下検出器３００がダイ上に存在するという事実によってＤＶＦＳシステムにおける使用に適している。それは、検出された電圧降下に対する低いレイテンシー応答を保証する。また、電圧降下検出器用の基準電圧はＳｏＣコンポーネントを付勢するものと同じ供給電圧から導出されるので（異なる電力ドメインから基準電圧を使用するのとは反対に）、システムは他の供給電圧によって導入されるノイズおよび歪みから解放される。

自己参照オンダイ電圧降下検出器３００は、ＤＶＦＳアプリケーション内での使用に限定されないことが理解されよう。例えば、他の例のシナリオにおいて、電圧降下検出器３００は、例えば、検出された供給電圧降下を示す信号を、電圧降下発生を表示および／または保持する外部のモニターまたは記録システムに出力することにより、厳密に観測目的に使用されてもよい。自己参照オンダイ電圧降下検出器の他のアプリケーションもまた、ここで説明したひとつ以上の実施形態の態様に含まれる。

図７および８は、本願発明のひとつ以上の実施形態に従う方法を示す。説明を単純化するために、ここで示す方法は一連の動作として示されるが、本願発明はこの順番に限定されず、いくつかの動作は、ここで説明する他の動作と異なる順序および／または同時に実行されてもよいことが理解されよう。例えば、代替的に、方法は、状態図のような一連の相関状態またはイベントとして表現可能であることは当業者の知るところである。さらに、本願発明に従う方法を実行するのに、図示されるすべての動作が必要な訳ではない。また、全く異なる者が方法の全く異なる部分を実行するとき、相互作用図が本開示に従う方法を表してもよい。さらにまた、ここで説明されるひとつ以上の特徴または利点を達成するべく、開示する方法の２つ以上の例を互いに組み合わせて実行してもよい。

図７を参照すると、システムオンチップまたは他のＶＬＳＩシステムの送電網における電圧降下を検出するための非限定的実施形態のフローチャートが示されている。方法７００は、電圧降下検出器がシステムオンチップ（ＳｏＣ）のオンダイコンポーネントとして集積されるところのブロック７０２において始まる。ステップ７０４において、電圧降下検出器用の基準電圧は、ＳｏＣ用のオンダイ供給電圧を使って生成される。例えば、基準電圧は、ＳｏＣの送電網の代表電圧と比較される安定な基準電圧を提供するべく、供給電圧の一部をフィルタリングしかつバッファすることにより得られる。ステップ７０６において、ＳｏＣ送電網上の供給電圧（または供給電圧の類似の代表）は、電圧降下検出器を使ってステップ７０４において得られた基準電圧と比較される。ステップ７０８において、ステップ７０６で実行された比較結果に基づいて出力が生成される。ＳｏＣの供給電圧における電圧降下の発生を示すこの結果は、動的電圧周波数制御（ＤＶＦＳ）対策を開始するのに使用されるか、または、厳密に観測目的で使用される。

図８を参照すると、システムオンチップまたはＶＬＳＩシステムの送電網上の電圧降下を検出するための非限定的実施形態のフローチャートが示されている。方法８００は、ＳｏＣの供給電圧が、異なる電圧のバスを与えるためのオンダイ電圧分圧器へ与えられるところのブロック８０２で始まる。ステップ８０４において、異なる電圧のバスの第１電圧がフィルタリングされた電圧を与えるべくオンダイローパスフィルタへ与えられる。当該ローパスフィルタは、ＳｏＣの送電網上で検出されるべき電圧降下の共鳴周波数より低いカットオフ周波数を有する。ひとつ以上の実施形態において、ローパスフィルタは、電圧降下の共鳴周波数に関して適切な周波数以下（例えば、約５ＭＨｚまたは１０ＭＨｚ以下）に、第１電圧をフィルタリングするスイッチキャパシタと組み合わされたＲＣフィルタを有する。

ステップ８０６において、ステップ８０４において得られたフィルタリングされた電圧は、基準電圧を与えるべくオンダイユニティゲインアンプに提供される。ユニティゲインアンプは、ステップ８０４において得られたフィルタリングされた電圧のバッファされたバージョンを、基準電圧として与える。ひとつ以上の実施形態において、ユニティゲインアンプのオフセットは、任意の適切な回路設計技術（例えば、自動オフセット補正または他の方法）を使って実質的に最小化される。ステップ８０８において、ステップ８０６で得られた基準電圧は、第１入力としてオンダイキャパシタへ与えられる。ステップ８１０において、ステップ８０２で得られた異なる電圧のバスの第２電圧が、ステップ８０６で得られた基準電圧と比較するために第２入力としてコンパレータに与えられる。

ステップ８１２において、コンパレータの出力は、ＳｏＣの送電網の供給電圧（ステップ８１０において与えられた第２電圧により表される）が、基準電圧に対する電圧降下を経験したこと検出するために、同期サンプリングされる（例えば、オンダイサンプリング回路を使って）。ステップ８１２において、コンパレータのサンプリングされた出力に基づいて、出力信号が、供給電圧降下の検出に応答して生成される。

明細書を通じて、「ひとつの実施形態」、「実施形態」、「例」、「開示した態様」、「態様」の用語は、実施形態または態様との関係で説明された特定の特徴、構造または特性が、本開示の少なくともひとつの実施形態または態様に含まれることを意味する。したがって、本明細書に登場する、「ひとつの実施形態において」、「ひとつの態様において」、または、「実施形態において」などのフレーズは、同じ実施形態を必ずしも参照するものではない。また、特定の特徴、構造、または、特性は、開示されたさまざまな実施形態において適切な方法で組み合わせることが可能である。

ここで使用される用語、「コンポーネント」、「システム」、「エンジン」、「アーキテクチャー」等は、コンピュータまたは電子関連機器、ハードウエア、ハードウエアとソフトウエアとの組みあわせ、ソフトウエア（例えば、実行中の）またはファームウエアを言及するものである。例えば、コンポーネントは、ひとつ以上のトランジスタ、メモリセル、トランジスタまたはメモリセルの配列、ゲートアレイ、プログラマブルゲートアレイ、特定用途向け集積回路、コントローラ、プロセッサ、プロセッサ上で実行中の処理、オブジェクト、実行可能プログラムまたはアプリケーションアクセス、または、半導体メモリ、コンピュータなどとのインターフェース、または、それらの適当な組みあわせであってよい。コンポーネントは、消去可能プログラミング（例えば、消去可能メモリ内に少なくとも部分的に格納されたプロセスインストラクション）または、ハードプログラミング（例えば、製造時に消去不能メモリ内に書き込まれたプロセスインストラクション）を含む。

例示のために、メモリから実行される処理およびプロセッサの両方がコンポーネントであってよい。他の例において、アーキテクチャーは、電子的ハードウエア（例えば、並列または直列トランジスタ）の配列、処理インストラクション、および、電子的ハードウエアの配列に適した方法で処理インストラクションを実行するプロセッサを含む。また、アーキテクチャーは、単一のコンポーネント（例えば、トランジスタ、ゲートアレイ）または、コンポーネントの配列（例えば、プログラム回路、電力リード線、電気的接地、入力信号ラインおよび出力信号ラインなどに接続されたトランジスタ、ゲートアレイの直列または並列配列）を含む。システムは、ひとつ以上のコンポーネント、およびひとつ以上のアーキテクチャーを含んでよい。ひとつの例のシステムは、クロスした入力／出力ライン、パスゲートトランジスタ、電源、信号生成器、通信バス、コントローラ、Ｉ／Ｏインターフェース、アドレスレジスタなどを有するスイッチングブロックアーキテクチャーを有する。定義における重複も予想される、アーキテクチャーまたはシステムは、スタンドアロンコンポーネント、または、他のアーキテクチャーのコンポーネント、システム等であってもよい。

上記に加え、開示した主題は、開示した主題を実施するために電子デバイスを制御するハードウエア、ファームウエア、ソフトウエア、またはその任意の組みあわせを製造するための典型的な製造技術、プログラミング技術、またはエンジニアリング技術を使った方法、装置、または、製造物として実施される。ここで使用される用語「装置」および「製造物」は、電子デバイス、半導体デバイス、コンピュータ、または、任意のコンピュータ読み取り可能なデバイス、キャリア、またはメディアからアクセス可能なコンピュータプログラムを包含するものである。コンピュータ読み取り可能媒体は、ハードウエア媒体、または、ソフトウエア媒体を含む。また、媒体は、非一過性媒体または輸送媒体を含む。ひとつの例において、非一過性媒体は、コンピュータ読み取り可能媒体を含む。コンピュータ読み取り可能ハードウエア媒体の特定の例は、これに限定されないが、磁気格納デバイス（例えば、ハードディスク、フロッピーディスク、磁気テープ）、光学ディスク（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ））、スマートカード、およびフラッシュメモリデバイス（例えば、カード、スティック、キーデバイス）を有する。コンピュータ読み取り可能輸送媒体は、搬送波等を含む。もちろん、開示した主題の思想および態様から離れることなく、この構成に対するさまざまな修正が可能であることは、当業者の知るところである。

上述したものは、本願発明の例を含む。もちろん、本願発明を説明するためのコンポーネントおよび方法のすべての納得のいく組みあわせを説明することは不可能であるが、本願発明の多くの組みあわせおよび置換が可能であることは当業者の知るところである。したがって、開示した主題は、本開示の思想および態様に属するすべての代替、修正および変更を包含するものである。さらに、詳細な説明または特許請求の範囲に記載された用語「含む」、「有する」、「備える」等は、請求項で従来使用される用語と同様に包括的な方法で使用される。

さらにまた、用語「例示的に」は、例、例示、図示を与える意味で使用される。ここで記述した「例示的」の任意の態様または設計は、必ずしも他の態様または設計に対して好適または利点を有すると解釈されるべきではない。「例示的」の用語は、コンセプトの具体的な形式を提供することを意図している。明細書において使用される用語「または」は、排他的な「または」ではなく、包括的な「または」を意味するものである。特に断らない限り、または、文脈から明らかでなければ、「ＸはＡまたはＢを使用する」とは、任意の自然包括的順列を意味する。すなわち、上記例の「ＸがＡまたはＢを使用する」とは、ＸがＡを使用すること、ＸがＢを使用すること、または、ＸがＡおよびＢを使用することを満足するものである。また、本明細書および特許請求の範囲で使用される冠詞は、特に言及されないか、または、単一の形式であることが文脈から明確でない限り、概してひとつ以上を意味すると解釈されるべきである。

付加的に、詳細の説明のある部分は、電子メモリ内のデータビット上でのアルゴリズムまたはプロセスオペレーションに関して与えられている。これらのプロセス記述または表現は、実体的な作業を他のものに効果的に運ぶために当業者によって使用されるメカニズムである。概して、ここで、プロセスは、所望の結果を導く自己整合的作業シーケンスであると考えられる。作業は、物理的量の物理的操作を要求する。典型的に、必須ではないが、これらの量は、格納、転送、組みあわせ、比較、および／または操作が可能な電気および／または磁気信号の形式を取る。

ビット、値、エレメント、記号、文字、用語、数等としてこの信号を言及することは、通常の使用目的において便利である。しかし、これらのすべての用語および類似する用語は、適切な物理的量と関連づけられ、かつ、これらの量に適応される便利なラベルである点に注意すべきである。特に断らない限り、または、上記から明らかでない限り、「処理する」、「計算する」、「判定する」、または、「表示する」等の用語を使用した開示した発明の主題、議論は、電子的デバイスのレジスタまたはメモリ内に物理的量（電気および／または磁気的量）として表されたデータを操作し、機械および／またはコンピュータシステムメモリまたはレジスタ、または他の情報ストレージ、トランスミッション、および／またはディスプレイデバイス内の物理的量として同様に表される他のデータに変換する、処理システム、および／または、類似の消費者または産業電子デバイスまたは機械の動作および処理を言及する。

上述したコンポーネント、アーキテクチャー、回路、プロセス等によって実行されるさまざまな機能に関連して、このコンポーネントを説明するのに使用される用語（手段への言及を含む）は、特に断らない限り、実施形態の例示的態様において機能を実行する開示した構造に構造的に同等ではないにしても、説明したコンポーネントの特定の機能を実行する任意のコンポーネントに対応させることを意図している。付加的に、特定の特徴は、いくつかの実施形態のひとつに関して説明されてきたが、この特徴は、所与または特定のアプリケーションに対して所望されかつ利点を有するような他の実施形態のひとつ以上の他の特徴と組み合わされてよい。実施形態は、システム、および、さまざまなプロセスの動作および／またはイベントを実行するためのコンピュータ実行可能なインストラクションを有するコンピュータ読み取り可能媒体を含む。

Claims (19)

1. 電圧降下を検出するためのシステムであって、
   集積回路の配電ネットワーク用の電圧供給源からの供給電圧を基準電圧に変換するように構成された基準電圧生成器コンポーネントと、
   前記供給電圧を代表する過渡電圧が、マージンを超えて前記基準電圧から逸脱したことの判定に応答して、比較結果の出力信号を生成するように構成されたコンパレータコンポーネントと、
   前記比較結果の出力信号の検出に応答して、前記比較結果の出力信号を同期サンプリングし、かつ、電圧降下検出信号を生成するように構成されたサンプリングコンポーネントと、
   前記電圧降下検出信号の検出に応答して、クロック回路を制御する論理制御コンポーネントと
   を備え、
   前記論理制御コンポーネントは、前記電圧降下検出信号の検出に応答して、前記クロック回路をクロックサイクルがスキップされるモードにする、ことを特徴とするシステム。
2. 前記基準電圧生成器コンポーネントは、
   フィルタリングされた電圧を与えるべく、前記供給電圧の少なくとも一部にローパスフィルタリングを実行するように構成されたローパスフィルタコンポーネントと、
   前記基準電圧として、フィルタリングされた電圧のバッファされたバージョンを出力するように構成されたユニティゲインアンプコンポーネントと
   を有することを特徴とする請求項１に記載のシステム。
3. 前記ローパスフィルタコンポーネントは、前記フィルタリングされた電圧として、時間にわたって前記供給電圧の少なくとも一部の出力の過渡的平均サンプリング出力を生成するように構成されている、ことを特徴とする請求項２に記載のシステム。
4. 前記基準電圧生成器コンポーネントは、前記供給電圧を異なる電圧のバスに分割するように構成された電圧分圧器コンポーネントをさらに有し、前記供給電圧の少なくとも一部は、前記異なる電圧のバスのひとつの電圧である、ことを特徴とする請求項２または３に記載のシステム。
5. 前記過渡電圧は、前記異なる電圧のバスのもう一方の電圧である、ことを特徴とする請求項４に記載のシステム。
6. 前記電圧供給源、前記基準電圧生成器コンポーネント、前記コンパレータコンポーネント、前記サンプリングコンポーネント、前記クロック回路、前記論理制御コンポーネント、前記ローパスフィルタコンポーネント、および前記ユニティゲインアンプコンポーネントは、前記集積回路のオンダイコンポーネントである、ことを特徴とする請求項２に記載のシステム。
7. 前記電圧供給源、前記基準電圧生成器コンポーネント、前記コンパレータコンポーネント、前記サンプリングコンポーネント、前記クロック回路、および前記論理制御コンポーネントは、前記集積回路のオンダイコンポーネントである、ことを特徴とする請求項１に記載のシステム。
8. 前記ローパスフィルタコンポーネントは、前記フィルタリングされた電圧を与えるべく、前記供給電圧の少なくとも一部の時間平均を実行するように構成されている、ことを特徴とする請求項２に記載のシステム。
9. 前記ローパスフィルタコンポーネントは、直列に接続された金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、前記ＭＯＳＦＥＴに直列に接続されたキャパシタと、
   前記キャパシタと前記直列に接続されたＭＯＳＦＥＴのひとつとを接続する第１ノードへ、第１スイッチを通じて接続された第１スイッチキャパシタと、
   前記第１スイッチと前記第１スイッチキャパシタとを接続する第２ノードへ、第２スイッチを通じて接続された第２スイッチキャパシタと
   を有する、ことを特徴とする請求項２から６および８のいずれか一項に記載のシステム。
10. 請求項１から９のいずれか一項に記載のシステムを使って、電圧降下を検出するための方法であって、
    （i）基準電圧生成器コンポーネントによって、集積回路の配電ネットワーク用の供給電圧源からの供給電圧を基準電圧に変換する工程と、
    （ii）コンパレータコンポーネントによって、前記供給電圧を代表する過渡電圧が、マージンを超えて前記基準電圧から逸脱したことの判定に応答して、比較結果の出力信号を生成する工程と、
    （iii）サンプリングコンポーネントによって、前記比較結果の出力信号の検出に応答して、前記比較結果の出力信号を同期サンプリングし、かつ、電圧降下検出信号を生成する工程と、
    （iｖ）論理制御コンポーネントによって、前記電圧降下検出信号の検出に応答して、クロック回路を制御する工程と
    を備え、
    前記工程（iｖ）は、前記電圧降下検出信号の検出に応答して、前記クロック回路をクロックサイクルがスキップされるモードにする工程を含み、
    前記工程（i）から（iｖ）は、前記集積回路のオンダイコンポーネント上で実行される、ことを特徴とする方法。
11. 前記工程（i）は、
    ローパスフィルタコンポーネントによって、フィルタリングされた電圧を与えるべく、前記供給電圧の少なくとも一部にローパスフィルタリングを実行する工程と、
    ユニティゲインアンプコンポーネントによって、前記基準電圧として、フィルタリングされた電圧のバッファされたバージョンを出力する工程と、
    を有することを特徴とする請求項１０に記載の方法。
12. 前記ローパスフィルタリングを実行する工程は、前記フィルタリングされた電圧として、時間にわたって前記供給電圧の少なくとも一部の出力の過渡的平均サンプリング出力を生成する工程を含む、ことを特徴とする請求項１１に記載の方法。
13. 電圧分圧器コンポーネントによって、前記供給電圧を異なる電圧のバスに分割する工程をさらに有し、前記供給電圧の少なくとも一部は、前記異なる電圧のバスのひとつの電圧である、ことを特徴とする請求項１１または１２に記載の方法。
14. 前記過渡電圧は、前記異なる電圧のバスのもう一方の電圧である、ことを特徴とする請求項１３に記載の方法。
15. 前記ローパスフィルタリングを実行する工程は、前記フィルタリングされた電圧を与えるべく、前記供給電圧の少なくとも一部の時間平均を実行する工程を含む、ことを特徴とする請求項１１に記載の方法。
16. 集積回路であって、
    前記集積回路のひとつ以上の集積コンポーネントへ電圧供給源から供給電圧を与える配電ネットワークと、
    前記供給電圧を異なる電圧のバスに分割するように構成された電圧分圧コンポーネントと、
    前記異なる電圧のバスの第１の電圧の過渡平均サンプリングバージョンを生成するように構成されたローパスフィルタコンポーネントであって、フィルタリングされた電圧を与えるべく、システム共鳴周波数の略１／１０に、前記第１の電圧の前記過渡平均サンプリングバージョンをフィルタリングする、ローパスフィルタコンポーネントと、
    基準電圧を与えるべく、前記フィルタリングされた電圧をバッファするように構成されたユニティゲインアンプコンポーネントと、
    前記異なる電圧のバスの第２の電圧を前記基準電圧と比較し、かつ、前記第２の電圧が許容範囲を超えて前記基準電圧から逸脱したことの判定に応答して、比較結果信号を生成するように構成されたコンパレータコンポーネントと、
    前記比較結果信号を同期サンプリングし、かつ、出力された前記比較結果信号の検出に応答して、電圧降下検出信号を出力するように構成されたサンプリングコンポーネントと、
    前記電圧降下検出信号の検出に応答して、クロック回路を制御する論理制御コンポーネントと
    を備え、
    前記論理制御コンポーネントは、前記電圧降下検出信号の検出に応答して、前記クロック回路をクロックサイクルがスキップされるモードにする、
    ことを特徴とする集積回路。
17. 前記ローパスフィルタコンポーネントは、直列に接続された金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、前記ＭＯＳＦＥＴに直列に接続されたキャパシタと、
    前記キャパシタと前記直列に接続されたＭＯＳＦＥＴのひとつとを接続する第１ノードへ、第１スイッチを通じて接続された第１スイッチキャパシタと、
    前記第１スイッチと前記第１スイッチキャパシタとを接続する第２ノードへ、第２スイッチを通じて接続された第２スイッチキャパシタと
    を有する、ことを特徴とする請求項１６に記載の集積回路。
18. 前記電圧供給源、前記電圧分圧コンポーネント、前記コンパレータコンポーネント、前記サンプリングコンポーネント、前記クロック回路、および前記論理制御コンポーネントは、前記集積回路のオンダイコンポーネントである、ことを特徴とする請求項１６に記載の集積回路。
19. 前記ローパスフィルタコンポーネントおよび前記ユニティゲインアンプコンポーネントは、前記集積回路のオンダイコンポーネントである、ことを特徴とする請求項１７に記載の集積回路。

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