JP5969941B2 - 半導体トランジスタのテスト方法 - Google Patents
半導体トランジスタのテスト方法 Download PDFInfo
- Publication number
- JP5969941B2 JP5969941B2 JP2013050142A JP2013050142A JP5969941B2 JP 5969941 B2 JP5969941 B2 JP 5969941B2 JP 2013050142 A JP2013050142 A JP 2013050142A JP 2013050142 A JP2013050142 A JP 2013050142A JP 5969941 B2 JP5969941 B2 JP 5969941B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- voltage
- drain
- transistor under
- under test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
キャパシタを備える試験電圧印加回路を、被試験トランジスタのドレイン端子に印加するための試験電圧を供給する試験装置に接続し、キャパシタの一端を前記試験電圧に充電する第1工程と、
前記被試験トランジスタのゲート端子、前記ドレイン端子、及びソース端子に夫々所定の前記被試験トランジスタがオフ状態となる第1ゲート電圧、第1ドレイン電圧、及び第1ソース電圧を印加する第2工程と、
前記第2工程の後、前記ドレイン端子の電圧、又は前記ドレイン端子に流れるドレイン電流を検知する第3工程と、を有し、
前記第2工程において、前記第1ドレイン電圧の印加を、前記試験電圧印加回路と前記試験装置の接続を切り離すとともに、充電された前記キャパシタの前記一端を前記ドレイン端子に接続することにより行うことを第1の特徴とする。
前記第3工程が、前記試験装置と前記ドレイン端子を直接接続して、前記被試験トランジスタの前記ゲート端子、前記ドレイン端子、及び前記ソース端子に夫々所定の前記被試験トランジスタがオフ状態となる第2ゲート電圧、第2ドレイン電圧、及び第2ソース電圧を印加するとともに、前記被試験トランジスタの前記ドレイン端子に流れるドレイン電流を検知する工程であることを第2の特徴とする。
前記第2工程において前記被試験トランジスタに印加される前記第1ドレイン電圧と前記第1ソース電圧間の電圧差が、前記第3工程において前記被試験トランジスタに印加される前記第2ドレイン電圧と前記第2ソース電圧間の電圧差以上であることを第3の特徴とする。
前記第3工程後、前記試験装置と前記被試験トランジスタの前記ドレイン端子との接続を切り離す第4工程を有し、
前記第1〜第4工程が、繰り返して複数回行われ、
当該複数回の前記第2工程において、前記被試験トランジスタに印加される前記第1ドレイン電圧と前記第1ソース電圧間の電圧差を徐々に増加させることを第4の特徴とする。
前記試験電圧印加回路が、抵抗器を備え、
前記第2工程における前記第1ドレイン電圧の印加時において、充電された前記キャパシタの前記一端と前記被試験トランジスタの前記ドレイン端子を、前記抵抗器を介して接続し、
前記第2工程における前記第1ドレイン電圧の印加時において、
前記被試験トランジスタが良品の場合、前記試験電圧により定まる一定電圧まで前記第1ドレイン電圧が上昇するが、前記被試験トランジスタが不良品の場合、前記第1ドレイン電圧が前記一定電圧にまで上昇する電圧の立ち上がりの途中で、前記第1ドレイン電圧が低下し始めるように、前記抵抗器の抵抗値が設定されていることを第5の特徴とする。
前記試験装置と前記ドレイン端子の接続を、前記試験電圧印加回路を介して接続するか、又は、前記試験電圧印加回路を介さず直接接続するかを切り替えるスイッチを備え、
前記スイッチを用いて、前記ドレイン端子に印加される前記試験電圧の供給先を、前記試験電圧印加回路の前記キャパシタから、前記試験装置に変更する工程を有することが好ましい。
前記試験電圧印加回路が、そのドレイン端子側が前記キャパシタの前記一端と接続する放電用トランジスタを備え、
前記第2工程における前記第1ドレイン電圧の印加開始から所定期間の経過後に、前記放電用トランジスタをオンすることが好ましい。
以下に、本発明の一実施形態に係る信頼性不良のテスト方法(以降、適宜「本発明方法1」と称する)の構成につき、図面を参照して詳細に説明する。本発明方法1の構成例を示すフローチャートを図1に示す。本発明方法において、被試験トランジスタが良品の場合の高電圧印加試験中のタイミングチャートを図2に、被試験トランジスタが不良品の場合の高電圧印加試験中のタイミングチャートを図3に、夫々示す。なお、本発明方法1は、特に、GaNやSiCなどの化合物半導体を材料としたパワートランジスタの信頼性試験を想定している。しかしながら、本発明方法1は、これに限られるものではない。また、本発明方法1は、上記図1のフローチャートで示される方法に限定されるものではない。
以下に、本発明の一実施形態に係る信頼性不良のテスト方法(以降、適宜「本発明方法2」と称する)の構成につき、図面を参照して詳細に説明する。本発明方法2は、図4に示す試験電圧印加回路15を使用しつつも、破壊が発生する電圧以上の電圧を被試験トランジスタ10に印加されないようにする手法が本発明方法1と異なっている。
高電圧印加試験で印加する試験電圧V1の初期値を設定する(ステップS303)。その後、被試験トランジスタ10をオフ状態に維持したまま、ソース端子12とドレイン端子13の間に高電圧を充電されたキャパシタ17を介して印加し、ソフト破壊テスト(ステップS304:工程Aに相当)を実施する。なお、この工程は図5のステップS203と同様である。
10: 被試験トランジスタ
11: ゲート端子
12: ソース端子
13: ドレイン端子
14: 被試験トランジスタの寄生容量
15: 試験電圧印加回路
16、19、21: スイッチ
17: キャパシタ
18: 放電トランジスタ
20: 抵抗器
30a〜30d: 試験装置
Claims (5)
- 半導体トランジスタのウェハ試験またはパッケージ試験において、信頼性不良を検出するテスト方法であって、
キャパシタを備える試験電圧印加回路を、被試験トランジスタのドレイン端子に印加するための試験電圧を供給する試験装置に接続し、キャパシタの一端を前記試験電圧に充電する第1工程と、
前記被試験トランジスタのゲート端子、前記ドレイン端子、及びソース端子に夫々所定の前記被試験トランジスタがオフ状態となる第1ゲート電圧、第1ドレイン電圧、及び第1ソース電圧を印加する第2工程と、
前記第2工程の後、前記ドレイン端子の電圧、又は前記ドレイン端子に流れるドレイン電流を検知する第3工程と、を有し、
前記第2工程において、前記第1ドレイン電圧の印加を、前記試験電圧印加回路と前記試験装置の接続を切り離すとともに、充電された前記キャパシタの前記一端を前記ドレイン端子に接続することにより行うことを特徴とするテスト方法。 - 前記第3工程が、前記試験装置と前記ドレイン端子を直接接続して、前記被試験トランジスタの前記ゲート端子、前記ドレイン端子、及び前記ソース端子に夫々所定の前記被試験トランジスタがオフ状態となる第2ゲート電圧、第2ドレイン電圧、及び第2ソース電圧を印加するとともに、前記被試験トランジスタの前記ドレイン端子に流れるドレイン電流を検知する工程であることを特徴とする請求項1に記載のテスト方法。
- 前記第2工程において前記被試験トランジスタに印加される前記第1ドレイン電圧と前記第1ソース電圧間の電圧差が、前記第3工程において前記被試験トランジスタに印加される前記第2ドレイン電圧と前記第2ソース電圧間の電圧差以上であることを特徴とする請求項2に記載のテスト方法。
- 前記第3工程後、前記試験装置と前記被試験トランジスタの前記ドレイン端子との接続を切り離す第4工程を有し、
前記第1〜第4工程が、繰り返して複数回行われ、
当該複数回の前記第2工程において、前記被試験トランジスタに印加される前記第1ドレイン電圧と前記第1ソース電圧間の電圧差を徐々に増加させることを特徴とする請求項3に記載のテスト方法。 - 前記試験電圧印加回路が、抵抗器を備え、
前記第2工程における前記第1ドレイン電圧の印加時において、充電された前記キャパシタの前記一端と前記被試験トランジスタの前記ドレイン端子を、前記抵抗器を介して接続し、
前記第2工程における前記第1ドレイン電圧の印加時において、
前記被試験トランジスタが良品の場合、前記試験電圧により定まる一定電圧まで前記第1ドレイン電圧が上昇するが、前記被試験トランジスタが不良品の場合、前記第1ドレイン電圧が前記一定電圧にまで上昇する電圧の立ち上がりの途中で、前記第1ドレイン電圧が低下し始めるように、前記抵抗器の抵抗値が設定されていることを特徴とする請求項1〜4の何れか一項に記載のテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013050142A JP5969941B2 (ja) | 2013-03-13 | 2013-03-13 | 半導体トランジスタのテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013050142A JP5969941B2 (ja) | 2013-03-13 | 2013-03-13 | 半導体トランジスタのテスト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014175643A JP2014175643A (ja) | 2014-09-22 |
JP5969941B2 true JP5969941B2 (ja) | 2016-08-17 |
Family
ID=51696539
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013050142A Expired - Fee Related JP5969941B2 (ja) | 2013-03-13 | 2013-03-13 | 半導体トランジスタのテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5969941B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7040281B2 (ja) * | 2018-05-22 | 2022-03-23 | 株式会社デンソー | 半導体装置の検査方法 |
JP2021039086A (ja) * | 2019-08-29 | 2021-03-11 | 三菱電機株式会社 | 半導体試験装置、半導体試験方法および半導体装置の製造方法 |
JP7304825B2 (ja) | 2020-01-14 | 2023-07-07 | 三菱電機株式会社 | 半導体試験装置、半導体試験方法および半導体装置の製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6316278A (ja) * | 1986-07-08 | 1988-01-23 | Nec Corp | 半導体装置静電破壊試験回路 |
JPS63114140A (ja) * | 1986-10-30 | 1988-05-19 | Nec Kansai Ltd | 半導体製造方法 |
JP2007114169A (ja) * | 2005-10-18 | 2007-05-10 | Norio Murazaki | 湿度・抵抗率・再結合用イオン流密度およびデバイスの静電気耐性・許容静電気の上限等の適値決定方法およびそれを利用した静電気管理 |
JP5528999B2 (ja) * | 2010-12-15 | 2014-06-25 | 株式会社アドバンテスト | 試験装置 |
JP5244210B2 (ja) * | 2011-04-27 | 2013-07-24 | シャープ株式会社 | 高電圧検査装置 |
-
2013
- 2013-03-13 JP JP2013050142A patent/JP5969941B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014175643A (ja) | 2014-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7724485B2 (en) | N-channel ESD clamp with improved performance | |
US9030794B2 (en) | Electronic fuse apparatus and method of operating the same | |
CN110098184B (zh) | 晶体管器件的静电放电保护 | |
US8995101B2 (en) | Electrostatic discharge protection circuit | |
CN109672159B (zh) | 静电放电保护的电路、系统及方法 | |
CN104701311A (zh) | 静电保护电路以及半导体集成电路装置 | |
US9970980B2 (en) | Test circuit for stress leakage measurements | |
US11652400B2 (en) | Protection circuit with a cut-off switch for power systems | |
US20110193586A1 (en) | Alternating Current (AC) Stress Test Circuit, Method for Evaluating AC Stress Induced Hot Carrier Injection (HCI) Degradation, and Test Structure for HCI Degradation Evaluation | |
WO2015198589A1 (ja) | 半導体素子の検査回路および検査方法 | |
JP5969941B2 (ja) | 半導体トランジスタのテスト方法 | |
US20130229200A1 (en) | Testing apparatus for performing an avalanche test and method thereof | |
US9097759B2 (en) | Apparatus related to an inductive switching test | |
JP5157313B2 (ja) | 半導体装置 | |
US20180180661A1 (en) | High-side gate over-voltage stress testing | |
JP6790974B2 (ja) | 半導体素子の検査装置 | |
JP2013257177A (ja) | 半導体試験装置 | |
JP2012194183A (ja) | 半導体装置 | |
JP2012225772A (ja) | 半導体装置の検査方法及び検査装置 | |
JP6397266B2 (ja) | 半導体トランジスタのテスト方法 | |
US20180061822A1 (en) | Semiconductor integrated circuit | |
EP3229355B1 (en) | Load driving device and in-vehicle control device using same | |
JP7034041B2 (ja) | 半導体装置の検査装置および半導体装置の検査方法 | |
US11549998B1 (en) | Driver device having an NMOS power transistor and a blocking circuit for stress test mode, and method of stress testing the driver device | |
JP2015075432A (ja) | 半導体トランジスタのテスト方法、及び、テスト回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150916 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160610 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160614 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160708 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5969941 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |