JP2021039086A - 半導体試験装置、半導体試験方法および半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体素子の破壊電流による試験装置の損傷の進行を抑えることができる半導体試験装置および半導体試験方法ならびに半導体装置の製造方法を提供する。【解決手段】試験体１００は、第１半導体素子１と、第１半導体素子１の正極と電気的に接続される第１主電極５１と、第１半導体素子１の負極と電気的に接続される第２主電極５２と、第１主電極５１および第２主電極５２の間に接続される第１コンデンサ２２とを有する。半導体試験装置１１０は、第１プローブ４１および第２プローブ４２の間に接続される直流電源３０と、制御部３１とを備える。第１プローブ４１が第１主電極５１に接続され、かつ、第２プローブ４２が第２主電極５２に接続されたとき、制御部３１は、直流電源３０から供給される直流電圧により第１コンデンサ２２を充電し、かつ、第１コンデンサ２２を充電した後に、第１半導体素子１をオンするための制御信号を第１半導体素子１の制御電極に入力する。【選択図】図１

Description

本開示は、半導体試験装置、半導体試験方法および半導体装置の製造方法に関する。

半導体素子の製品性能は、製造過程における試験工程において特性試験（高電圧および／または高電流を半導体素子に与えるなどの特性検査およびスクリーニングなど）が行なわれることによって、保証されている。一方、このような特性試験の課題として、半導体素子が破壊されたときに大きな破壊電流が半導体素子および半導体試験装置間を流れることにより、半導体素子および半導体試験装置に損傷を与えてしまうという問題がある。

特開２０１４−１７５６４３号公報（特許文献１）には、半導体トランジスタのテスト方法として、試験電圧印加回路に内蔵されるキャパシタの一端を試験電圧に充電する工程と、充電された上記キャパシタの一端を被試験トランジスタのドレイン端子に接続することにより、ドレイン端子に試験電圧を印加する工程とを備える構成が開示されている。

特許文献１では、予め充電されたキャパシタを介して被試験トランジスタのドレイン端子に試験電圧を印加することにより、高電圧試験中に被試験トランジスタに不良が発生した場合に、試験装置側から被試験トランジスタに流れ込む電荷量を最小限に抑制することができる。これにより、不良発生箇所から破壊ダメージが拡大することを防止できるため、不良の原因となって因子および不良発生箇所の特定が容易となる。

特開２０１４−１７５６４３号公報

しかしながら、特許文献１に記載される試験方法では、試験装置がコンデンサを備えているため、大きな電荷量を必要とする短絡試験などの動特性試験中に、被検体である半導体素子が破壊した場合に、少なからず試験治具などの試験装置の損傷が進行してしまうおそれがある。その結果、試験装置の修理または交換が必要になるなどの問題が生じ得る。

本開示は上記のような課題を解決するためになされたものであって、本開示の目的は、半導体素子の破壊電流による試験装置の損傷の進行を抑えることができる半導体試験装置および半導体試験方法ならびに当該半導体素子を有する半導体装置の製造方法を提供することである。

本開示のある局面では、半導体試験装置は、第１半導体素子を有する試験体の特性を試験するための半導体試験装置である。第１半導体素子は、正極、負極および制御電極を有しており、制御電極に入力される第１制御信号に応じてオンまたはオフされる。試験体は、第１半導体素子の正極と電気的に接続される第１主電極と、第１半導体素子の負極と電気的に接続される第２主電極と、第１主電極および第２主電極の間に電気的に接続される第１コンデンサとをさらに有する。半導体試験装置は、第１プローブおよび第２プローブと、第１プローブおよび第２プローブの間に電気的に接続される直流電源と、第１制御信号を生成するための制御部とを備える。第１プローブが第１主電極に接続され、かつ、第２プローブが第２主電極に接続されたとき、制御部は、直流電源から供給される直流電圧により第１コンデンサを充電し、かつ、第１コンデンサを充電した後に、第１半導体素子をオンするための第１制御信号を第１半導体素子の制御電極に入力する。

本開示の別の局面では、半導体試験方法は、半導体素子を有する試験体の特性を試験するための半導体試験方法である。半導体体素子は、正極、負極および制御電極を有しており、制御電極に入力される制御信号に応じてオンまたはオフされる。試験体は、半導体素子の正極と電気的に接続される第１主電極と、半導体素子の負極と電気的に接続される第２主電極と、第１主電極および第２主電極の間に電気的に接続される第１コンデンサとをさらに有する。半導体試験方法は、第１主電極および第２主電極の間に電気的に接続された直流電源から供給される直流電圧により第１コンデンサを充電するステップと、第１コンデンサを充電した後に、半導体素子をオンするための制御信号を半導体素子の制御電極に入力するステップとを備える。

本開示の別の局面では、半導体装置の製造方法は、半導体素子を筐体に実装することにより半導体装置を組み立てる工程と、半導体装置の特性を試験する工程と、試験する工程において合格した半導体装置を製品化する工程とを備える。半導体素子は、正極、負極および制御電極を有しており、制御電極に入力される制御信号に応じてオンまたはオフされる。半導体装置は、半導体素子の正極と電気的に接続される第１主電極と、半導体素子の負極と電気的に接続される第２主電極と、第１主電極および第２主電極の間に電気的に接続される第１コンデンサとをさらに有する。試験する工程は、第１主電極および第２主電極の間に電気的に接続された直流電源から供給される直流電圧により前記第１コンデンサを充電するステップと、第１コンデンサを充電した後に、半導体素子をオンするための制御信号を前記半導体素子の制御電極に入力するステップとを備える。

本開示によれば、半導体素子の破壊電流による試験装置の損傷の進行を抑えることができる半導体試験装置および半導体試験方法ならびに半導体装置の製造方法を提供することができる。

実施の形態１に係る半導体試験装置の構成を示す回路図である。 実施の形態１に係る短絡試験における試験装置および試験体の動作を説明するためのタイミングチャートである。 実施の形態１に係る半導体試験方法の処理手順を説明するためのフローチャートである。 実施の形態２に係る半導体試験装置の構成を示す回路図である。 実施の形態２に係る短絡試験における試験装置および試験体の動作を説明するためのタイミングチャートである。 実施の形態２に係る試験方法の処理手順を説明するためのフローチャートである。 実施の形態３に係る半導体試験装置の構成を示す回路図である。 実施の形態４に係る半導体試験装置の構成を示す回路図である。 実施の形態５に係る半導体試験装置の構成を示す回路図である。 実施の形態５に係る半導体試験方法の処理手順を説明するためのフローチャートである。 実施の形態５に係る半導体試験方法の処理手順を説明するためのフローチャートである。 実施の形態６に係る半導体試験装置の構成を示す回路図である。 実施の形態６に係る短絡試験における試験装置および試験体の動作を説明するためのタイミングチャートである。 実施の形態６に係る短絡試験の処理手順を説明するためのフローチャートである。 実施の形態６に係る短絡試験における試験装置および試験体の動作を説明するためのタイミングチャートである。 実施の形態６に係る短絡試験の処理手順を説明するためのフローチャートである。 半導体試験装置の制御部の第１構成例を示すブロック図である。 半導体試験装置の制御部の第２構成例を示すブロック図である。 実施の形態６に係る半導体装置の製造方法を説明するためのフローチャートである。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一または相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

実施の形態１．
（半導体試験装置の構成）
図１は、実施の形態１に係る半導体試験装置の構成を示す回路図である。実施の形態１に係る半導体試験装置１１０は、被検体である半導体スイッチング素子を有する試験体１００の短絡試験などの動特性を試験するための装置である。以下の説明では、半導体試験装置１１０を単に「試験装置１１０」とも称する。

図１を参照して、試験装置１１０は、直流電源３０と、制御部３１と、コンデンサ３２と、スイッチ３３と、プローブ４１，４２，４３とを備える。直流電源３０は、試験体１００の主電極５１，５２間に直流電圧を印加するように構成される。直流電源３０は、例えば蓄電池である。直流電源３０の電源電圧は例えば６５０Ｖ程度である。

制御部３１は、試験体１００に含まれる制御部２１と電気的に接続され、被検体を試験するために制御部２１を制御するように構成される。

コンデンサ３２およびスイッチ３３は、直流電源３０の正極と負極との間に電気的に直列に接続される。コンデンサ３２には、例えば、電解コンデンサ、フィルムコンデンサまたはセラミックコンデンサなどを用いることができる。コンデンサ３２は、直流電源３０の供給能力を超える電流を試験体１００に短時間に供給する場合に有用である。また、コンデンサ３２により、直流電源３０の直流電圧の平滑化が可能となる。コンデンサ３２は「第２コンデンサ」の一実施例に対応する。

スイッチ３３は、直流電源３０によるコンデンサ３２の充電を遮断するための遮断回路を構成する。スイッチ３３には、半導体スイッチまたは機械式スイッチを適用することができる。半導体スイッチは、代表的には、ＩＧＢＴまたはＭＯＳＦＥＴなどの半導体スイッチング素子である。機械式スイッチは、例えばリレーなどの開閉器である。スイッチ３３は「第１スイッチ」の一実施例に対応する。

スイッチ３３は、制御部３１から与えられる制御信号に従って、導通（オン）または非導通（オフ）される。スイッチ３３をターンオンすることにより、直流電源３０からコンデンサ３２に直流電力が供給され、コンデンサ３２が充電される。スイッチ３３をターンオフすることにより、コンデンサ３２の充電が遮断される。

プローブ４１は、第１端子が直流電源３０の正極と電気的に接続され、第２端子が試験体１００の高圧側主電極５１と電気的に接続される。プローブ４２は、第１端子が直流電源３０の負極と電気的に接続され、第２端子が試験体１００の低圧側主電極５２と電気的に接続される。プローブ４３は、第１端子が制御部３１と電気的に接続され、第２端子が試験体１００の制御端子５３と電気的に接続される。制御端子５３は制御部２１と電気的に接続されている。プローブ４１は「第１プローブ」の一実施例に対応し、プローブ４２は「第２プローブ」の一実施例に対応する。高圧側主電極５１は「第１主電極」の一実施例に対応し、低圧側主電極５２は「第２主電極」の一実施例に対応する。

（試験体１００の第１構成例）
第１構成例に係る試験体１００は、主回路として、高圧側主電極５１と低圧側主電極５２との間に入力される直流電力を三相交流電力に変換するフルブリッジ型の三相インバータ回路１５０と、三相出力電極２５（Ｕ相出力電極２５＿１、Ｖ相出力電極２５＿２、Ｗ相出力電極２５＿３）と、三相インバータ回路１５０を制御するための制御部２１と、コンデンサ２２と、放電抵抗２３とを備える。

三相インバータ回路１５０は、半導体スイッチング素子１〜６と、ダイオード１１〜１６とを有する。半導体スイッチング素子１〜６の各々は、正極、負極および制御電極を有する。半導体スイッチング素子１〜６は、制御部２１から制御電極に入力される制御信号（電圧または電流）に応じて、正極および負極間の電流経路の形成（オン）および遮断（オフ）を制御可能に構成される。

半導体スイッチング素子１〜６には、自己消弧型の任意の半導体素子を適用することができる。例えば、半導体スイッチング素子がＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である場合、正極はドレイン電極、負極はソース電極、制御電極はゲート電極を意味する。半導体スイッチング素子がＩＧＢＴ（Insulated Gate Transistor）である場合には、正極はエミッタ電極、負極はコレクタ電極、制御電極はゲート電極を意味する。図１の構成例では、半導体スイッチング素子はＩＧＢＴである。以下の説明では、半導体スイッチング素子１〜６を、ＩＧＢＴ１〜６とも称する。

三相インバータ回路１５０において、ＩＧＢＴ１，３，５のエミッタ電極は高圧側主電極５１と接続され、ＩＧＢＴ２，４，６のコレクタ電極は低圧側主電極５２と接続される。ＩＧＢＴ１のコレクタ電極とＩＧＢＴ２のエミッタ電極とは、Ｕ相出力電極２５＿１で接続される。ＩＧＢＴ３のコレクタ電極とＩＧＢＴ４のエミッタ電極とは、Ｖ相出力電極２５＿２で接続される。ＩＧＢＴ５のコレクタ電極とＩＧＢＴ６のエミッタ電極とは、Ｗ相出力電極２５＿３で接続される。三相出力電極２５は、例えばモータなどの負荷に接続され、負荷を駆動するために用いられる。

ダイオード１１〜１６は、ＩＧＢＴ１〜６にそれぞれ逆並列に接続され、還流ダイオードを構成する。半導体スイッチング素子にＭＯＳＦＥＴを用いた場合には、内蔵されたボディダイオードを還流ダイオードとして用いることができる。半導体スイッチング素子を構成する材料としては、シリコン（Ｓｉ）の他に、ワイドバンドギャップ半導体であるシリコンカーバイド（ＳｉＣ）またはガリウムナイトライド（ＧａＮ）を適用することが可能である。

なお、図示は省略するが、ＩＧＢＴ１〜６の各々のエミッタ電極にはセンス端子が接続されている。センス端子は制御部２１と電気的に接続されている。センス端子には、対応するＩＧＢＴのコレクタ電極およびエミッタ電極間に流れる主電流（エミッタ電流）を一定比率（例えば１／１００００など）で分流した電流（以下、センス電流とも称する）が流れる。

制御部２１は、ＩＧＢＴ１〜６の各々のセンス電流に基づいて、試験体１００の主電極５１，５２または三相出力電極２５＿１〜２５＿３に流れる電流を制御するように構成される。例えば、ＩＧＢＴ１のセンス電流が閾値以上（例えば１Ａ以上）となった場合、制御部２１は、ＩＧＢＴ１の主電流（エミッタ電流）が過電流であると判定し、ＩＧＢＴ１をターンオフするための制御信号を生成する。制御部２１は、生成した制御信号をＩＧＢＴ１のゲート電極に入力する。

ＩＧＢＴ１〜６の各々は、ゲート電極に入力される制御信号がＬ（論理ロー）レベルからＨ（論理ハイ）レベルに遷移したときにターンオンされ、制御信号がＨレベルからＬレベルに遷移したときにターンオフされる。なお、ＩＧＢＴ１〜６の各々を、制御信号がＨレベルからＬレベルに遷移したときにターンオンされ、制御信号がＬレベルからＨレベルに遷移したときにターンオフされる構成としてもよい。

制御部２１には、ファンクションジェネレータ（任意波形発生器）を用いることができる。あるいは、制御部２１が有する機能を、マイクロコンピュータによるソフトウェア処理および／またはハードウェア処理によって実現することができる。

試験装置１１０を用いた試験体１００の試験中、制御部３１は、ＩＧＢＴ１〜６をオンオフするための制御信号を生成する。制御部２１は、プローブ４３および制御端子５３を介して、制御部３１から制御信号を受信する。制御部２１は、受信した制御信号をＩＧＢＴ１〜６のゲート電極に入力する。

コンデンサ２２は、高圧側主電極５１と低圧側主電極５２との間に電気的に接続される。コンデンサ２２は、直流電圧の平滑用コンデンサである。コンデンサ２２は、例えば、電解コンデンサ、フィルムコンデンサまたはセラミックコンデンサなどを用いることができる。コンデンサ２２は「第１コンデンサ」の一実施例に対応する。

放電抵抗２３は、コンデンサ２２ならびに図示しない試験体１００の配線およびＩＧＢＴ１〜６の浮遊容量を放電するための抵抗である。例えば、実稼働中に断線等の発生により、試験体１００と試験体１００を制御する外部制御回路とが電気的に遮断された場合、試験体１００に充電された電荷を放電するために、放電抵抗２３が用いられる。この場合、断線が発生してから数秒間内に放電が完了することが望ましい。例えば、コンデンサ２２、試験体１００の配線およびＩＧＢＴ１〜６の浮遊容量の総和が１００μＦであるとすると、放電抵抗２３の抵抗値が２０ｋΩ程度であることが望ましい。

（半導体試験装置の動作）
次に、実施の形態１に係る半導体試験装置１１０の動作について説明する。

最初に、実施の形態１に係る半導体試験方法の比較例として、試験装置１１０を用いた一般的な半導体試験方法について説明する。

一般的な半導体試験方法では、試験装置１１０において、スイッチ３３をオンさせることにより、直流電源３０を用いてコンデンサ３２を予め充電させておく。これにより、試験体１００への給電は、充電されたコンデンサ３２により行なわれる。なお、コスト削減のため、直流電源３０には、最大出力電流が１Ａ以下の高圧電源が用いられることが多い。

コンデンサ３２から試験体１００内の被検体にエネルギーを与えているときに被検体が故障した場合には、被検体の故障を検出してスイッチ３３を速やかにターンオフさせることにより、被検体およびプローブ４１，４２の損傷の進行を抑えることができる。

しかしながら、スイッチ３３に機械式スイッチを用いた場合、スイッチ３３のターンオフに要する時間は数１０ｍｍ秒となることが多い。例えば、主電極５１，５２間に対する印加電圧が６５０Ｖ、コンデンサ３２の静電容量が１００００μＦ、コンデンサ３２および被検体の間に形成される電流経路に含まれる抵抗成分が０．２Ωであるとすると、当該電流経路には最大３２５０Ａの電流が２０ｍ秒間にわたって流れ続けることになる。そのため、スイッチ３３がターンオフされたときには、コンデンサ３２に蓄積された電荷がすべて放電されているため、被検体およびプローブ４１，４２の損傷を進行させてしまうおそれがある。

一方、スイッチ３３に半導体スイッチを用いた場合、例えばスイッチ３３にＩＧＢＴを用いた場合には、スイッチ３３のターンオフに要する時間が数μ秒となることが多い。したがって、コンデンサ３２の電荷が完全に放電される前にスイッチ３３をターンオフさせて電流経路を遮断することができる。ところが、一般的に、数千Ａの電流が数μ秒にわたり流れ続けた場合、定格電流が数十Ａのプローブは、継続使用ができない程度の損傷を受けることがある。

このように試験装置１１０のコンデンサ３２に予め蓄えられたエネルギーを被検体に供給する構成では、コンデンサ３２に直列接続されるスイッチ３３のターンオフに要する時間に起因して、被検体およびプローブ４１，４２の損傷が進行することが懸念される。

次に、図２および図３を用いて、実施の形態１に係る半導体試験方法について説明する。以下の説明では、被検体となる素子をＩＧＢＴ１とし、動特性試験としてＩＧＢＴ１の短絡試験を行なうものとする。なお、短絡試験中、ＩＧＢＴ１および、ＩＧＢＴ１と直列接続されるＩＧＢＴ２を除く他のＩＧＢＴ３〜６は常時オフ状態とする。

図２は、実施の形態１に係る短絡試験における試験装置１１０および試験体１００の動作を説明するためのタイミングチャートである。図２には上から順に、スイッチ３３、ＩＧＢＴ１のゲート電圧、ＩＧＢＴ２のゲート電圧、ＩＧＢＴ１のエミッタ電流および、ＩＧＢＴ１のコレクタ−エミッタ間（ＣＥ間）電圧の波形が示されている。図２の例では、スイッチ３３もＩＧＢＴと同様、Ｌレベルの制御信号を受けてオフされ、Ｈレベルの制御信号を受けてオンされるものとする。

図２を参照して、時刻ｔ０にて、制御部３１は、スイッチ３３をオフに保持した状態で、制御部２１を通じてＩＧＢＴ２のゲート電極にＨレベルの制御信号を入力する。これにより、ＩＧＢＴ２がターンオンされる。このとき、ＩＧＢＴ１のゲート電極にはＬレベルの制御信号が入力されているため、ＩＧＢＴ１はオンされていない。そのため、高圧側主電極５１および低圧側主電極５２の間には電流が流れない。試験装置１１０では、スイッチ３３がオフされているため、コンデンサ３２の充電も行なわれない。したがって、時刻ｔ０以降、試験体１００のコンデンサ２２のみ充電が行なわれることになる。

次に、時刻ｔ１にて、制御部３１は、制御部２１を通じてＩＧＢＴ１のゲート電極にＨレベルの制御信号を入力することにより、ＩＧＢＴ１をターンオンさせる。ＩＧＢＴ１がオンすることによって、主電極５１，５２間が短絡（ショート）される。その結果、コンデンサ２２に蓄えられた電荷によって主電極５１，５２間に短絡電流が流れ始める。短絡電流は、図１中に実線で示す電流経路６１を通って、コンデンサ２２の正極からＩＧＢＴ１およびＩＧＢＴ２を経由して、コンデンサ２２の負極に流れる。また短絡電流は、図１中に破線で示す電流経路６２を通って、直流電源３０の正極からプローブ４１、高圧側主電極５１、ＩＧＢＴ１、ＩＧＢＴ２、低圧側主電極５２およびプローブ４２を経由して、直流電源３０の負極に流れる。図２中のＩＧＢＴ１のエミッタ電流の波形は、短絡電流の時間的変化を表している。

ここで、電流経路６１を流れる短絡電流と、電流経路６２を流れる短絡電流とを比較すると、電流経路６１を流れる短絡電流の方がはるかに大きくなる。そのため、電流経路６２を流れる短絡電流を無視することができる。これは、一般的な試験装置においては、直流電源３０の最大出力電流が１Ａ以下であることが多いため、時刻ｔ２において数千Ａに達する短絡電流のほとんどがコンデンサ２２から供給されることによる。さらに、コンデンサ２２はＩＧＢＴ１と同じ試験体１００に内蔵されているのに対して、直流電源３０は試験体１００から数メートル離れて設置されていることが多いことによる。この場合、電流経路６２には、電流経路６１に比べて大きな浮遊インダクタンスが含まれているため、この浮遊インダクタンスによって電流の増加が妨害される。その結果、直流電源３０の最大出力電流よりも小さな電流しか電流経路６２に流れない場合がある。

図２に示すように、時刻ｔ１以降、ＩＧＢＴ１のエミッタ電流（すなわち、短絡電流）が増加する。制御部２１は、ＩＧＢＴ１およびＩＧＢＴ２のセンス電流に基づいて、ＩＧＢＴ１のエミッタ電流を監視している。時刻ｔ２にて、閾値以上のセンス電流が検知された場合、制御部２１は、ＩＧＢＴ１のゲート電極に入力される制御信号をＨレベルからＬレベルに遷移させる。これにより、ＩＧＢＴ１をターンオフさせる。

時刻ｔ２にてＩＧＢＴ１をターンオフさせると、主電極５１，５２間のショートモードが解除されるため、波形ｋ１に示すように、時刻ｔ２以降、ＩＧＢＴ１のエミッタ電流が急峻に減少する。このエミッタ電流の減少と同時に、波形ｋ３に示すように、ＩＧＢＴ１のコレクタ−エミッタ間電圧がＨレベルに増加する。このとき、コンデンサ２２に蓄積された電荷は放電抵抗２３を介して放電されるため、ＩＧＢＴ１のエミッタ電流は、コンデンサ２２の静電容量Ｃおよび放電抵抗２３の抵抗値Ｒで決まる時定数ＣＲに従って減少する。例えば、静電容量Ｃ＝１０００μＦ、抵抗値Ｒ＝２００ｋΩとした場合、２秒間で約６３％の電荷が放電されることになる。

これに対して、ショートモード中にＩＧＢＴ１が破壊した場合には、時刻ｔ２においてＩＧＢＴ１がターンオフされないため、波形ｋ２に示すように、時刻ｔ２以降もエミッタ電流が増加し続けることになる。一方、ＩＧＢＴ１のコレクタ−エミッタ間電圧は、波形ｋ４に示すように、Ｌレベルに保持される。例えば、主電極５１，５２間の印加電圧が６５０Ｖ、コンデンサ２２の静電容量が１０００μＦ、電流経路６１に含まれる抵抗成分が０．２Ωである場合、最大３２５０Ａの短絡電流が２ｍ秒間にわたって流れ続けることになる。

ここで、上述した比較例のように、試験装置１１０に内蔵されるコンデンサ３２からＩＧＢＴ１に短絡電流が供給されている場合を考える。コンデンサ２２の静電容量は試験体１００の仕様に応じた最適な容量に設定されているのに対し、試験装置１１０は様々な半導体素子を試験する必要があるため、コンデンサ３２の静電容量はコンデンサ２２の静電容量の１０倍以上に設定されていることがある。

コンデンサ３２の静電容量がコンデンサ２２の静電容量の１０倍である場合、主電極５１，５２間の印加電圧が６５０Ｖ、コンデンサ３２の静電容量が１００００μＦ、電流経路６２に含まれる抵抗成分が０．２Ωとすると、時刻ｔ１以降、プローブ４１，４２には最大３２５０Ａの電流が２０ｍ秒間にわたって流れ続けることになる。

通常、プローブと主電極との接触面積は主電極の全体面積よりも小さいため、プローブの定格電流は数十Ａであることが多い。したがって、上述したように、最大３２５０Ａの電流が流れ続けることによって、プローブ４１，４２が焼損する、あるいは、プローブ４１および高圧側主電極５１および／またはプローブ４２および低圧側主電極５２が融着してしまうおそれがある。その結果、被検体のＩＧＢＴが破壊する度に、試験装置１１０の動作を停止させて、プローブ４１，４２の交換および／または試験装置１１０の故障確認といった作業を発生してしまうことになる。

これに対して、実施の形態１に係る半導体試験方法では、被検体であるＩＧＢＴ１が破壊した場合には、試験体１００内部においてコンデンサ２２およびＩＧＢＴ１，２間に形成される電流経路６１に短絡電流が流れるため、試験装置１１０に大電流が流れることを防止することができる。よって、破壊した半導体素子と接触しているプローブ４１，４２などの試験治具の損傷の進行、ならびに試験治具の損傷に起因して発生する試験体１００の損傷および、試験体１００の次に試験が行なわれる試験体の搬送不良などを抑制することができる。

図３は、実施の形態１に係る半導体試験方法の処理手順を説明するためのフローチャートである。図３には、ＩＧＢＴ１を被検体としたときの短絡試験の処理手順が例示される。

図３を参照して、ステップＳ０１により試験装置１１０による短絡試験が開始されると、ステップＳ０２により、試験装置１１０のプローブ４１，４２を、試験体１００の主電極５１，５２にそれぞれ接続することにより、試験体１００と試験装置１１０とが電気的に接続される。また試験装置１１０のプローブ４３を試験体１００の制御端子５３に接続することにより、制御部２１と制御部３１とが通信可能に接続される。この状態において、ステップＳ０３では、制御部３１は、スイッチ３３をオフ状態に保持することにより、コンデンサ３２の充電を行なわない。

次に、ステップＳ０４により、制御部２１は、制御部３１からの指令を受けてＩＧＢＴ２のゲート電極にＨレベルの制御信号を入力することにより、ＩＧＢＴ２をターンオンさせる。続いてステップＳ０５により、制御部３１は、試験装置１１０の直流電源３０からプローブ４１，４２を介して主電極５１，５２間に直流電圧を印加する。この直流電圧の印加により、ステップＳ０６では、試験体１００内部のコンデンサ２２の充電が行なわれる。

コンデンサ２２が充電されると、ステップＳ０７により、制御部２１は、ＩＧＢＴ１のゲート電極にＨレベルの制御信号を入力することにより、ＩＧＢＴ１をターンオンさせる。これにより、ＩＧＢＴ１，２がともにオンとなり、主電極５１，５２間が短絡される。

制御部２１は、ＩＧＢＴ１，ＩＧＢＴ２のセンス電流に基づいてＩＧＢＴ１のエミッタ電流を監視する。センス電流が閾値以上になった場合、制御部２１は、ＩＧＢＴ１のエミッタ電流の過電流を検知する。この場合、制御部２１は、ステップＳ０８により、ＩＧＢＴ１のゲート電極に入力する制御信号をＨレベルからＬレベルに遷移させることにより、ＩＧＢＴ１をターンオフさせる。

Ｌレベルの制御信号を受けてもＩＧＢＴ１がターンオフされないことによって、センス電流が増加し続ける場合、制御部２１は、ＩＧＢＴ１が破壊されたものと判断し（Ｓ０９にてＹＥＳ）、ステップＳ１０により、ＩＧＢＴ１の動特性が不合格であると判定する。一方、ＩＧＢＴ１が正常にターンオフされることによって、センス電流が減少した場合には、制御部２１は、ＩＧＢＴ１が破壊されていないと判断し（Ｓ０９にてＮＯ）、ステップＳ１１により、ＩＧＢＴ１の動特性が合格であると判定する。

なお、ＩＧＢＴ２を被検体として短絡試験を行なう場合には、上記の説明においてＩＧＢＴ１をＩＧＢＴ２に置き換えるとともに、ＩＧＢＴ２をＩＧＢＴ１に置き換えればよい。また、三相インバータ回路１５０の他の相のＩＧＢＴについて短絡試験を行なうときには、ＩＧＢＴ１を当該他の相のＩＧＢＴに置き換えるとともに、ＩＧＢＴ２を当該他の相のＩＧＢＴと直列接続されるＩＧＢＴに置き換えればよい。このようにして、三相インバータ回路１５０を構成するＩＧＢＴ１〜６のすべてについて短絡試験を実行することができる。

以上説明したように、実施の形態１に係る半導体試験装置および半導体試験方法によれば、試験体１００内部において主電極５１，５２間に接続されるコンデンサ２２を予め充電し、このコンデンサ２２に蓄えられたエネルギーを用いて被検体の特性試験を実行する構成としたことにより、試験中に被検体が破壊した場合において、試験装置に大電流が流れることを防止することができる。この結果、半導体素子の破壊電流による試験装置の損傷の進行を抑えることができる。

実施の形態２．
（半導体試験装置の構成）
図４は、実施の形態２に係る半導体試験装置の構成を示す回路図である。図４を参照して、実施の形態２に係る半導体試験装置１１０は、図１に示した実施の形態１に係る半導体試験装置１１０と比較して、コンデンサ３２およびスイッチ３３の直列回路を備えていない点が異なる。

上述した実施の形態１に係る半導体試験方法では、直流電源３０から試験体１００の主電極５１，５２間に直流電圧を印加する前に、スイッチ３３をオフさせておくことで、コンデンサ３２の充電を行なわない構成としている。これに対し、実施の形態２に係る半導体試験方法では、試験装置１１０がコンデンサ３２およびスイッチ３３の直列回路を有していないため、スイッチ３３をオフさせるという処理が不要となる。

（半導体試験装置の動作）
次に、図５および図６を用いて、実施の形態２に係る半導体試験装置１１０の動作について説明する。実施の形態２においても、実施の形態１と同様、被検体となる半導体素子をＩＧＢＴ１とし、ＩＧＢＴ１の短絡試験を行なうものとする。なお、実施の形態２に係る半導体試験装置１１０の動作については、図２および図３で説明した実施の形態１に係る半導体試験装置１１０の動作とは異なる点についてのみ説明する。

図５は、実施の形態２に係る短絡試験における試験装置１１０および試験体１００の動作を説明するためのタイミングチャートである。図５には上から順に、ＩＧＢＴ１のゲート電圧、ＩＧＢＴ２のゲート電圧、ＩＧＢＴ１のエミッタ電流および、ＩＧＢＴ１のコレクタ−エミッタ間電圧の波形が示されている。すなわち、図５のタイミングチャートは、図２のタイミングチャートからスイッチ３３の波形を除いたものに等しい。

図６は、実施の形態２に係る試験方法の処理手順を説明するためのフローチャートである。図６のフローチャートは、図３に示すフローチャートからステップＳ０３の処理（スイッチ３３をオフ状態に保持する処理）を除いたものに等しい。

実施の形態２においても、試験体１００内部のコンデンサ２２を充電した後にＩＧＢＴ１をターンオンさせると（時刻ｔ１）、主電極５１，５２間が短絡されることによってコンデンサ２２に蓄積された電荷により短絡電流が流れ始める。このときの短絡電流は、その大部分が図４中に示す電流経路６１を流れるため、試験装置１１０に大電流が流れることを防止することができる。したがって、実施の形態１に係る半導体試験装置および試験方法と同様の作用効果を得ることができる。

実施の形態３．
（試験体の第２構成例）
図７は、実施の形態３に係る半導体試験装置の構成を示す回路図である。図７を参照して、実施の形態３に係る半導体試験装置１１０は、図１に示した実施の形態１に係る半導体試験装置１１０と比較して、試験体１００の構成が異なる。

図７に示す第２構成例に係る試験体１００は、ＩＧＢＴ１と、ダイオード１１と、コンデンサ２２とを備える。ＩＧＢＴ１のエミッタ電極は高圧側主電極５１と接続され、ＩＧＢＴ１のコレクタ電極は低圧側主電極５２と接続される。ダイオード１１は、ＩＧＢＴ１に逆並列に接続される。ＩＧＢＴ１のセンス端子（図示せず）は制御部２１と電気的に接続される。コンデンサ２２は、高圧側主電極５１および低圧側主電極５２の間に、ＩＧＢＴ１と電気的に並列に接続される。

（半導体試験装置の動作）
実施の形態３に係る半導体試験装置１１０においても、被検体であるＩＧＢＴ１の短絡試験は、図３に示したフローチャートに従って実行することができる。ただし、試験体１００にはＩＧＢＴ２が存在しないため、ステップＳ０４の処理を省略することができる。すなわち、試験装置１１０を試験体１００の主電極５１，５２間に接続し（図３のＳ０１）、スイッチ３３をオフ状態に保持しながら（図３のＳ０３）、主電極５１，５２間に直流電圧を印加する（図３のＳ０５）。この直流電圧を受けてコンデンサ２２が充電されると（図３のＳ０６）、制御部２１はＩＧＢＴ１をターンオンさせ（図３のＳ０７）、ＩＧＢＴ１のセンス電流に基づいて短絡電流を検出する。ＩＧＢＴ１のセンス電流が閾値以上となると、制御部２１はＩＧＢＴ１をターンオフさせるとともに（図３のＳ０８）、ターンオフさせた後のセンス電流に基づいて、ＩＧＢＴ１が破壊されたか否かを判定する（図３のＳ０９）。

実施の形態３においても、実施の形態１と同様に、ＩＧＢＴ１をターンオンさせると、短絡電流はその大部分が図７中に示す電流経路６１を流れるため、試験装置１１０に大電流が流れることを防止することができる。したがって、実施の形態１に係る半導体試験装置および試験方法と同様の作用効果を得ることができる。

実施の形態４．
（試験体の第３構成例）
図８は、実施の形態４に係る半導体試験装置の構成を示す回路図である。図８を参照して、実施の形態４に係る半導体試験装置１１０は、図１に示した実施の形態１に係る半導体試験装置１１０と比較して、試験体の構成が異なる。

第３構成例に係る試験体２００は、図１に示した第１構成例に係る試験体１００における三相インバータ回路１５０の直流側に昇圧コンバータ回路２１０を追加したものである。昇圧コンバータ回路２１０は、半導体スイッチング素子７，８と、ダイオード１７，１８と、リアクトル８１と、入力電極９１，９２とを有する。半導体スイッチング素子７，８の各々は、半導体スイッチング素子１〜６と同様に、正極、負極および制御電極を有しており、制御部２１から制御電極に印加される制御信号に応じてオンオフを制御可能に構成される。図８の構成例では、半導体スイッチング素子７，８はＩＧＢＴである。以下の説明では、半導体スイッチング素子７，８を、ＩＧＢＴ７，８とも称する。入力電極９１，９２は「第１入力電極」および「第２入力電極」の一実施例に対応する。

昇圧コンバータ回路２１０において、ＩＧＢＴ７のエミッタ電極は高圧側主電極５１と接続され、ＩＧＢＴ８のエミッタ電極は低圧側主電極５２および低圧側入力電極９２と接続される。ＩＧＢＴ７のエミッタ電極とＩＧＢＴ８のコレクタ電極とは、リアクトル８１の第１端子と接続される。リアクトル８１の第２端子は高圧側入力電極９１と接続される。

試験体２００は、入力電極９１，９２間に印加される直流電圧を、昇圧コンバータ回路２１０によって、三相出力電極２５に接続される負荷（例えばモータ）を駆動可能な電圧にまで昇圧し、この昇圧した電圧を三相インバータ回路１５０によって三相交流電圧に変換して負荷に供給するように構成される。具体的には、制御部２１は、昇圧コンバータ回路２１０の出力電圧を目標電圧に設定するためのデューティ比を演算し、その演算したデューティ比に基づいて昇圧コンバータ回路２１０のＩＧＢＴ７，８のオンオフを制御するための制御信号を生成する。制御部２１はさらに、三相インバータ回路１５０のＩＧＢＴ１〜６のオンオフを制御するための制御信号を生成する。制御部２１は、生成した制御信号を、ＩＧＢＴ１〜８の制御電極に入力する。

第３構成例に係る試験体２００においても、試験装置１１０は、実施の形態１に係る半導体試験方法を用いて、三相インバータ回路１５０を構成するＩＧＢＴ１〜６の短絡試験を行なうことができる。

実施の形態５．
図９は、実施の形態５に係る半導体試験装置の構成を示す回路図である。図９を参照して、実施の形態５に係る半導体試験装置１１０は、図８に示した実施の形態５に係る半導体試験装置１１０と比較して、試験体２００に対する試験装置１１０の接続関係が異なる。

実施の形態５に係る半導体試験装置１１０は、試験体２００の入力電極９１，９２間に接続される。具体的には、プローブ４１は高圧側入力電極９１に接続され、プローブ４２は低圧側入力電極９２に接続される。

（半導体試験装置の動作）
次に、実施の形態５に係る半導体試験装置１１０の動作について説明する。

図１０は、実施の形態５に係る半導体試験方法の処理手順を説明するためのフローチャートである。図１０には、ＩＧＢＴ１を被検体としたときの短絡試験の処理手順が例示される。

図１０に示すフローチャートは、図３に示したフローチャートにおけるステップＳ０５をステップＳ０５１に置き換えたものである。ステップＳ０５１では、制御部２１は、昇圧コンバータ回路２１０を構成するＩＧＢＴ７，８のオンオフを制御することにより、入力電極９１，９２間に印加される直流電圧を目標電圧（例えば６５０Ｖ）に昇圧する。これにより、主電極５１，５２間に試験用の直流電圧（例えば６５０Ｖ）を発生させる。

ステップＳ０６では、主電極５１，５２間に生成された直流電圧を受けて、試験体２００内部のコンデンサ２２の充電が行なわれる。直流電圧を受けてコンデンサ２２が充電されると（Ｓ０６）、制御部２１はＩＧＢＴ１をターンオンさせ（Ｓ０７）、ＩＧＢＴ１のセンス電流に基づいて短絡電流を検出する。ＩＧＢＴ１のセンス電流が閾値以上となると、制御部２１はＩＧＢＴ１をターンオフさせるとともに（Ｓ０８）、ターンオフさせた後のセンス電流に基づいて、ＩＧＢＴ１が破壊されたか否かを判定する（Ｓ０９）。

実施の形態５においても、ＩＧＢＴ１をターンオンさせると、短絡電流はその大部分が図９中に示す電流経路６１を流れるため、試験装置１１０に大電流が流れることを防止することができる。したがって、実施の形態１に係る半導体試験装置および試験方法と同様の作用効果を得ることができる。

さらに実施の形態５に係る試験装置１１０によれば、試験体２００のアバランシェ試験を行なうことができる。アバランシェ試験とは、半導体スイッチング素子の制御電極に入力される制御信号をＨレベルからＬレベルに遷移させた瞬間に、リアクトルに蓄積されたエネルギーが正電極および負電極間に一気に流れ込むことによるアバランシェ破壊に対する耐性を評価するための試験である。

図１１には、ＩＧＢＴ１を被検体としたときのアバランシェ試験の処理手順が例示される。

図１１を参照して、図３と同じステップＳ０１〜Ｓ０３により、試験装置１１０によるアバランシェ試験が開始されると、試験装置１１０のプローブ４１，４２を、試験体１００の主電極５１，５２にそれぞれ接続することにより、試験体１００と試験装置１１０とが電気的に接続される。この状態において、ステップＳ０３ではスイッチ３３をオフ状態に保持することにより、コンデンサ３２の充電を行なわない。

次に、ステップＳ０４１により、制御部２１は、ＩＧＢＴ１およびＩＧＢＴ２の各々のゲート電極にＨレベルの制御信号を入力することにより、ＩＧＢＴ１およびＩＧＢＴ２をターンオンさせる。

制御部２１は、ステップＳ０５１により、昇圧コンバータ回路２１０を構成するＩＧＢＴ７，８のオンオフを制御することにより、入力電極９１，９２間に印加される直流電圧を昇圧し、主電極５１，５２間に試験用の電圧（例えば６５０Ｖ）を発生させる。

ステップＳ０６では、主電極５１，５２間に生成された直流電圧を受けて、試験体２００内部のコンデンサ２２の充電が行なわれる。またステップＳ０６１では、リアクトル８１にエネルギーが蓄積される。

次に、制御部２１は、ステップＳ０７１により、ＩＧＢＴ１のゲート電極にＬレベルの制御信号を入力することにより、ＩＧＢＴ１をターンオフさせる。ＩＧＢＴ１がターンオフすると、リアクトル８１に蓄積されたエネルギーによってＩＧＢＴ１のコレクタ−エミッタ間電圧はＩＧＢＴのアバランシェ電圧まで上昇する。これによりＩＧＢＴ１はアバランシェモードに入る。アバランシェモード中はリアクトル８１に蓄えられたエネルギーがＩＧＢＴ１によって消費されるため、ＩＧＢＴ１のエミッタ電流が減少する。ＩＧＢＴ１においてアバランシェ破壊が発生しない場合には、リアクトル８１に蓄えられたエネルギーがすべて放出されるまでアバランシェモードが継続し、エミッタ電流が０となったタイミングでアバランシェモードが終了する。

一方、リアクトル８１に蓄えられたエネルギーがすべて放出される前にＩＧＢＴ１においてアバランシェ破壊が発生した場合には、ＩＧＢＴ１のコレクタ−エミッタ間電圧が０Ｖ近くまで減少する。このため、リアクトル８１が再び磁気エネルギーを蓄え始め、ＩＧＢＴ１のエミッタ電流が上昇し始める。

制御部２１は、ステップＳ０９により、ＩＧＢＴ１のセンス電流に基づいて、ＩＧＢＴ１のエミッタ電流を基準時間監視する。基準時間は、リアクトル８１のインダクタンス値を、ＩＧＢＴ１のアバランシェ電圧と電源電圧との差で除算した結果に基づいて設定することができる。制御部２１は、エミッタ電流の上昇により、ＩＧＢＴ１をターンオフさせてから基準時間内にアバランシェ破壊が検出された場合（Ｓ０９にてＹＥＳ）、ステップＳ１０により、ＩＧＢＴ１の動特性が不合格であると判定する。一方、エミッタ電流が０になった場合には、制御部２１は、ＩＧＢＴ１のアバランシェ破壊が発生していない判断し（Ｓ０９にてＮＯ）、ステップＳ１１により、ＩＧＢＴ１の動特性が合格であると判定する。

以上説明したように、実施の形態５に係る半導体試験装置および試験方法によれば、試験体２００内部において主電極５１，５２間に接続されるコンデンサ２２を充電し、コンデンサ２２に蓄えられたエネルギーを用いて被検体の試験を実行する構成としたことにより、被検体の短絡破壊が発生した場合に、試験装置に大電流が流れることを防止することができる。

実施の形態６．
（試験体の第４構成例）
図１２は、実施の形態６に係る半導体試験装置の構成を示す回路図である。図１２を参照して、実施の形態６に係る半導体試験装置１１０は、図１に示した実施の形態１に係る半導体試験装置１１０と比較して、試験体の構成が異なる。

第４構成例に係る試験体２００は、昇圧コンバータ回路２１０、スイッチ１６０，１６１、放電抵抗１６３および入力電極９１，９２を備える。入力電極９１，９２間には試験装置１１０が接続される。試験装置１１０が有する直流電源３０の電源電圧ＶＤは、例えば５００Ｖ程度である。

昇圧コンバータ回路２１０は、マルチレベルチョッパ（Multi−Level Chopper）と呼ばれる。昇圧コンバータ回路２１０は、半導体スイッチング素子７〜１０と、ダイオード１７〜２０と、リアクトル８１と、コンデンサ２４，２５とを有する。

半導体スイッチング素子７〜１０の各々は、半導体スイッチング素子１〜６と同様に、正極、負極および制御電極を有しており、制御部２１から制御電極に印加される制御信号に応じてオンオフを制御可能に構成される。図１２の構成例では、半導体スイッチング素子７〜１０はＩＧＢＴである。以下の説明では、半導体スイッチング素子７〜１０を、ＩＧＢＴ７〜１０とも称する。

昇圧コンバータ回路２１０において、ＩＧＢＴ７〜１０は高圧側主電極５１と低圧側主電極５２との間に直列に接続される。ＩＧＢＴ７のコレクタ電極は高圧側主電極５１と接続される。ＩＧＢＴ８のエミッタ電極とＩＧＢＴ９のコレクタ電極とは、リアクトル８１の第１端子と接続される。リアクトル８１の第２端子は高圧側入力電極９１と接続される。ＩＧＢＴ１０のエミッタ電極は低圧側主電極５２および低圧側入力電極９２と接続される。ＩＧＢＴ７〜１０はそれぞれ、「第１半導体素子」、「第２半導体素子」、「第３半導体素子」および「第４半導体素子」の一実施例に対応する。

コンデンサ２４の第１端子はリアクトル８１の第２端子および高圧側入力電極９１と接続され、第２端子は低圧側入力電極９２と接続される。コンデンサ２４は、入力電極９１，９２間の電圧変動を低減するための平滑コンデンサである。

コンデンサ２５の第１端子はＩＧＢＴ７のエミッタ電極およびＩＧＢＴ８のコレクタ電極と接続され、第２端子はＩＧＢＴ９のエミッタ電極およびＩＧＢＴ１０のコレクタ電極と接続される。コンデンサ２５は、蓄えられた電荷を遷移させることによって入力電圧に電圧を重畳させて昇圧するように構成されたチャージポンプである。コンデンサ２５は「第３コンデンサ」の一実施例に対応する。

スイッチ１６１の第１端子は高圧側入力電極９１と接続され、第２端子はリアクトル８１の第２端子と接続される。スイッチ１６１は「第２スイッチ」の一実施例に対応する。スイッチ１６０および放電抵抗１６３は、スイッチ１６１の第２端子および低圧側入力電極９２の間に直列に接続される。

第４構成例に係る試験体２００は、入力電極９１，９２間に印加される直流電圧を、昇圧コンバータ回路２１０によって、主電極５１，５２間に接続される負荷を駆動可能な電圧にまで昇圧して負荷に供給するように構成される。具体的には、制御部２１は、昇圧コンバータ回路２１０の出力電圧を目標電圧に設定するためのデューティ比を演算し、その演算したデューティ比に基づいて昇圧コンバータ回路２１０のＩＧＢＴ７〜１０のオンオフを制御するための制御信号を生成する。制御部２１は、生成した制御信号をＩＧＢＴ７〜１０の制御電極に入力する。

（半導体試験装置の動作）
次に、実施の形態６に係る半導体試験装置１１０の動作について説明する。

最初に、ＩＧＢＴ７を被検体とし、動特性試験としてＩＧＢＴ７の短絡試験を行なうときの処理手順について説明する。なお、短絡試験中、ＩＧＢＴ８，９は常時オフ状態とする。

図１３は、実施の形態６に係る短絡試験における試験装置１１０および試験体２００の動作を説明するためのタイミングチャートである。図１３には上から順に、スイッチ１６１、スイッチ１６０、ＩＧＢＴ１０のゲート電圧、ＩＧＢＴ７のゲート電圧、コンデンサ２５の端子間電圧Ｖ０、コンデンサ２４の端子間電圧Ｖ１、コンデンサ２２の端子間電圧Ｖ２、ＩＧＢＴ１０のコレクタ−エミッタ間（ＣＥ間）電圧、ＩＧＢＴ７のＣＥ間電圧および、ＩＧＢＴ７のエミッタ電流の波形が示されている。図１３の例では、スイッチ１６１，１６０もＩＧＢＴと同様、Ｌレベルの制御信号を受けてオフされ、Ｈレベルの制御信号を受けてオンされるものとする。

図１４は、ＩＧＢＴ７を被検体としたときの短絡試験の処理手順を説明するためのフローチャートである。図１３および図１４を用いて、実施の形態６に係る半導体試験方法について説明する。

図１４を参照して、ステップＳ２１により試験装置１１０による短絡試験が開始されると、ステップＳ２２により、試験装置１１０のプローブ４１，４２を、試験体２００の入力電極９１，９２にそれぞれ接続することにより、試験体２００と試験装置１１０とが電気的に接続される。また試験装置１１０のプローブ４３を試験体２００の制御端子５３に接続することにより、制御部２１と制御部３１とが通信可能に接続される。この状態において、ステップＳ２３では、制御部３１は、スイッチ３３をオフ状態に保持することにより、コンデンサ３２の充電を行なわない。

次に、ステップＳ２４により、制御部２１は、制御部３１からの指令を受けてスイッチ１６１にＨレベルの制御信号を入力することにより、スイッチ１６１をターンオンさせる（図１３の時刻ｔ０）。スイッチ１６１がオン状態となると、入力電極９１，９２間に印加される直流電圧ＶＤを受けて試験体２００内部のコンデンサ２４，２２が充電される。これにより、コンデンサ２４，２２の端子間電圧Ｖ１，Ｖ２がそれぞれ上昇し、Ｖ１＝Ｖ２＝直流電圧ＶＤとなる。

コンデンサ２４，２２が充電されると、ステップＳ２５により、制御部２１は、スイッチ１６１をターンオフさせるとともに、スイッチ１６０をターンオンさせる（図１３の時刻ｔ１）。スイッチ１６１をオフしたことにより、試験体２００と試験装置１１０とは電気的に遮断される。この状態でスイッチ１６０をオンすると、コンデンサ２４の放電が開始される。一方、ダイオード１７によりコンデンサ２２の放電は行なわれない。

次に、ステップＳ２６により、制御部２１は、制御部３１からの指令を受けてＩＧＢＴ１０のゲート電極にＨレベルの制御信号を入力することにより、ＩＧＢＴ１０をターンオンさせる（図１３の時刻ｔ２）。ＩＧＢＴ１０がオンすることにより、ＩＧＢＴ７のＣＥ間電圧＝直流電圧ＶＤとなる。ＩＧＢＴ１０がオン状態において、さらにステップＳ２７により、制御部２１は、制御部３１からの指令を受けてＩＧＢＴ７のゲート電極にＨレベルの制御信号を入力することにより、ＩＧＢＴ７をターンオンさせる（図１３の時刻ｔ３）。

ＩＧＢＴ７，１０がともにオンすることにより、主電極５１，５２間が短絡（ショート）されると、ステップＳ２８により、コンデンサ２２の放電が開始される。コンデンサ２２に蓄えられた電荷によって主電極５１，５２間に短絡電流が流れ始める。短絡電流は、図１２中に実線で示す電流経路１６０を通って、コンデンサ２２の正極からＩＧＢＴ７、コンデンサ２５およびＩＧＢＴ１０を経由してコンデンサ２２の負極に流れる。

制御部２１は、ＩＧＢＴ７のセンス電流に基づいてＩＧＢＴ７のエミッタ電流を監視する。センス電流が閾値以上になった場合、制御部２１は、ＩＧＢＴ７の過電流を検知する。この場合、制御部２１は、ステップＳ２９により、ＩＧＢＴ７のゲート電極に入力する制御信号をＨレベルからＬレベルに遷移させることにより、ＩＧＢＴ７をターンオフさせる（図１３の時刻ｔ４）。

Ｌレベルの制御信号を受けてもＩＧＢＴ７がターンオフされないことによって、センス電流が増加し続ける場合、制御部２１は、ＩＧＢＴ７が破壊されたものと判断し（Ｓ３０にてＹＥＳ）、ステップＳ３１により、ＩＧＢＴ７の動特性が不合格であると判定する。一方、ＩＧＢＴ７が正常にターンオフされることによって、センス電流が減少した場合には、制御部２１は、ＩＧＢＴ７が破壊されていないと判断し（Ｓ３０にてＮＯ）、ステップＳ３２により、ＩＧＢＴ７の動特性が合格であると判定する。

なお、ＩＧＢＴ１０を被検体として短絡試験を行なう場合には、上記の説明においてＩＧＢＴ７をＩＧＢＴ１０に置き換えるとともに、ＩＧＢＴ１０をＩＧＢＴ７に置き換えればよい。ただし、図１３の時刻ｔ１においてコンデンサ２４を放電しない場合、時刻ｔ２においてコンデンサ２５が充電されてしまうため、短絡試験を行なうことができない。

次に、ＩＧＢＴ８を被検体とし、動特性試験としてＩＧＢＴ８の短絡試験を行なうときの処理手順について説明する。

図１５は、実施の形態６に係る短絡試験における試験装置１１０および試験体２００の動作を説明するためのタイミングチャートである。図１５には上から順に、スイッチ１６１、スイッチ１６０、ＩＧＢＴ１０のゲート電圧、ＩＧＢＴ９のゲート電圧、ＩＧＢＴ８のゲート電圧、ＩＧＢＴ７のゲート電圧、コンデンサ２５の端子間電圧Ｖ０、コンデンサ２４の端子間電圧Ｖ１、コンデンサ２２の端子間電圧Ｖ２、ＩＧＢＴ９のＣＥ間電圧、ＩＧＢＴ８のＣＥ間電圧および、ＩＧＢＴ８のエミッタ電流の波形が示されている。図１５の例では、スイッチ１６１，１６０もＩＧＢＴと同様、Ｌレベルの制御信号を受けてオフされ、Ｈレベルの制御信号を受けてオンされるものとする。

図１６は、ＩＧＢＴ８を被検体としたときの短絡試験の処理手順を説明するためのフローチャートである。図１５および図１６を用いて、実施の形態６に係る半導体試験方法について説明する。

図１６を参照して、ステップＳ２１により試験装置１１０による短絡試験が開始されると、ステップＳ２２により、試験装置１１０のプローブ４１，４２を、試験体２００の入力電極９１，９２にそれぞれ接続することにより、試験体２００と試験装置１１０とが電気的に接続される。また試験装置１１０のプローブ４３を試験体２００の制御端子５３に接続することにより、制御部２１と制御部３１とが通信可能に接続される。この状態において、ステップＳ２３では、制御部３１は、スイッチ３３をオフ状態に保持することにより、コンデンサ３２の充電を行なわない。

次に、ステップＳ２４０により、制御部２１は、制御部３１からの指令を受けてスイッチ１６１にＨレベルの制御信号を入力することにより、スイッチ１６１をターンオンさせる。さらに制御部２１は、制御部３１からの指令を受けてＩＧＢＴ１０のゲート電極にＨレベルの制御信号を入力することにより、ＩＧＢＴ１０をターンオンさせる（図１５の時刻ｔ０）。スイッチ１６１およびＩＧＢＴ１０がオン状態となると、入力電極９１，９２間に印加される直流電圧ＶＤを受けて試験体２００内部のコンデンサ２５，２４，２２が充電される。これにより、コンデンサ２５，２４，２２の端子間電圧Ｖ０，Ｖ１，Ｖ２が上昇し、Ｖ０＝Ｖ１＝Ｖ２＝直流電圧ＶＤとなる。

コンデンサ２５，２４，２２が充電されると、ステップＳ２５により、制御部２１は、スイッチ１６１をターンオフさせるとともに、スイッチ１６０をターンオンさせる（図１５の時刻ｔ１）。スイッチ１６１に代えてスイッチ１６０がオン状態になると、コンデンサ２４の放電が開始される。一方、ダイオード１７によりコンデンサ２２の放電は行なわれない。またダイオード１８によりコンデンサ２５の放電は行なわれない。

次に、ステップＳ２６０により、制御部２１は、制御部３１からの指令を受けてＩＧＢＴ９のゲート電極にＨレベルの制御信号を入力することにより、ＩＧＢＴ９をターンオンさせる（図１５の時刻ｔ２）。ＩＧＢＴ９がオンすることにより、ＩＧＢＴ８のＣＥ間電圧＝直流電圧ＶＤとなる。ＩＧＢＴ９がオン状態において、さらにステップＳ２７０により、制御部２１は、制御部３１からの指令を受けてＩＧＢＴ８のゲート電極にＨレベルの制御信号を入力することにより、ＩＧＢＴ８をターンオンさせる（図１５の時刻ｔ３）。

ＩＧＢＴ８，９がともにオンすることにより、コンデンサ２５の端子間が短絡（ショート）されると、ステップＳ２８により、コンデンサ２５の放電が開始される。コンデンサ２５に蓄えられた電荷によってＩＧＢＴ８，９に短絡電流が流れ始める。短絡電流は、図１５中に破線で示す電流経路１６１を通って、コンデンサ２５の正極からＩＧＢＴ８およびＩＧＢＴ９を経由してコンデンサ２５の負極に流れる。

制御部２１は、ＩＧＢＴ８のセンス電流に基づいてＩＧＢＴ８のエミッタ電流を監視する。センス電流が閾値以上になった場合、制御部２１は、ＩＧＢＴ８の過電流を検知する。この場合、制御部２１は、ステップＳ２９０により、ＩＧＢＴ８のゲート電極に入力する制御信号をＨレベルからＬレベルに遷移させることにより、ＩＧＢＴ８をターンオフさせる（図１５の時刻ｔ４）。

Ｌレベルの制御信号を受けてもＩＧＢＴ８がターンオフされないことによって、センス電流が増加し続ける場合、制御部２１は、ＩＧＢＴ８が破壊されたものと判断し（Ｓ３００にてＹＥＳ）、ステップＳ３１により、ＩＧＢＴ８の動特性が不合格であると判定する。一方、ＩＧＢＴ８が正常にターンオフされることによって、センス電流が減少した場合には、制御部２１は、ＩＧＢＴ８が破壊されていないと判断し（Ｓ３００にてＮＯ）、ステップＳ３２により、ＩＧＢＴ８の動特性が合格であると判定する。

なお、ＩＧＢＴ９を被検体として短絡試験を行なう場合には、上記の説明においてＩＧＢＴ８をＩＧＢＴ９に置き換えるとともに、ＩＧＢＴ９をＩＧＢＴ８に置き換えればよい。ただし、図１５の時刻ｔ１においてコンデンサ２４を放電しない場合、時刻ｔ２においてＩＧＢＴ９をオンすると、Ｖ１＋Ｖ０＝Ｖ２となるようにコンデンサ２４の電荷が移動する。コンデンサ２２，２３，２４の容量が同一である場合、Ｖ０＝ＶＤ／２となってしまう。この場合、短絡電流が本来の短絡電流の１／２の大きさとなってしまうため、精度良い短絡試験を行なうことができない。

以上説明したように、実施の形態６に係る半導体試験装置および試験方法によれば、主電極５１，５２間に直列接続されたＩＧＢＴ７〜１０と、チャージポンプ用のコンデンサ２５とを含むマルチレベルチョッパを有する試験体２００内部において主電極５１，５２間に接続されるコンデンサ２２を充電し、コンデンサ２２に蓄えられたエネルギーを用いてＩＧＢＴ７またはＩＧＢＴ１０の試験を実行する構成としたことにより、被検体の短絡破壊が発生した場合に、試験装置に大電流が流れることを防止することができる。

また上記構成において、試験体２００内部のコンデンサ２５を充電し、コンデンサ２５に蓄えられたエネルギーを用いてＩＧＢＴ８またはＩＧＢＴ９の試験を実行する構成としたことにより、被検体の短絡破壊が発生した場合に、試験装置に大電流がなれることを防止することができる。

（その他の構成例）
上述した実施の形態１〜６に係る半導体試験装置１１０において、制御部３１は、図１７に示すように、ファンクションジェネレータ３１０およびパルスジェネレータ３１２を用いて構成することができる。図１７に示す第１構成例では、ファンクションジェネレータ３１０は、所望の波形および／または所望の周波数を有する信号電圧を発生させる。パルスジェネレータ３１２は、ファンクションジェネレータ３１０により生成された信号電圧に基づいて、試験体１００（または２００）の三相インバータ回路１５０（昇圧コンバータ回路２１０を含む）を制御するための制御信号を生成し、生成した制御信号を制御部２１へ送信する。

あるいは、図１８に示す第２構成例のように、制御部３１は、プロセッサ３１４、メモリ３１６、入出力インターフェイス（Ｉ／Ｆ）３１８および通信Ｉ／Ｆ３２０を有する構成とすることができる。これらの各部は、図示しないバスを介して互いに通信可能に接続される。

プロセッサ３１４は、典型的には、ＣＰＵ（Central Processing Unit）またはＭＰＵ（Micro Processing Unit）などの演算処理部である。プロセッサ３１４は、メモリ３１６に記憶されたプログラムを読み出して実行することで、試験装置１１０の各部の動作を制御する。

メモリ３１６、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）およびフラッシュメモリなどの不揮発性メモリによって実現される。メモリ３１６は、プロセッサ３１４によって実行されるプログラム、またはプロセッサ３１４によって用いられるデータなどを記憶する。

入出力Ｉ／Ｆ３１８は、プロセッサ３１４と、表示部３２４および入力部３２２との間で各種データをやり取りするためのインターフェイスである。表示部３２４は、画像を表示可能な液晶パネルなどで構成される。入力部３２２は、試験装置１１０に対するユーザの操作入力を受け付ける。入力部３２２は、典型的には、タッチパネル、キーボード、マウスなどで構成される。

通信Ｉ／Ｆ３２０は、試験装置１１０と試験体１００，２００を含む他の装置との間で各種データをやり取りするための通信インターフェイスであり、アダプタまたはコネクタなどによって実現される。なお、通信方式は、無線ＬＡＮ（Local Area Network）などによる無線通信方式であってもよいし、ＵＳＢ（Universal Serial Bus）などを利用した有線通信方式であってもよい。

実施の形態７．
実施の形態７では、上述した実施の形態１〜６において試験体１００，２００となる半導体装置の製造方法について説明する。言い換えれば、実施の形態７では、実施の形態１〜５に係る半導体試験方法を製造工程に含む、半導体装置の製造方法を説明する。

本製造方法により製造される半導体装置は、半導体スイッチング素子を有しており、第１構成例（図１参照）、第２構成例（図７参照）、第３構成例（図８参照）および第４構成例（図１２参照）の試験体１００，２００が適用され得る。以下の説明では、半導体装置は、第１構成例の試験体１００（図１参照）であるとする。すなわち、半導体装置は、フルブリッジ型の三相インバータ回路１５０、制御部２１、コンデンサ２２および放電抵抗２３を有している。

図１９は、実施の形態６に係る半導体装置の製造方法を説明するためのフローチャートである。

図１９参照して、半導体装置の製造方法は、半導体装置を組み立てる工程（Ｓ１００）と、組み立てた半導体装置の動特性を試験する工程（Ｓ２００）と、試験に合格した半導体装置を製品化する工程（Ｓ３００）とを備える。

半導体装置を組み立てる工程（Ｓ１００）では、三相インバータ回路１５０を作製する工程（Ｓ１１０）、制御部２１を作製する工程（Ｓ１２０）、作製した三相インバータ回路１５０、制御部２１、放電抵抗２３およびコンデンサ２２を実装する工程（Ｓ１３０）および、実装した三相インバータ回路１５０、制御部２１、放電抵抗２３およびコンデンサ２２間を配線する工程（Ｓ１４０）とを有する。

三相インバータ回路１５０を作製する工程（Ｓ１１０）では、基板上に半導体スイッチング素子（ＩＧＢＴ）１〜６およびダイオード１１〜１６が実装される。

制御部２１を作製する工程（Ｓ１２０）では、基板上に、制御部２１を構成するファンクションジェネレータ（またはマイクロコンピュータ）および、半導体スイッチング素子のゲートドライブ回路などが実装される。

実装する工程（Ｓ１３０）では、半導体装置の筐体に、三相インバータ回路１５０が作製された基板、および制御部２１が作製された基板が実装される。筐体にはさらに、放電抵抗２３およびコンデンサ２２が実装される。

配線する工程（Ｓ１４０）では、筐体に実装された基板上の電極、放電抵抗２３およびコンデンサ２２間を配線で接続することにより、三相インバータ回路１５０、制御部２１、放電抵抗２３およびコンデンサ２２が互いに電気的に接続される。これにより、図１に示す半導体装置（試験体１００）が組み立てられる。

なお、半導体装置を組み立てる工程（Ｓ１００）では、個別に作製した三相インバータ回路１５０、制御部２１などの機能を確認する試験を実施し、当該試験に合格したものを半導体装置の筐体に実装する構成とする。あるいは、三相インバータ回路１５０および制御部２１を個別に作製せずに、半導体装置の筐体にこれらの部品を直接的に作製する構成としてもよい。後者の構成では、前者の構成に比べて、各部品を試験する作業を省略できるため、工数を減らすことができる一方、不良率が悪化する可能性がある。したがって、工数増加による原価率の上昇と、不良率の悪化による原価率の上昇とを比較し、上昇分が少ない構成を採用すればよい。

次に、試験する工程（Ｓ２００）では、組み立てられた半導体装置を試験体として、特性試験が実行される。本工程（Ｓ２００）では、図３で説明した処理手順に従って、半導体装置の特性試験が行なわれる。すなわち、半導体装置に対して半導体試験装置１１０（図１参照）が電気的に接続されると、被検体となる半導体スイッチング素子の動特性の試験（短絡試験など）が実行される。

次に、製品化する工程（Ｓ３００）では、最初に、試験する工程（Ｓ２００）での試験結果が合格であるか、不合格であるかが判定される（Ｓ３１０）。次に、試験結果が合格（Ｓ３１０にてＹＥＳ）であった半導体装置について、筐体に上蓋を取り付ける工程（Ｓ３２０）が行なわれる。これにより、半導体装置の筐体が封止されて、製品となる。このとき、試験結果が不合格（Ｓ３１０にてＮＯ）であった半導体装置は除外される。製品化された半導体装置は、出荷する工程（Ｓ３３０）によって出荷される。

図１９に示される半導体装置の製造方法のうち、半導体装置を試験する工程（Ｓ２００）においては、実施の形態１で説明したように、半導体装置内部において主電極５１，５２間に接続されるコンデンサ２２を予め充電し、このコンデンサ２２に蓄えられたエネルギーを用いて被検体の特性試験が実行される。これにより、試験中に被検体が破壊した場合において、半導体試験装置に大電流が流れることを防止することができる。この結果、半導体素子の破壊電流による半導体試験装置の損傷の進行を抑えることができる。

なお、本開示は、その開示の範囲内において、各実施の形態を組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１〜１０ 半導体スイッチング素子、１１〜１８ ダイオード、２５ 三相出力電極、２１，３１ 制御部、２２，３２ コンデンサ、２３，１６３ 放電抵抗、３０ 直流電源、３３，１６０，１６１ スイッチ、４１〜４３ プローブ、５１，５２ 主電極、５３ 制御端子、６１，６２ 電流経路、８１ リアクトル、９１，９２ 入力電極、１００，２００ 試験体、１１０ 半導体試験装置（試験装置）、１５０ 三相インバータ回路、２１０ 昇圧コンバータ回路、３１０ ファンクションジェネレータ、３１２ パルスジェネレータ、３１４ プロセッサ、３１６ メモリ、３１８ 入出力Ｉ／Ｆ、３２０ 通信Ｉ／Ｆ、３２２ 入力部、３２４ 表示部。

Claims (16)

1. 第１半導体素子を有する試験体の特性を試験するための半導体試験装置であって、
   前記第１半導体素子は、正極、負極および制御電極を有しており、制御電極に入力される第１制御信号に応じてオンまたはオフされ、
   前記試験体は、
   前記第１半導体素子の正極と電気的に接続される第１主電極と、
   前記第１半導体素子の負極と電気的に接続される第２主電極と、
   前記第１主電極および前記第２主電極の間に電気的に接続される第１コンデンサとをさらに有し、
   前記半導体試験装置は、
   第１プローブおよび第２プローブと、
   前記第１プローブおよび前記第２プローブの間に電気的に接続される直流電源と、
   前記第１制御信号を生成するための制御部とを備え、
   前記第１プローブが前記第１主電極に接続され、かつ、前記第２プローブが前記第２主電極に接続されたとき、前記制御部は、
   前記直流電源から供給される直流電圧により前記第１コンデンサを充電し、かつ、
   前記第１コンデンサを充電した後に、前記第１半導体素子をオンするための前記第１制御信号を前記第１半導体素子の制御電極に入力する、半導体試験装置。
2. 前記第１プローブおよび前記第２プローブの間に電気的に直列に接続される第１スイッチおよび第２コンデンサをさらに備え、
   前記第１プローブが前記第１主電極に接続され、かつ、前記第２プローブが前記第２主電極に接続されたとき、前記制御部は、前記第１スイッチをオフ状態に保持しながら前記第１コンデンサを充電する、請求項１に記載の半導体試験装置。
3. 前記第２コンデンサの静電容量は、前記第１コンデンサの静電容量よりも大きい、請求項２に記載の半導体試験装置。
4. 前記試験体は、前記第１主電極および前記第２主電極の間に、前記第１半導体素子と電気的に直列に接続される第２半導体素子をさらに有しており、
   前記第２半導体素子は、正極、負極および制御電極を有し、制御電極に入力される第２制御信号に応じてオンまたはオフされ、
   前記第１プローブが前記第１主電極に接続され、かつ、前記第２プローブが前記第２主電極に接続されたとき、前記制御部は、
   前記第２半導体素子をオンするための前記第２制御信号を前記第２半導体素子の制御電極に入力し、
   前記第１コンデンサを充電した後であり、かつ、前記第２半導体素子がターンオンした後に、前記第１半導体素子をオンするための前記第１制御信号を前記第１半導体素子の制御電極に入力する、請求項１から３のいずれか１項に記載の半導体試験装置。
5. 前記試験体は、
   第１入力電極と、
   第２入力電極と、
   前記第１入力電極および前記第２入力電極間に入力される直流電圧を昇圧して前記第１主電極および前記第２主電極間に出力する昇圧コンバータ回路とをさらに含み、
   前記第１プローブが前記第１主電極に接続され、かつ、前記第２プローブが前記第２主電極に接続されたとき、前記制御部は、
   前記直流電源から供給される直流電圧を昇圧した電圧により前記第１コンデンサを充電するように前記昇圧コンバータ回路を制御し、かつ、
   前記第１コンデンサを充電した後に、前記第１半導体素子をオンするための前記第１制御信号を前記第１半導体素子の制御電極に入力する、請求項１から４のいずれか１項に記載の半導体試験装置。
6. 前記試験体は、
   第１入力電極と、
   第２入力電極と、
   リアクトルに蓄えられるエネルギーを用いて前記第１入力電極および前記第２入力電極間に入力される直流電圧を昇圧し、前記第１主電極および前記第２主電極間に出力する昇圧コンバータ回路とをさらに含み、
   前記第１プローブが前記第１入力電極に接続され、かつ、前記第２プローブが前記第２入力電極に接続されたとき、前記制御部は、
   前記第１半導体素子をオンするための前記第１制御信号を前記第１半導体素子の制御電極に入力するとともに、前記第２半導体素子をオンするための前記第２制御信号を前記第２半導体素子の制御電極に入力し、
   前記直流電源から供給される直流電圧を昇圧した電圧により前記第１コンデンサを充電するように前記昇圧コンバータ回路を制御し、かつ、
   前記第１コンデンサを充電した後に、前記第１半導体素子をオフするための前記第１制御信号を前記第１半導体素子の制御電極に入力する、請求項４に記載の半導体試験装置。
7. 前記試験体は、
   高圧側の第１入力電極と、
   前記第２主電極に接続される、低圧側の第２入力電極と、
   前記第１主電極および前記第２主電極の間に、前記第１半導体素子と電気的に直列に接続される第２半導体素子、第３半導体素子および第４半導体素子と、
   前記第１半導体素子、前記第２半導体素子、前記第３半導体素子および前記第４半導体素子にそれぞれ逆並列に接続される第１から第４のダイオードをさらに有しており、
   前記第２半導体素子、前記第３半導体素子および前記第４半導体素子は、正極、負極および制御電極を有しており、制御電極に入力される第２制御信号、第３制御信号および第４制御信号に応じてそれぞれオンまたはオフされ、
   前記試験体は、
   前記第１半導体素子の負極および前記第２半導体素子の正極と、前記第３半導体素子の負極および前記第４半導体素子の正極との間に接続される第３コンデンサと、
   前記第２半導体素子の負極および前記第３半導体素子の正極と前記第１入力電極との間に電気的に直列に接続されるリアクトルおよび第２スイッチとをさらに有しており、
   前記第１プローブが前記第１入力電極に接続され、かつ、前記第２プローブが前記第２入力電極に接続されたとき、前記制御部は、
   前記第２スイッチをオンすることにより前記第１コンデンサを充電し、
   前記第１コンデンサを充電した後に前記第２スイッチをオフするとともに、前記第２半導体素子をオンするための前記第４制御信号を前記第２半導体素子の制御電極に入力し、
   前記第４半導体素子がターンオンした後に、前記第１半導体素子をオンするための前記第１制御信号を前記第１半導体素子の制御電極に入力する、請求項１から３のいずれか１項に記載の半導体試験装置。
8. 前記第１プローブが前記第１入力電極に接続され、かつ、前記第２プローブが前記第２入力電極に接続されたとき、前記制御部は、
   前記第２スイッチをオンするとともに、前記第４半導体素子をオンするための前記第４制御信号を前記第４半導体素子の制御電極に入力し、
   前記第１コンデンサおよび前記第３コンデンサを充電した後に前記第２スイッチをオフするとともに、前記第３半導体素子をオンするための前記第３制御信号を前記第３半導体素子の制御電極に入力し、
   前記第３半導体素子がターンオンした後に、前記第２半導体素子をオンするための前記第２制御信号を前記第２半導体素子の制御電極に入力する、請求項７に記載の半導体試験装置。
9. 第１半導体素子を有する試験体の特性を試験するための半導体試験方法であって、
   前記第１半導体素子は、正極、負極および制御電極を有しており、制御電極に入力される第１制御信号に応じてオンまたはオフされ、
   前記試験体は、
   前記第１半導体素子の正極と電気的に接続される第１主電極と、
   前記第１半導体素子の負極と電気的に接続される第２主電極と、
   前記第１主電極および前記第２主電極の間に電気的に接続される第１コンデンサとをさらに有し、
   前記半導体試験方法は、
   前記第１主電極および前記第２主電極の間に電気的に接続された直流電源から供給される直流電圧により前記第１コンデンサを充電するステップと、
   前記第１コンデンサを充電した後に、前記第１半導体素子をオンするための前記第１制御信号を前記第１半導体素子の制御電極に入力するステップとを備える、半導体試験方法。
10. 前記直流電源の正極および負極の間には、第２コンデンサおよび第１スイッチの直列回路が電気的に接続されており、
    前記第１コンデンサを充電するステップは、前記第１スイッチをオフ状態に保持しながら前記第１コンデンサを充電するステップを含む、請求項９に記載の半導体試験方法。
11. 前記試験体は、前記第１主電極および前記第２主電極の間に、前記第１半導体素子と電気的に直列に接続される第２半導体素子をさらに有しており、前記第２半導体素子は、正極、負極および制御電極を有し、制御電極に入力される第２制御信号に応じてオンまたはオフされ、
    前記半導体試験方法は、前記第２半導体素子をオンするための前記第２制御信号を前記第２半導体素子の制御電極に入力するステップをさらに備え、
    前記第１制御信号を前記第１半導体素子の制御電極に入力するステップは、前記第１コンデンサを充電した後であり、かつ、前記第２半導体素子がターンオンした後に、前記第１半導体素子をオンするための前記第１制御信号を前記第１半導体素子の制御電極に入力するステップを含む、請求項９または１０に記載の半導体試験方法。
12. 前記試験体は、
    第１入力電極と、
    第２入力電極と、
    前記第１入力電極および前記第２入力電極間に入力される直流電圧を昇圧して前記第１主電極および前記第２主電極間に出力する昇圧コンバータ回路とをさらに含み、
    前記第１コンデンサを充電するステップは、前記直流電源から供給される直流電圧を昇圧した電圧により前記第１コンデンサを充電するように前記昇圧コンバータ回路を制御するステップを含む、請求項９から１１のいずれか１項に記載の半導体試験方法。
13. 前記試験体は、
    第１入力電極と、
    第２入力電極と、
    リアクトルに蓄えられるエネルギーを用いて前記第１入力電極および前記第２入力電極間に入力される直流電圧を昇圧し、前記第１主電極および前記第２主電極間に出力する昇圧コンバータ回路とをさらに含み、
    前記半導体試験方法は、
    前記第１半導体素子をオンするための前記第１制御信号を前記第１半導体素子の制御電極に入力するとともに、前記第２半導体素子をオンするための前記第２制御信号を前記第２半導体素子の制御電極に入力するステップと、
    前記直流電源から供給される直流電圧を昇圧した電圧により前記第１コンデンサを充電するように前記昇圧コンバータ回路を制御するステップと、
    前記第１コンデンサを充電した後に、前記第１半導体素子をオフするための前記第１制御信号を前記第１半導体素子の制御電極に入力するステップとをさらに備える、請求項１１に記載の半導体試験方法。
14. 前記試験体は、
    高圧側の第１入力電極と、
    前記第２主電極に接続される、低圧側の第２入力電極と、
    前記第１主電極および前記第２主電極の間に、前記第１半導体素子と電気的に直列に接続される第２半導体素子、第３半導体素子および第４半導体素子とをさらに有しており、前記第１半導体素子、前記第２半導体素子、前記第３半導体素子および前記第４半導体素子の各々は、逆並列接続されるダイオードを含み、
    前記第２半導体素子、前記第３半導体素子および前記第４半導体素子は、正極、負極および制御電極を有しており、制御電極に入力される第２制御信号、第３制御信号および第４制御信号に応じてそれぞれオンまたはオフされ、
    前記試験体は、
    第１端子が前記第１半導体素子の負極および前記第２半導体素子の正極に接続され、第２端子が前記第３半導体素子の負極および前記第４半導体素子の正極に接続される第３コンデンサと、
    前記第２半導体素子の負極および前記第３半導体素子の正極と前記第１入力電極との間に電気的に直列に接続されるリアクトルおよび第２スイッチとをさらに有しており、
    前記第１入力電極および前記第２入力電極の間に直流電源が電気的に接続されたときに、前記第２スイッチをオンすることにより前記第１コンデンサを充電するステップと、
    前記第１コンデンサを充電した後に前記第２スイッチをオフするとともに、前記第２半導体素子をオンするための前記第４制御信号を前記第２半導体素子の制御電極に入力するステップと、
    前記第４半導体素子がターンオンした後に、前記第１半導体素子をオンするための前記第１制御信号を前記第１半導体素子の制御電極に入力するステップとをさらに備える、請求項９または１０に記載の半導体試験方法。
15. 前記第２スイッチをオンするとともに、前記第４半導体素子をオンするための前記第４制御信号を前記第４半導体素子の制御電極に入力することにより前記第１コンデンサおよび前記第３コンデンサを充電するステップと、
    前記第１コンデンサおよび前記第３コンデンサを充電した後に前記第２スイッチをオフするとともに、前記第３半導体素子をオンするための前記第３制御信号を前記第３半導体素子の制御電極に入力するステップと、
    前記第３半導体素子がターンオンした後に、前記第２半導体素子をオンするための前記第２制御信号を前記第２半導体素子の制御電極に入力するステップとをさらに備える、請求項１４に記載の半導体試験方法。
16. 半導体素子を有する半導体装置の製造方法であって、
    前記半導体素子を筐体に実装することにより前記半導体装置を組み立てる工程と、
    前記半導体装置の特性を試験する工程と、
    前記試験する工程において合格した前記半導体装置を製品化する工程とを備え、
    前記半導体素子は、正極、負極および制御電極を有しており、制御電極に入力される制御信号に応じてオンまたはオフされ、
    前記半導体装置は、
    前記半導体素子の正極と電気的に接続される第１主電極と、
    前記半導体素子の負極と電気的に接続される第２主電極と、
    前記第１主電極および前記第２主電極の間に電気的に接続される第１コンデンサとをさらに有し、
    前記試験する工程は、
    前記第１主電極および前記第２主電極の間に電気的に接続された直流電源から供給される直流電圧により前記第１コンデンサを充電するステップと、
    前記第１コンデンサを充電した後に、前記半導体素子をオンするための前記制御信号を前記半導体素子の制御電極に入力するステップとを備える、半導体装置の製造方法。
    

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