JP7304825B2 - 半導体試験装置、半導体試験方法および半導体装置の製造方法 - Google Patents

Description

本開示は、半導体試験装置、半導体試験方法および半導体装置の製造方法に関する。

半導体素子の製品性能は、製造過程における試験工程において特性試験（高電圧および／または高電流を半導体素子に与えるなどの特性検査およびスクリーニングなど）が行なわれることによって、保証されている。一方、このような特性試験の課題として、半導体素子が破壊されたときに大きな破壊電流が半導体素子および半導体試験装置間を流れることにより、半導体素子および半導体試験装置に損傷を与えてしまうという問題がある。

特開２０１４－１７５６４３号公報（特許文献１）には、半導体トランジスタのテスト方法として、試験電圧印加回路に内蔵されるキャパシタの一端を試験電圧に充電する工程と、充電された上記キャパシタの一端を被試験トランジスタのドレイン端子に接続することにより、ドレイン端子に試験電圧を印加する工程とを備える構成が開示されている。

特許文献１では、予め充電されたキャパシタを介して被試験トランジスタのドレイン端子に試験電圧を印加することにより、高電圧試験中に被試験トランジスタに不良が発生した場合に、試験装置側から被試験トランジスタに流れ込む電荷量を最小限に抑制することができる。これにより、不良発生箇所から破壊ダメージが拡大することを防止できるため、不良の原因となって因子および不良発生箇所の特定が容易となる。

特開２０１４－１７５６４３号公報

しかしながら、特許文献１に記載される試験方法では、試験装置がコンデンサを備えているため、大きな電荷量を必要とする短絡試験、スイッチング試験などの動特性試験中に、被検体である半導体素子が破壊した場合に、少なからず試験治具などの試験装置の損傷が進行してしまうおそれがある。その結果、試験装置の修理または交換が必要になるなどの問題が生じ得る。

本開示は上記のような課題を解決するためになされたものであって、本発明の目的は、半導体素子の破壊電流による半導体試験装置の損傷の進行を抑えることができる半導体試験装置および半導体試験方法ならびに当該半導体素子を有する半導体装置の製造方法を提供することである。

本開示に係る半導体試験装置は、第１半導体素子および第２半導体素子の直列回路を有する試験体の特性を試験する。第１半導体素子および第２半導体素子の各々は、正極、負極および制御電極を有しており、制御電極に入力される制御信号に応じてオンまたはオフされる。試験体は、第１半導体素子の正極と電気的に接続される第１主電極と、第２半導体素子の負極と電気的に接続される第２主電極と、直列回路の出力電極と電気的に接続される第３主電極と、第１主電極および第２主電極の間に接続されるコンデンサとをさらに有する。半導体試験装置は、第１プローブ、第２プローブおよび第３プローブと、第１プローブおよび第２プローブの間に接続される直流電源と、第１プローブおよび第３プローブの間に接続されるインダクタと、制御信号を生成するための制御部とを備える。第１プローブが第１主電極に接続され、第２プローブが第２主電極に接続され、第３プローブが第３主電極に接続されたとき、制御部は、直流電源から供給される直流電圧によりコンデンサを充電する。制御部は、コンデンサを充電した後に、第１半導体素子をオフ状態に保持し、かつ、第２半導体素子をスイッチングするための制御信号を第１半導体素子および第２半導体素子の制御電極にそれぞれ入力する。制御部は、スイッチング中に第２半導体素子が破壊されたときには、第１半導体素子をオンするための制御信号を第１半導体素子の制御電極に入力する。

本開示に係る半導体試験方法は、第１半導体素子および第２半導体素子の直列回路を有する試験体の特性を試験するための半導体試験方法である。第１半導体素子および第２半導体素子の各々は、正極、負極および制御電極を有しており、制御電極に入力される制御信号に応じてオンまたはオフされる。試験体は、第１半導体素子の正極と電気的に接続される第１主電極と、第２半導体素子の負極と電気的に接続される第２主電極と、直列回路の出力電極と電気的に接続される第３主電極と、第１主電極および第２主電極の間に接続されるコンデンサとをさらに有する。半導体試験方法は、第１プローブおよび第２プローブの間に直流電源を接続し、かつ、第１プローブおよび第３プローブの間にインダクタを接続するステップと、第１プローブを第１主電極に接続し、第２プローブを第２主電極に接続し、かつ、第３プローブを第３主電極に接続するステップと、直流電源から供給される直流電圧によりコンデンサを充電するステップと、コンデンサを充電した後に、第１半導体素子をオフ状態に保持し、かつ、第２半導体素子をスイッチングするための制御信号を第１半導体素子および第２半導体素子の制御電極にそれぞれ入力するステップと、スイッチング中に第２半導体素子が破壊されたときには、第１半導体素子をオンするための制御信号を第１半導体素子の制御電極に入力するステップとを備える。

本開示に係る半導体装置の製造方法は、第１半導体素子および第２半導体素子の直列回路を有する半導体装置の製造方法であり、直列回路を筐体に実装することにより半導体装置を組み立てる工程と、半導体装置の特性を試験する工程と、試験する工程において合格した半導体装置を製品化する工程とを備える。第１半導体素子および第２半導体素子の各々は、正極、負極および制御電極を有しており、制御電極に入力される制御信号に応じてオンまたはオフされる。半導体装置は、第１半導体素子の正極と電気的に接続される第１主電極と、第２半導体素子の負極と電気的に接続される第２主電極と、直列回路の出力電極と電気的に接続される第３主電極と、第１主電極および第２主電極の間に接続されるコンデンサとをさらに有する。試験する工程は、第１プローブおよび第２プローブの間に直流電源を接続し、かつ、第１プローブおよび第３プローブの間にインダクタを接続するステップと、第１プローブを第１主電極に接続し、第２プローブを第２主電極に接続し、かつ、第３プローブを第３主電極に接続するステップと、直流電源から供給される直流電圧によりコンデンサを充電するステップと、コンデンサを充電した後に、第１半導体素子をオフ状態に保持し、かつ、第２半導体素子をスイッチングするための制御信号を第１半導体素子および第２半導体素子の制御電極にそれぞれ入力するステップと、スイッチング中に第２半導体素子が破壊されたときには、第１半導体素子をオンするための制御信号を第１半導体素子の制御電極に入力するステップとを備える。

本開示によれば、半導体素子の破壊電流による試験装置の損傷の進行を抑えることができる半導体試験装置および半導体試験方法ならびに半導体装置の製造方法を提供することができる。

実施の形態１に係る半導体試験装置の構成を示す回路図である。 実施の形態１に係るスイッチング試験における試験装置および試験体の動作を説明するためのタイミングチャートである。 実施の形態１に係る半導体試験方法の処理手順を説明するためのフローチャートである。 実施の形態２に係る半導体試験方法の処理手順を説明するためのフローチャートである。 実施の形態３に係る半導体試験装置の構成を示す回路図である。 実施の形態４に係る半導体試験装置の構成を示す回路図である。 実施の形態４に係る半導体試験方法の処理手順を説明するためのフローチャートである。 実施の形態４に係る半導体試験方法の処理手順を説明するためのフローチャートである。 実施の形態５に係る半導体試験装置の構成を示す回路図である。 実施の形態６に係る半導体試験装置の構成を示す回路図である。 実施の形態６に係る半導体試験方法の処理手順を説明するためのフローチャートである。 半導体試験装置の制御部の第１構成例を示すブロック図である。 半導体試験装置の制御部の第２構成例を示すブロック図である。 実施の形態７に係る半導体装置の製造方法を説明するためのフローチャートである。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一または相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

実施の形態１．
（半導体試験装置の構成）
図１は、実施の形態１に係る半導体試験装置の構成を示す回路図である。実施の形態１に係る半導体試験装置１１０は、被検体である半導体スイッチング素子を有する試験体１００のスイッチング試験などの動特性を試験するための装置である。以下の説明では、半導体試験装置１１０を単に「試験装置１１０」とも称する。

図１を参照して、試験装置１１０は、直流電源３０と、制御部３１と、インダクタ３２と、プローブ４１～４４とを備える。直流電源３０は、試験体１００の主電極５１，５２間に直流電圧を印加するように構成される。直流電源３０は、例えば蓄電池である。直流電源３０の電源電圧は例えば６５０Ｖ程度である。

制御部３１は、試験体１００に含まれる制御部２１と電気的に接続され、被検体を試験するために制御部２１を制御するように構成される。

インダクタ３２は、プローブ４１の第１端子とプローブ４３の第１端子との間に電気的に接続される。

プローブ４１は、第１端子が直流電源３０の正極およびインダクタ３２の第１端子と電気的に接続され、第２端子が試験体１００の高圧側主電極５１と電気的に接続される。プローブ４２は、第１端子が直流電源３０の負極と電気的に接続され、第２端子が試験体１００の低圧側主電極５２と電気的に接続される。

プローブ４３は、第１端子がインダクタ３２の第２端子と電気的に接続され、第２端子が試験体１００の主電極５３と電気的に接続される。なお、試験体１００の主電極５３は、試験体１００に内蔵される三相インバータ回路１０の三相出力電極２０（Ｕ相出力電極２０＿１，Ｖ相出力電極２０＿２，Ｗ相出力電極２０＿３）のいずれか１つと電気的に接続される。

プローブ４４は、第１端子が制御部３１と電気的に接続され、第２端子が試験体１００の制御端子５４と電気的に接続される。制御端子５４は制御部２１と電気的に接続されている。

（試験体１００の第１構成例）
第１構成例に係る試験体１００は、主回路として、高圧側主電極５１と低圧側主電極５２との間に入力される直流電力を三相交流電力に変換するフルブリッジ型の三相インバータ回路１０と、三相出力電極２０（Ｕ相出力電極２０＿１、Ｖ相出力電極２０＿２、Ｗ相出力電極２０＿３）と、三相インバータ回路１０を制御するための制御部２１と、コンデンサ２２と、放電抵抗２３とを備える。

三相インバータ回路１０は、半導体スイッチング素子１～６と、ダイオード１１～１６とを有する。半導体スイッチング素子１～６の各々は、正極、負極および制御電極を有する。半導体スイッチング素子１～６は、制御部２１から制御電極に入力される制御信号（電圧または電流）に応じて、正極および負極間の電流経路の形成（オン）および遮断（オフ）を制御可能に構成される。

半導体スイッチング素子１～６には、自己消弧型の任意の半導体素子を適用することができる。例えば、半導体スイッチング素子がＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である場合、正極はドレイン電極、負極はソース電極、制御電極はゲート電極を意味する。半導体スイッチング素子がＩＧＢＴ（Insulated Gate Transistor）である場合には、正極はエミッタ電極、負極はコレクタ電極、制御電極はゲート電極を意味する。図１の構成例では、半導体スイッチング素子はＩＧＢＴである。以下の説明では、半導体スイッチング素子１～６を、ＩＧＢＴ１～６とも称する。

三相インバータ回路１０において、高電位側（ハイサイド）のＩＧＢＴ１，３，５のコレクタ電極は高圧側主電極５１と接続され、低電位側（ローサイド）のＩＧＢＴ２，４，６のエミッタ電極は低圧側主電極５２と接続される。ＩＧＢＴ１のエミッタ電極とＩＧＢＴ２のコレクタ電極とは、Ｕ相出力電極２０＿１で接続される。ＩＧＢＴ３のエミッタ電極とＩＧＢＴ４のコレクタ電極とは、Ｖ相出力電極２０＿２で接続される。ＩＧＢＴ５のエミッタ電極とＩＧＢＴ６のコレクタ電極とは、Ｗ相出力電極２０＿３で接続される。三相出力電極２０は、例えばモータなどの負荷に接続され、負荷を駆動するために用いられる。

ダイオード１１～１６は、ＩＧＢＴ１～６にそれぞれ逆並列に接続され、還流ダイオードを構成する。半導体スイッチング素子にＭＯＳＦＥＴを用いた場合には、内蔵されたボディダイオードを還流ダイオードとして用いることができる。半導体スイッチング素子を構成する材料としては、シリコン（Ｓｉ）の他に、ワイドバンドギャップ半導体であるシリコンカーバイド（ＳｉＣ）またはガリウムナイトライド（ＧａＮ）を適用することが可能である。

なお、図示は省略するが、ＩＧＢＴ１～６の各々のエミッタ電極にはセンス端子が接続されている。センス端子は制御部２１と電気的に接続されている。センス端子には、対応するＩＧＢＴのコレクタ電極およびエミッタ電極間に流れる主電流（エミッタ電流）を一定比率（例えば１／１００００など）で分流した電流（以下、センス電流とも称する）が流れる。

制御部２１は、ＩＧＢＴ１～６の各々のセンス電流に基づいて、試験体１００の主電極５１，５２または三相出力電極２０＿１～２０＿３に流れる電流を制御するように構成される。例えば、ＩＧＢＴ１のセンス電流が閾値以上（例えば１Ａ以上）となった場合、制御部２１は、ＩＧＢＴ１の主電流（エミッタ電流）が過電流であると判定し、ＩＧＢＴ１をターンオフするための制御信号を生成する。制御部２１は、生成した制御信号をＩＧＢＴ１のゲート電極に入力する。

ＩＧＢＴ１～６の各々は、ゲート電極に入力される制御信号がＬ（論理ロー）レベルからＨ（論理ハイ）レベルに遷移したときにターンオンされ、制御信号がＨレベルからＬレベルに遷移したときにターンオフされる。なお、ＩＧＢＴ１～６の各々を、制御信号がＨレベルからＬレベルに遷移したときにターンオンされ、制御信号がＬレベルからＨレベルに遷移したときにターンオフされる構成としてもよい。

制御部２１には、ファンクションジェネレータ（任意波形発生器）を用いることができる。あるいは、制御部２１が有する機能を、マイクロコンピュータによるソフトウェア処理および／またはハードウェア処理によって実現することができる。

試験装置１１０を用いた試験体１００の試験中、制御部３１は、ＩＧＢＴ１～６をオンオフするための制御信号を生成する。制御部２１は、プローブ４４および制御端子５４を介して、制御部３１から制御信号を受信する。制御部２１は、受信した制御信号をＩＧＢＴ１～６のゲート電極に入力する。

コンデンサ２２は、高圧側主電極５１と低圧側主電極５２との間に電気的に接続される。コンデンサ２２は、直流電圧の平滑用コンデンサである。コンデンサ２２は、例えば、電解コンデンサ、フィルムコンデンサまたはセラミックコンデンサなどを用いることができる。

放電抵抗２３は、コンデンサ２２ならびに図示しない試験体１００の配線およびＩＧＢＴ１～６の浮遊容量を放電するための抵抗である。例えば、実稼働中に断線等の発生により、試験体１００と試験体１００を制御する外部制御回路とが電気的に遮断された場合、試験体１００に充電された電荷を放電するために、放電抵抗２３が用いられる。この場合、断線が発生してから数秒間内に放電が完了することが望ましい。例えば、コンデンサ２２、試験体１００の配線およびＩＧＢＴ１～６の浮遊容量の総和が１００μＦであるとすると、放電抵抗２３の抵抗値が２０ｋΩ程度であることが望ましい。断線が発生してから数秒間内に放電を完了することができれば、検査者または市場使用者が故障を確認するために不用意に電極に触れたときに感電を防ぐことができる。

図１の例では、試験体１００の主電極５３（第３主電極）は、三相インバータ回路１０のＵ相出力電極２０＿１と電気的に接続されている。したがって、試験体１００の高圧側主電極５１と主電極５３との間には、ＩＧＢＴ１および試験装置１１０のインダクタ３２が電気的に並列に接続されることになる。そして、高圧側主電極５１と低圧側主電極５２との間には、ＩＧＢＴ１およびインダクタ３２の並列回路と、ＩＧＢＴ２とが電気的に直列に接続されることになる。これにより、被検体をローサイドのＩＧＢＴ２とし、ＩＧＢＴ１およびインダクタ３２の並列回路とＩＧＢＴ２との直列回路に対してコンデンサ２２から給電するように構成されたスイッチング試験回路を形成することができる。

なお、図示は省略するが、ハイサイドのＩＧＢＴを被検体とするときのスイッチング試験回路においては、インダクタ３２は、プローブ４３の第１端子とプローブ４２の第１端子との間に接続される。

（半導体試験装置の動作）
次に、実施の形態１に係る半導体試験装置１１０の動作について説明する。

以下では、図２および図３を用いて、実施の形態１に係る半導体試験方法について説明する。以下の説明では、被検体となる素子をＩＧＢＴ２とし、動特性試験としてＩＧＢＴ２のスイッチング試験を行なうものとする。なお、スイッチング試験中、ＩＧＢＴ２および、ＩＧＢＴ２と直列接続されるＩＧＢＴ１を除く他のＩＧＢＴ３～６は常時オフ状態とする。

図２は、実施の形態１に係る短絡試験における試験装置１１０および試験体１００の動作を説明するためのタイミングチャートである。図２には上から順に、ＩＧＢＴ１のゲート電圧、ＩＧＢＴ２のゲート電圧、インダクタ３２に流れる電流、ＩＧＢＴ２のエミッタ電流および、ＩＧＢＴ２のコレクタ－エミッタ間（ＣＥ間）電圧の波形が示されている。

図２を参照して、時刻ｔ０にて、ＩＧＢＴ１およびＩＧＢＴ２のゲート電極にはＬレベルが入力されているため、ＩＧＢＴ１およびＩＧＢＴ２がともにオフされている。したがって、試験装置１１０の直流電源３０から電力の供給を受けて、試験体１００のコンデンサ２２の充電が行なわれることになる。

次に、時刻ｔ１にて、制御部３１は、制御部２１を通じてＩＧＢＴ２のゲート電極に制御信号を入力する。この制御信号は、予め定められた周期およびデューティを有するパルス信号列である。したがって、ＩＧＢＴ２は、パルス信号列に応じた周期でオンおよびオフが繰り返される。

ＩＧＢＴ２がオンしている期間では、コンデンサ２２、インダクタ３２およびＩＧＢＴ２で構成される閉回路が形成され、コンデンサ２２に蓄えられたエネルギーによって電流が流れる。電流は、図１中に実線で示す電流経路６１を通って、コンデンサ２２の正極からプローブ４１、インダクタ３２、プローブ４３およびＩＧＢＴ２を経由して、コンデンサ２２の負極に流れる。このとき、インダクタ３２に電流が流れることにより、インダクタ３２にエネルギーが蓄積される。インダクタ３２に流れる電流をｉとし、コンデンサ２２の電圧をＶとすると、電流と電圧との関係はＶ＝Ｌｄｉ／ｄｔで表される。ただし、Ｌはインダクタ３２のインダクタンスである。

一方、ＩＧＢＴ２がオフしている期間では、電流経路６１が遮断され、再びコンデンサ２２の充電が行なわれる。このとき、インダクタ３２に蓄えられたエネルギーは、インダクタ３２およびダイオード１１の並列回路によって保持される。厳密には、当該並列回路が有する配線抵抗における電力消費によって、エネルギーが徐々に減少する。

ＩＧＢＴ２が再びオンすると、コンデンサ２２およびインダクタ３２に蓄えられたエネルギーが同時にＩＧＢＴ２に流れ込むため、ＩＧＢＴ２のエミッタ電流は、前回のオン期間で上昇した電流値を引き継いで上昇する。このようにして、インダクタ３２の特性（エネルギーの蓄積および放出）を利用することで、小容量の直流電源３０およびコンデンサ２２を用いて、大電流のスイッチング試験を行なうことができる。

ここで、スイッチング試験の実行中の時刻ｔ２にて、ＩＧＢＴ２が破壊した場合を想定する。ＩＧＢＴ２が破壊した場合には、時刻ｔ２以降にＩＧＢＴ２のゲート電極に入力する制御信号をＨレベルからＬレベルに遷移させても、ＩＧＢＴ２がターンオフされないため、ＩＧＢＴ２のエミッタ電流は、波形ｋ１に示すように、インダクタ３２のインダクタンスＬおよびコンデンサ２２の電圧Ｖから導出される傾きｄｉ／ｄｔで上昇し続ける。一方、ＩＧＢＴ２のコレクタ－エミッタ間電圧は、波形ｋ２に示すように、時刻ｔ２以降、ゼロ電圧に固定される。

このエミッタ電流の上昇に伴ない、波形ｋ３に示すように、インダクタ３２に流れる電流も上昇し続ける。例えば、主電極５１，５２間に印加される電圧が６５０Ｖであり、コンデンサ２２の静電容量が１０００μＦであるときには、約１００ｍ秒間にわたって、傾きｄｉ／ｄｔでエミッタ電流が上昇し続けることになる。その結果、エミッタ電流は数千Ａに達する可能性がある。

通常、プローブと試験体１００の主電極との接触面積は、主電極の全体面積よりも小さいため、プローブの定格電流は数１０Ａ程度であることが多い。したがって、上述したように、数１０００Ａに及ぶ電流が約１００ｍ秒間流れ続けることによって、プローブ４１，４３が焼損するおそれがある。また、プローブ４１および高圧側主電極５１、および／または、プローブ４３および主電極５３が癒着するおそれがある。その結果、被検体であるＩＧＢＴが破壊するたびに、検査者は、試験装置１１０の動作を停止させて、プローブ４１，４３の交換および／または試験装置１１０が故障していないかを確認する作業が求められることになり、作業効率を低下させることが懸念される。

このような不具合を解消するため、実施の形態１に係る半導体試験方法では、被検体であるＩＧＢＴ２が破壊した場合には、ＩＧＢＴ１のゲート電極にＨレベルの制御信号を入力することにより、ＩＧＢＴ１をターンオンさせる（図２の時刻ｔ３）。ＩＧＢＴ１がオンすることによって、コンデンサ２２の正極および負極間が短絡される。その結果、コンデンサ２２に蓄えられたエネルギーによって電流が流れる経路として、図１中に実線で示す電流経路６１に加えて、破線で示す電流経路６２が新たに形成されることになる。

上述したように、電流経路６１では、コンデンサ２２の正極から高圧側主電極５１、プローブ４１、インダクタ３２、プローブ４３、低圧側主電極５２およびＩＧＢＴ２を経由して、コンデンサ２２の負極に電流が流れる。これに対して、電流経路６２では、コンデンサ２２の正極からＩＧＢＴ１およびＩＧＢＴ２を経由して、コンデンサ２２の負極に電流が流れる。

ここで、電流経路６１に流れる電流と、電流経路６２に流れる電流とを比較すると、電流経路６２に流れる電流の方がはるかに大きくなる。すなわち、コンデンサ２２の正極から出力された電流はその大部分が電流経路６２に流れるため、電流経路６１には電流がほとんど流れない。これは、電流経路６１は、インダクタ３２を含んでいるため、電流経路６２に比べて、インダクタ３２を構成する巻線による抵抗成分が大きくなることによる。その結果、図２のタイミングチャートでは、波形ｋ４に示すように、時刻ｔ２以降、インダクタ３２に流れる電流がゼロ近傍にまで減少する。

このように被検体であるＩＧＢＴ２が破壊した場合には、ＩＧＢＴ２と直列に接続されるＩＧＢＴ１をターンオンさせてコンデンサ２２の正極および負極間を短絡させることにより、試験体１００の内部に短絡電流を流す電流経路６２を形成する構成としたことにより、試験装置１１０に数千Ａに及ぶ大電流が流れることを防止することができる。よって、破壊した半導体素子と接触しているプローブ４１，４３などの試験治具の損傷の進行、ならびに試験治具の損傷に起因して発生する試験体１００の損傷および、試験体１００の次に試験が行なわれる試験体の搬送不良などを抑制することができる。

図３は、実施の形態１に係る半導体試験方法の処理手順を説明するためのフローチャートである。図３には、ＩＧＢＴ２を被検体としたときのスイッチング試験の処理手順が例示される。

図３を参照して、ステップ（以下、単に「Ｓ」と表記する）０１により試験装置１１０によるスイッチング試験が開始されると、Ｓ０２により、試験装置１１０のプローブ４１，４２，４３を、試験体１００の主電極５１，５２，５３にそれぞれ接続することにより、試験体１００と試験装置１１０とが電気的に接続される。また試験装置１１０のプローブ４４を試験体１００の制御端子５４に接続することにより、制御部２１と制御部３１とが通信可能に接続される。この状態において、Ｓ０３では、制御部３１は、試験装置１１０の直流電源３０からプローブ４１，４２を介して主電極５１，５２間に直流電圧（例えば、６５０Ｖ）を印加する。制御部２１は、制御部３１からの指令を受けてＩＧＢＴ１，２のゲート電極にＬレベルの制御信号を入力することにより、ＩＧＢＴ１，２をオフ状態に保持する。これにより、Ｓ０４では、Ｓ０３による直流電圧の印加により、試験体１００内部のコンデンサ２２が充電される。

コンデンサ２２が充電されると、Ｓ０５により、制御部２１は、制御部３１からの指令を受けてＩＧＢＴ２のゲート電極にパルス信号列からなる制御信号を入力することにより、ＩＧＢＴ２をスイッチングさせる。ＩＧＢＴ２のオン期間において、図１の電流経路６１が形成されるため、ＩＧＢＴ２のエミッタ電流およびインダクタ３２に流れる電流が徐々に上昇する。

制御部２１は、ＩＧＢＴ２のセンス電流に基づいてＩＧＢＴ２のエミッタ電流を監視することにより、ＩＧＢＴ２が破壊されたか否かを判定する。具体的には、Ｌレベルの制御信号を受けてもＩＧＢＴ２がターンオフされないことによって、センス電流が上昇し続けて閾値以上になった場合、制御部２１は、ＩＧＢＴ２が破壊されたと判定する（Ｓ０６にてＹＥＳ）。この場合、制御部２１は、Ｓ０７に進み、ＩＧＢＴ２のエミッタ電流の過電流を検知すると、ＩＧＢＴ１のゲート電極に入力する制御信号をＬレベルからＨレベルに遷移させることにより、ＩＧＢＴ１をターンオンさせる。

なお、Ｓ０６における判定は、ＩＧＢＴ２のセンス電流に代えて、ＩＧＢＴ２のコレクタ－エミッタ間電圧によっても行なうことができる。図２に示したように、ＩＧＢＴ２が破壊されると、ＩＧＢＴ２のコレクタ－エミッタ間電圧が試験電圧からゼロ近傍に急峻に低下する。したがって、制御部２１は、ＩＧＢＴ２のコレクタ－エミッタ間電圧の微分値を監視し、当該微分値が規定値以上となったことが検知されたときに、ＩＧＢＴ２が破壊されたと判定することができる。ＩＧＢＴ２の破壊の検出方法はいくつもあり、これら２通りの方法に限定されるものではない。

Ｓ０７によってＩＧＢＴ１，２がともにオン状態となり、コンデンサ２２の正電極および負電極間が短絡されると、試験体１００の内部に、ＩＧＢＴ１およびＩＧＢＴ２を経由する電流経路６２が形成される。上述したように、電流経路６１はインダクタ３２による抵抗成分を有するため、電流経路６２に短絡電流が流れる。その結果、電流経路６１では、インダクタ３２に流れる電流が遮断されるため、試験装置１１０を過電流から保護することができる。制御部２１は、Ｓ０８により、ＩＧＢＴ２の動特性が不合格であると判定する。

これに対して、ＩＧＢＴ２のスイッチング時のＩＧＢＴ２のセンス電流が閾値を下回っている場合、制御部２１は、ＩＧＢＴ２が破壊されていないと判断し（Ｓ０６にてＮＯ）、Ｓ０９に処理を進める。Ｓ０９では、制御部２１は、ＩＧＢＴ２のセンス電流が規定値に達すると、ライズタイムおよびスイッチングロスなどのスイッチング特性を測定する。測定したスイッチング特性が試験規格を満たす場合（Ｓ０９にてＹＥＳ）、制御部２１は、Ｓ１０により、ＩＧＢＴ２のスイッチング特性が合格であると判定する。一方、測定したスイッチング特性が試験規格を満たさない場合（Ｓ０９にてＮＯ）、制御部２１は、Ｓ１１により、ＩＧＢＴ２のスイッチング特性が不合格であると判定する。

なお、ＩＧＢＴ１を被検体としてスイッチング試験を行なう場合には、上記の説明においてＩＧＢＴ２をＩＧＢＴ１に置き換えるとともに、ＩＧＢＴ１をＩＧＢＴ２に置き換えればよい。さらに、インダクタ３２を、プローブ４２とプローブ４３との間に接続すればよい。

また、三相インバータ回路１０の他の相のＩＧＢＴについてスイッチング試験を行なうときには、ＩＧＢＴ１を当該他の相のＩＧＢＴに置き換えるとともに、ＩＧＢＴ２を当該他の相のＩＧＢＴと直列接続されるＩＧＢＴに置き換えればよい。このようにして、三相インバータ回路１０を構成するＩＧＢＴ１～６のすべてについてスイッチング試験を実行することができる。

以上説明したように、実施の形態１に係る半導体試験装置および半導体試験方法によれば、試験体１００内部において主電極５１，５２間に接続されるコンデンサ２２を予め充電し、このコンデンサ２２に蓄えられたエネルギーを用いて被検体の特性試験を実行する構成としたことにより、試験中に被検体が破壊した場合において、試験装置１１０に大電流が流れることを防止することができる。この結果、半導体素子の破壊電流による試験装置１１０の損傷の進行を抑えることができる。

より具体的には、コンデンサ２２に蓄えられたエネルギーを用いて被検体のスイッチング試験を実行する場合において、試験中に被検体が破壊したときには、被検体と直列接続される半導体スイッチング素子をオンさせることで、試験体１００内部に大電流が流れる経路を形成する。これにより、試験装置１１０に大電流が流れることを抑制することができる。

実施の形態２．
図４は、実施の形態２に係る半導体試験方法の処理手順を説明するためのフローチャートである。図４には、ＩＧＢＴ１を被検体としたときのスイッチング試験の処理手順が例示される。

図４に示すフローチャートは、図３に示したフローチャートにおけるＳ０７を、Ｓ０７１に置き換えたものである。実施の形態２に係る半導体試験方法では、制御部２１は、ＩＧＢＴ２のエミッタ電流の過電流を検知することにより、ＩＧＢＴ２が破壊されたと判定すると（Ｓ０６にてＹＥＳ）、Ｓ０７１により、ＩＧＢＴ３，４のゲート電極に入力する制御信号をＬレベルからＨレベルに遷移させることにより、ＩＧＢＴ３，４をターンオンさせる。

ＩＧＢＴ３，４がオンすることによって、コンデンサ２２の正極および負極間が短絡されると、コンデンサ２２の正極からＩＧＢＴ３およびＩＧＢＴ４を経由してコンデンサ２２の負極に電流が流れる電流経路が形成される。この電流経路は、図１に示される電流経路６２と同様に、インダクタ３２を含む電流経路６１に比べて抵抗成分が小さい。その結果、コンデンサ２２の正極から出力された電流はその大部分が当該電流経路に流れることになり、電流経路６１には電流がほとんど流れない。

ＩＧＢＴ２がショートモードで破壊された場合、破壊部が焼損するため、ＩＧＢＴ２は少なからず抵抗成分を持つ。そのため、図３のＳ０７によりＩＧＢＴ１をターンさせたときに、この抵抗成分とインダクタ３２の抵抗成分との比に応じた電流が電流経路６１に流れることになる。一方、実施の形態２では、ＩＧＢＴ１に代えて、ＩＧＢＴ３，４をターンオンさせることで、電流経路６１にほとんど電流が流れないようにすることができる。よって、試験装置１１０の損傷をより確実に抑えることができる。

なお、図４のＳ０７１において、ＩＧＢＴ３，４をターンオンさせる構成に代えて、ＩＧＢＴ５，６をターンオンさせる構成としても同様の効果を得ることができる。

実施の形態３．
（試験体の第２構成例）
図５は、実施の形態３に係る半導体試験装置の構成を示す回路図である。図５を参照して、実施の形態３に係る半導体試験装置１１０は、図１に示した実施の形態１に係る半導体試験装置１１０と比較して、試験体１００の構成が異なる。

図５に示す第２構成例に係る試験体１００は、ＩＧＢＴ１，２と、ダイオード１１，１２と、コンデンサ２２とを備える。ＩＧＢＴ１のエミッタ電極は高圧側主電極５１と接続され、ＩＧＢＴ２のコレクタ電極は低圧側主電極５２と接続される。ＩＧＢＴ１のコレクタ電極とＩＧＢＴ２のエミッタ電極とは主電極５３と接続される。ダイオード１１，１２は、ＩＧＢＴ１，２にそれぞれ逆並列に接続される。ＩＧＢＴ１，２のセンス端子（図示せず）は制御部２１と電気的に接続される。コンデンサ２２は、高圧側主電極５１および低圧側主電極５２の間に接続される。第１構成例に係る試験体１００（図１）が主回路としてフルブリッジ型の三相インバータ回路１０を有しているのに対し、第２構成例に係る試験体１００は、主回路としてハーフブリッジ型のインバータ回路を有している。

実施の形態３に係る半導体試験装置１１０においても、被検体であるＩＧＢＴ２のスイッチング試験は、図３に示したフローチャートに従って実行することができる。実施の形態３においても、実施の形態１と同様に、被検体であるＩＧＢＴ２が破壊したときにＩＧＢＴ１をターンオンさせると、短絡電流の大部分が図５中に示す電流経路６２を流れ、電流経路６１にはほとんど電流が流れない。そのため、試験装置１１０に大電流が流れることを防止することができる。したがって、実施の形態１に係る半導体試験装置および試験方法と同様の作用効果を得ることができる。

実施の形態４．
（半導体試験装置の構成）
図６は、実施の形態４に係る半導体試験装置の構成を示す回路図である。図６を参照して、実施の形態４に係る半導体試験装置１１０は、図１に示した実施の形態１に係る半導体試験装置１１０と比較して、スイッチ３３を備えている点が異なる。

スイッチ３３は、プローブ４１の第１端子とプローブ４３の第１の端子との間に、インダクタ３２と直列に接続される。スイッチ３３は、インダクタ３２を含む電流経路を遮断するための遮断回路を構成する。スイッチ３３には、半導体スイッチまたは機械式スイッチを適用することができる。半導体スイッチは、代表的には、ＩＧＢＴまたはＭＯＳＦＥＴなどの半導体スイッチング素子である。機械式スイッチは、例えばリレーなどの開閉器である。

スイッチ３３は、制御部３１から与えられる制御信号に従って、オンまたはオフされる。スイッチ３３をターンオンさせることにより、半導体試験装置１１０と被検体であるＩＧＢＴ２との間にインダクタ３２を含む電流経路を形成することができる。スイッチ３３をターンオフさせることにより、この電流経路を遮断することができる。

（半導体試験装置の動作）
次に、図７および図８を用いて、実施の形態４に係る半導体試験装置１１０の動作について説明する。実施の形態４に係る半導体試験装置１１０においては、スイッチ３３を有することにより、被検体となる半導体スイッチング素子のスイッチング試験の他に、短絡試験を行なうことができる。実施の形態４においては、被検体となる半導体素子をＩＧＢＴ２とし、ＩＧＢＴ２の短絡試験およびスイッチング試験を行なうものとする。

（１）半導体素子の短絡試験
図７は、実施の形態４に係る半導体試験方法の処理手順を説明するためのフローチャートである。図７には、ＩＧＢＴ２を被検体としたときの短絡試験の処理手順が例示される。

図７を参照して、Ｓ０１により試験装置１１０による短絡試験が開始されると、Ｓ０２により、試験装置１１０のプローブ４１，４２，４３を、試験体１００の主電極５１，５２，５３にそれぞれ接続することにより、試験体１００と試験装置１１０とが電気的に接続される。また試験装置１１０のプローブ４４を試験体１００の制御端子５４に接続することにより、制御部２１と制御部３１とが通信可能に接続される。このとき、制御部３１は、スイッチ３３をオフ状態に保持する。

この状態において、Ｓ０３では、制御部３１は、試験装置１１０の直流電源３０からプローブ４１，４２を介して主電極５１，５２間に直流電圧（例えば、６５０Ｖ）を印加する。制御部２１は、制御部３１からの指令を受けてＩＧＢＴ１，２のゲート電極にＬレベルの制御信号を入力することにより、ＩＧＢＴ１，２をオフ状態に保持する。これにより、Ｓ０４では、Ｓ０３による直流電圧の印加により、試験体１００内部のコンデンサ２２が充電される。

コンデンサ２２が充電されると、Ｓ０５１により、制御部２１は、制御部３１からの指令を受けてＩＧＢＴ１のゲート電極にＨレベルの制御信号を入力することにより、ＩＧＢＴ１をターンオンさせる。制御部２１は、さらにＳ０５２により、制御部３１からの指令を受けてＩＧＢＴ２のゲート電極にＨレベルの制御信号を入力することにより、ＩＧＢＴ２をターンオンさせる。これにより、ＩＧＢＴ１，２がともにオン状態となり、コンデンサ２２の正極および負極間が短絡される。その結果、コンデンサ２２に蓄えられたエネルギーによって、短絡電流が流れる。短絡電流は、図６中に示す電流経路６２を通って、コンデンサ２２の正極からＩＧＢＴ１およびＩＧＢＴ２を経由して、コンデンサ２２の負極に流れる。

制御部２１は、ＩＧＢＴ２のセンス電流に基づいてＩＧＢＴ２のエミッタ電流を監視することにより、ＩＧＢＴ２が破壊されたか否かを判定する。具体的には、制御部２１は、センス電流が閾値以上になった場合、ＩＧＢＴ２のエミッタ電流の過電流を検知する。この場合、制御部２１は、Ｓ０５３により、ＩＧＢＴ２のゲート電極に入力する制御信号をＨレベルからＬレベルに遷移させることにより、ＩＧＢＴ２をターンオフさせる。

Ｌレベルの制御信号を受けてもＩＧＢＴ２がターンオフされないことによって、ＩＧＢＴ２のセンス電流が増加し続ける場合、制御部２１は、ＩＧＢＴ２が破壊されたものと判定し（Ｓ０６にてＹＥＳ）、Ｓ０８により、ＩＧＢＴ２の動特性が不合格であると判定する。この場合、コンデンサ２２に蓄積された電荷が放電されるまで、電流経路６２に電流が流れ続けるが、試験装置１１０には電流が流れ込まないため、試験装置１１０を過電流から保護することができる。

なお、短絡試験では、被検体であるＩＧＢＴ２とともにＩＧＢＴ１も破壊されることが多い。一方、ＩＧＢＴ１が破壊されなかった場合には、ＩＧＢＴ１のセンス電流が閾値以上となり、ＩＧＢＴ１のエミッタ電流の過電流が検知されると、制御部２１は、Ｓ０７２により、ＩＧＢＴ１のゲート電極に入力する制御信号をＨレベルからＬレベルに遷移させることにより、ＩＧＢＴ１をターンオフさせる。この場合、コンデンサ２２に蓄積された電荷は放電抵抗２３を介して放電される。

一方、Ｓ０５３にてＩＧＢＴ２が正常にターンオフされることによって電流経路６２が遮断され、ＩＧＢＴ２のセンス電流が減少した場合には、制御部２１は、ＩＧＢＴ２が破壊されていないと判定し（Ｓ０６にてＮＯ）、Ｓ１０により、ＩＧＢＴ２の動特性が合格であると判定する。この場合、ＩＧＢＴ２がターンオフされることによって、電流経路６２が遮断されると、コンデンサ２２に蓄積された電荷は放電抵抗２３を介して放電される。

（２）半導体素子のスイッチング試験
図８は、実施の形態４に係る半導体試験方法の処理手順を説明するためのフローチャートである。図８には、ＩＧＢＴ２を被検体としたときのスイッチング試験の処理手順が例示される。

図８に示すフローチャートは、図３に示したフローチャートにＳ０２１およびＳ０７３の処理を追加したものである。実施の形態４に係る半導体試験方法では、Ｓ０２により、試験体１００と試験装置１１０とが電気的に接続され、かつ、制御部２１と制御部３１とが通信可能に接続されると、制御部３１は、Ｓ０２１によりスイッチ３３をターンオンさせる。これにより、プローブ４１の第１端子とプローブ４３の第１の端子との間に、インダクタ３２が接続されるため、試験装置１１０は、図１に示した試験装置１１０と同じ構成となる。よって、試験装置１１０は、にインダクタ３２を含む電流経路６１を形成することが可能となる。

制御部２１は、ＩＧＢＴ２が破壊されたと判定した場合（Ｓ０６にてＹＥＳ）、Ｓ０７に進み、ＩＧＢＴ２のエミッタ電流の過電流を検知すると、ＩＧＢＴ１のゲート電極に入力する制御信号をＬレベルからＨレベルに遷移させることにより、ＩＧＢＴ１をターンオンさせる。このとき、制御部２１は、Ｓ０７３により、スイッチ３３をターンオフさせる。これにより、電流経路６１を完全に遮断することができる。よって、試験装置１１０をより確実に過電流から保護することができる。

なお、一般的に、半導体スイッチング素子は、ターンオフの速度に比べて、ターンオンの速度が速い。そのため、ＩＧＢＴ１のターンオン（Ｓ０７）と同時に、スイッチ３３をターンオフさせても（Ｓ０７３）、ＩＧＢＴ１のターンオンがスイッチ３３のターンオフよりも速くなる。よって、コンデンサ２２の放電経路が一瞬でも開放になることがない。

実施の形態５．
（試験体の第３構成例）
図９は、実施の形態５に係る半導体試験装置の構成を示す回路図である。図９を参照して、実施の形態５に係る半導体試験装置１１０は、図１に示した実施の形態１に係る半導体試験装置１１０と比較して、試験体の構成が異なる。

第３構成例に係る試験体２００は、図１に示した第１構成例に係る試験体１００における三相インバータ回路１０の直流側に昇圧コンバータ回路２１０を追加したものである。昇圧コンバータ回路２１０は、半導体スイッチング素子７，８と、ダイオード１７，１８と、インダクタ８１と、入力電極９１，９２とを有する。半導体スイッチング素子７，８の各々は、半導体スイッチング素子１～６と同様に、正極、負極および制御電極を有しており、制御部２１から制御電極に印加される制御信号に応じてオンオフを制御可能に構成される。図８の構成例では、半導体スイッチング素子７，８はＩＧＢＴである。以下の説明では、半導体スイッチング素子７，８を、ＩＧＢＴ７，８とも称する。

昇圧コンバータ回路２１０において、ＩＧＢＴ７のコレクタ電極は高圧側主電極５１と接続され、ＩＧＢＴ８のエミッタ電極は低圧側主電極５２および低圧側入力電極９２と接続される。ＩＧＢＴ７のエミッタ電極とＩＧＢＴ８のコレクタ電極とは、インダクタ８１の第１端子と接続される。インダクタ８１の第２端子は高圧側入力電極９１と接続される。

試験体２００は、入力電極９１，９２間に印加される直流電圧を、昇圧コンバータ回路２１０によって、三相出力電極２０に接続される負荷（例えばモータ）を駆動可能な電圧にまで昇圧し、この昇圧した電圧を三相インバータ回路１０によって三相交流電圧に変換して負荷に供給するように構成される。具体的には、制御部２１は、昇圧コンバータ回路２１０の出力電圧を目標電圧に設定するためのデューティ比を演算し、その演算したデューティ比に基づいて昇圧コンバータ回路２１０のＩＧＢＴ７，８のオンオフを制御するための制御信号を生成する。制御部２１はさらに、三相インバータ回路１０のＩＧＢＴ１～６のオンオフを制御するための制御信号を生成する。制御部２１は、生成した制御信号を、ＩＧＢＴ１～８の制御電極に入力する。

第３構成例に係る試験体２００においても、試験装置１１０は、実施の形態１に係る半導体試験方法を用いて、三相インバータ回路１０を構成するＩＧＢＴ１～６のスイッチング試験を行なうことができる。

実施の形態６．
図１０は、実施の形態６に係る半導体試験装置の構成を示す回路図である。図１０を参照して、実施の形態６に係る半導体試験装置１１０は、図９に示した実施の形態５に係る半導体試験装置１１０と比較して、試験体２００に対する試験装置１１０の接続関係が異なる。

実施の形態６に係る半導体試験装置１１０は、試験体２００の入力電極９１，９２間に接続される。具体的には、プローブ４１は高圧側入力電極９１に接続され、プローブ４２は低圧側入力電極９２に接続される。

（半導体試験装置の動作）
次に、実施の形態６に係る半導体試験装置１１０の動作について説明する。

図１１は、実施の形態６に係る半導体試験方法の処理手順を説明するためのフローチャートである。図１１には、ＩＧＢＴ２を被検体としたときのスイッチング試験の処理手順が例示される。

図１１に示すフローチャートは、図３に示したフローチャートにおけるステップＳ０３をステップＳ０３１に置き換えたものである。ステップＳ０３１では、制御部２１は、昇圧コンバータ回路２１０を構成するＩＧＢＴ７，８のオンオフを制御することにより、入力電極９１，９２間に印加される直流電圧を目標電圧（例えば６５０Ｖ）に昇圧する。これにより、主電極５１，５２間に試験用の直流電圧（例えば６５０Ｖ）を発生させる。

ステップＳ０４では、主電極５１，５２間に生成された直流電圧を受けて、試験体２００内部のコンデンサ２２の充電が行なわれる。直流電圧を受けてコンデンサ２２が充電されると（Ｓ０４）、制御部２１はＩＧＢＴ２をスイッチングさせ（Ｓ０５）、ＩＧＢＴ２のセンス電流に基づいてＩＧＢＴ２の過電流を検知する。ＩＧＢＴ２のセンス電流が閾値以上となると、制御部２１はＩＧＢＴ１をターンオフさせるとともに、ターンオフさせた後のセンス電流に基づいて、ＩＧＢＴ１が破壊されたか否かを判定する（Ｓ０６）。センス電流が上昇し続けて閾値以上になった場合、制御部２１は、ＩＧＢＴ２が破壊されたと判定する（Ｓ０６にてＹＥＳ）。制御部２１は、Ｓ０７に進み、ＩＧＢＴ２のエミッタ電流の過電流を検知すると、ＩＧＢＴ１のゲート電極に入力する制御信号をＬレベルからＨレベルに遷移させることにより、ＩＧＢＴ１をターンオンさせる。

実施の形態６においても、ＩＧＢＴ１をターンオンさせると、短絡電流はその大部分が図１０中に示す電流経路６２を流れるため、試験装置１１０に大電流が流れることを防止することができる。したがって、実施の形態１に係る半導体試験装置および試験方法と同様の作用効果を得ることができる。

以上説明したように、実施の形態６に係る半導体試験装置および試験方法によれば、試験体２００内部において主電極５１，５２間に接続されるコンデンサ２２を充電し、コンデンサ２２に蓄えられたエネルギーを用いて被検体の試験を実行する構成としたことにより、被検体の破壊が発生した場合に、試験装置に大電流が流れることを防止することができる。

（その他の構成例）
上述した実施の形態１～６に係る半導体試験装置１１０において、制御部３１は、図１２に示すように、ファンクションジェネレータ３１０およびパルスジェネレータ３１２を用いて構成することができる。図１２に示す第１構成例では、ファンクションジェネレータ３１０は、所望の波形および／または所望の周波数を有する信号電圧を発生させる。パルスジェネレータ３１２は、ファンクションジェネレータ３１０により生成された信号電圧に基づいて、試験体１００（または２００）の三相インバータ回路１０（昇圧コンバータ回路２１０を含む）を制御するための制御信号を生成し、生成した制御信号を制御部２１へ送信する。

あるいは、図１３に示す第２構成例のように、制御部３１は、プロセッサ３１４、メモリ３１６、入出力インターフェイス（Ｉ／Ｆ）３１８および通信Ｉ／Ｆ３２０を有する構成とすることができる。これらの各部は、図示しないバスを介して互いに通信可能に接続される。

プロセッサ３１４は、典型的には、ＣＰＵ（Central Processing Unit）またはＭＰＵ（Micro Processing Unit）などの演算処理部である。プロセッサ３１４は、メモリ３１６に記憶されたプログラムを読み出して実行することで、試験装置１１０の各部の動作を制御する。

メモリ３１６、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）およびフラッシュメモリなどの不揮発性メモリによって実現される。メモリ３１６は、プロセッサ３１４によって実行されるプログラム、またはプロセッサ３１４によって用いられるデータなどを記憶する。

入出力Ｉ／Ｆ３１８は、プロセッサ３１４と、表示部３２４および入力部３２２との間で各種データをやり取りするためのインターフェイスである。表示部３２４は、画像を表示可能な液晶パネルなどで構成される。入力部３２２は、試験装置１１０に対するユーザの操作入力を受け付ける。入力部３２２は、典型的には、タッチパネル、キーボード、マウスなどで構成される。

通信Ｉ／Ｆ３２０は、試験装置１１０と試験体１００，２００を含む他の装置との間で各種データをやり取りするための通信インターフェイスであり、アダプタまたはコネクタなどによって実現される。なお、通信方式は、無線ＬＡＮ（Local Area Network）などによる無線通信方式であってもよいし、ＵＳＢ（Universal Serial Bus）などを利用した有線通信方式であってもよい。

実施の形態７．
実施の形態７では、上述した実施の形態１～６において試験体１００，２００となる半導体装置の製造方法について説明する。言い換えれば、実施の形態７では、実施の形態１～６に係る半導体試験方法を製造工程に含む、半導体装置の製造方法を説明する。

本製造方法により製造される半導体装置は、半導体スイッチング素子を有しており、第１構成例（図１参照）、第２構成例（図５参照）および第３構成例（図９参照）の試験体１００，２００が適用され得る。以下の説明では、半導体装置は、第１構成例の試験体１００（図１参照）であるとする。すなわち、半導体装置は、フルブリッジ型の三相インバータ回路１０、制御部２１、コンデンサ２２および放電抵抗２３を有している。

図１４は、実施の形態７に係る半導体装置の製造方法を説明するためのフローチャートである。

図１４参照して、半導体装置の製造方法は、半導体装置を組み立てる工程（Ｓ１００）と、組み立てた半導体装置の動特性を試験する工程（Ｓ２００）と、試験に合格した半導体装置を製品化する工程（Ｓ３００）とを備える。

半導体装置を組み立てる工程（Ｓ１００）では、三相インバータ回路１０を作製する工程（Ｓ１１０）、制御部２１を作製する工程（Ｓ１２０）、作製した三相インバータ回路１０、制御部２１、放電抵抗２３およびコンデンサ２２を実装する工程（Ｓ１３０）および、実装した三相インバータ回路１０、制御部２１、放電抵抗２３およびコンデンサ２２間を配線する工程（Ｓ１４０）とを有する。

三相インバータ回路１０を作製する工程（Ｓ１１０）では、基板上に半導体スイッチング素子（ＩＧＢＴ）１～６およびダイオード１１～１６が実装される。

制御部２１を作製する工程（Ｓ１２０）では、基板上に、制御部２１を構成するファンクションジェネレータ（またはマイクロコンピュータ）および、半導体スイッチング素子のゲートドライブ回路などが実装される。

実装する工程（Ｓ１３０）では、半導体装置の筐体に、三相インバータ回路１０が作製された基板、および制御部２１が作製された基板が実装される。筐体にはさらに、放電抵抗２３およびコンデンサ２２が実装される。

配線する工程（Ｓ１４０）では、筐体に実装された基板上の電極、放電抵抗２３およびコンデンサ２２間を配線で接続することにより、三相インバータ回路１０、制御部２１、放電抵抗２３およびコンデンサ２２が互いに電気的に接続される。これにより、図１に示す半導体装置（試験体１００）が組み立てられる。

なお、半導体装置を組み立てる工程（Ｓ１００）では、個別に作製した三相インバータ回路１０、制御部２１などの機能を確認する試験を実施し、当該試験に合格したものを半導体装置の筐体に実装する構成とする。あるいは、三相インバータ回路１０および制御部２１を個別に作製せずに、半導体装置の筐体にこれらの部品を直接的に作製する構成としてもよい。後者の構成では、前者の構成に比べて、各部品を試験する作業を省略できるため、工数を減らすことができる一方、不良率が悪化する可能性がある。したがって、工数増加による原価率の上昇と、不良率の悪化による原価率の上昇とを比較し、上昇分が少ない構成を採用すればよい。

次に、試験する工程（Ｓ２００）では、組み立てられた半導体装置を試験体として、特性試験が実行される。本工程（Ｓ２００）では、図３または図４で説明した処理手順に従って、半導体装置の特性試験が行なわれる。すなわち、半導体装置に対して半導体試験装置１１０（図１参照）が電気的に接続されると、被検体となる半導体スイッチング素子の動特性の試験（スイッチング試験、短絡試験など）が実行される。

次に、製品化する工程（Ｓ３００）では、最初に、試験する工程（Ｓ２００）での試験結果が合格であるか、不合格であるかが判定される（Ｓ３１０）。次に、試験結果が合格（Ｓ３１０にてＹＥＳ）であった半導体装置について、筐体に上蓋を取り付ける工程（Ｓ３２０）が行なわれる。これにより、半導体装置の筐体が封止されて、製品となる。このとき、試験結果が不合格（Ｓ３１０にてＮＯ）であった半導体装置は除外される。製品化された半導体装置は、出荷する工程（Ｓ３３０）によって出荷される。

図１４に示される半導体装置の製造方法のうち、半導体装置を試験する工程（Ｓ２００）においては、実施の形態１で説明したように、半導体装置内部において主電極５１，５２間に接続されるコンデンサ２２を予め充電し、このコンデンサ２２に蓄えられたエネルギーを用いて被検体の特性試験が実行される。これにより、試験中に被検体が破壊した場合において、半導体試験装置に大電流が流れることを防止することができる。この結果、半導体素子の破壊電流による半導体試験装置の損傷の進行を抑えることができる。

なお、本発明は、その発明の範囲内において、各実施の形態を組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１～８ 半導体スイッチング素子、１０ 三相インバータ回路、１１～１８ ダイオード、２０ 三相出力電極、２１，３１ 制御部、２２ コンデンサ、２３ 放電抵抗、３０ 直流電源、３２，８１ インダクタ、３３ スイッチ、４１～４４ プローブ、５１～５３ 主電極、５４ 制御端子、６１，６２ 電流経路、９１，９２ 入力電極、１００，２００ 試験体、１１０ 半導体試験装置、２１０ 昇圧コンバータ回路、３１０ ファンクションジェネレータ、３１２ パルスジェネレータ、３１４ プロセッサ、３１６ メモリ、３１８ 入出力Ｉ／Ｆ、３２０ 通信Ｉ／Ｆ、３２２ 入力部、３２４ 表示部。

Claims (7)

1. 第１半導体素子および第２半導体素子の直列回路を有する試験体の特性を試験するための半導体試験装置であって、
   前記第１半導体素子および前記第２半導体素子の各々は、正極、負極および制御電極を有しており、前記制御電極に入力される制御信号に応じてオンまたはオフされ、
   前記試験体は、
   前記第１半導体素子の前記正極と電気的に接続される第１主電極と、
   前記第２半導体素子の前記負極と電気的に接続される第２主電極と、
   前記直列回路の出力電極と電気的に接続される第３主電極と、
   前記第１主電極および前記第２主電極の間に接続されるコンデンサとをさらに有し、
   前記半導体試験装置は、
   第１プローブ、第２プローブおよび第３プローブと、
   前記第１プローブおよび前記第２プローブの間に接続される直流電源と、
   前記第１プローブおよび前記第３プローブの間に接続されるインダクタと、
   前記制御信号を生成するための制御部とを備え、
   前記第１プローブが前記第１主電極に接続され、前記第２プローブが前記第２主電極に接続され、前記第３プローブが前記第３主電極に接続されたとき、前記制御部は、
   前記直流電源から供給される直流電圧により前記コンデンサを充電し、
   前記コンデンサを充電した後に、前記第１半導体素子をオフ状態に保持し、かつ、前記第２半導体素子をスイッチングするための前記制御信号を前記第１半導体素子および前記第２半導体素子の前記制御電極にそれぞれ入力し、かつ、
   前記スイッチング中に前記第２半導体素子が破壊されたときには、前記第１半導体素子をオンするための前記制御信号を前記第１半導体素子の前記制御電極に入力する、半導体試験装置。
2. 前記第１プローブおよび前記第３プローブの間に、前記インダクタと直列に接続されるスイッチをさらに備え、
   前記第１プローブが前記第１主電極に接続され、前記第２プローブが前記第２主電極に接続され、前記第３プローブが前記第３主電極に接続されたとき、前記制御部は、
   前記スイッチをオン状態に保持しながら、前記直流電源から供給される直流電圧により前記コンデンサを充電し、
   前記コンデンサを充電した後に、前記第１半導体素子をオフ状態に保持し、かつ、前記第２半導体素子をスイッチングするための前記制御信号を前記第１半導体素子および前記第２半導体素子の前記制御電極にそれぞれ入力し、かつ、
   前記スイッチング中に前記第２半導体素子が破壊されたときには、前記スイッチをオフするとともに、前記第１半導体素子をオンするための前記制御信号を前記第１半導体素子の前記制御電極に入力する、請求項１に記載の半導体試験装置。
3. 前記第１プローブが前記第１主電極に接続され、前記第２プローブが前記第２主電極に接続され、前記第３プローブが前記第３主電極に接続されたとき、前記制御部は、
   前記スイッチをオフ状態に保持しながら、前記直流電源から供給される直流電圧により前記コンデンサを充電し、
   前記コンデンサを充電した後に、前記第１半導体素子および前記第２半導体素子をオンするための前記制御信号を前記第１半導体素子および前記第２半導体素子の前記制御電極にそれぞれ入力する、請求項２に記載の半導体試験装置。
4. 第１半導体素子および第２半導体素子の直列回路を有する試験体の特性を試験するための半導体試験方法であって、
   前記第１半導体素子および前記第２半導体素子の各々は、正極、負極および制御電極を有しており、前記制御電極に入力される制御信号に応じてオンまたはオフされ、
   前記試験体は、
   前記第１半導体素子の前記正極と電気的に接続される第１主電極と、
   前記第２半導体素子の前記負極と電気的に接続される第２主電極と、
   前記直列回路の出力電極と電気的に接続される第３主電極と、
   前記第１主電極および前記第２主電極の間に接続されるコンデンサとをさらに有し、
   前記半導体試験方法は、
   第１プローブおよび第２プローブの間に直流電源を接続し、かつ、前記第１プローブおよび第３プローブの間にインダクタを接続するステップと、
   前記第１プローブを前記第１主電極に接続し、前記第２プローブを前記第２主電極に接続し、かつ、前記第３プローブを前記第３主電極に接続するステップと、
   前記直流電源から供給される直流電圧により前記コンデンサを充電するステップと、
   前記コンデンサを充電した後に、前記第１半導体素子をオフ状態に保持し、かつ、前記第２半導体素子をスイッチングするための前記制御信号を前記第１半導体素子および前記第２半導体素子の前記制御電極にそれぞれ入力するステップと、
   前記スイッチング中に前記第２半導体素子が破壊されたときには、前記第１半導体素子をオンするための前記制御信号を前記第１半導体素子の前記制御電極に入力するステップとを備える、半導体試験方法。
5. 前記第１プローブおよび前記第３プローブの間に、前記インダクタと直列にスイッチを接続するステップをさらに備え、
   前記コンデンサを充電するステップは、前記スイッチをオン状態に保持しながら、前記直流電源から供給される直流電圧により前記コンデンサを充電するステップを含み、
   前記第１半導体素子をオンするための前記制御信号を前記第１半導体素子の前記制御電極に入力するステップは、前記スイッチをオフするとともに、前記第１半導体素子をオンするための前記制御信号を前記第１半導体素子の前記制御電極に入力するステップを含む、請求項４に記載の半導体試験方法。
6. 前記コンデンサを充電するステップは、前記スイッチをオフ状態に保持しながら、前記直流電源から供給される直流電圧により前記コンデンサを充電するステップを含み、
   前記コンデンサを充電した後に、前記第１半導体素子および前記第２半導体素子をオンするための前記制御信号を前記第１半導体素子および前記第２半導体素子の前記制御電極にそれぞれ入力するステップをさらに備える、請求項５に記載の半導体試験方法。
7. 第１半導体素子および第２半導体素子の直列回路を有する半導体装置の製造方法であって、
   前記直列回路を筐体に実装することにより前記半導体装置を組み立てる工程と、
   前記半導体装置の特性を試験する工程と、
   前記試験する工程において合格した前記半導体装置を製品化する工程とを備え、
   前記第１半導体素子および前記第２半導体素子の各々は、正極、負極および制御電極を有しており、前記制御電極に入力される制御信号に応じてオンまたはオフされ、
   前記半導体装置は、
   前記第１半導体素子の前記正極と電気的に接続される第１主電極と、
   前記第２半導体素子の前記負極と電気的に接続される第２主電極と、
   前記直列回路の出力電極と電気的に接続される第３主電極と、
   前記第１主電極および前記第２主電極の間に接続されるコンデンサとをさらに有し、
   前記試験する工程は、
   第１プローブおよび第２プローブの間に直流電源を接続し、かつ、前記第１プローブおよび第３プローブの間にインダクタを接続するステップと、
   前記第１プローブを前記第１主電極に接続し、前記第２プローブを前記第２主電極に接続し、かつ、前記第３プローブを前記第３主電極に接続するステップと、
   前記直流電源から供給される直流電圧により前記コンデンサを充電するステップと、
   前記コンデンサを充電した後に、前記第１半導体素子をオフ状態に保持し、かつ、前記第２半導体素子をスイッチングするための前記制御信号を前記第１半導体素子および前記第２半導体素子の前記制御電極にそれぞれ入力するステップと、
   前記スイッチング中に前記第２半導体素子が破壊されたときには、前記第１半導体素子をオンするための前記制御信号を前記第１半導体素子の前記制御電極に入力するステップとを備える、半導体装置の製造方法。
   

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