JP6888395B2

JP6888395B2 - スイッチの駆動回路

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Publication number: JP6888395B2
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Description

本発明は、スイッチの駆動回路に関する。

従来、第１端子、第２端子及び開閉制御端子を有するＭＯＳＦＥＴ又はＩＧＢＴ等のスイッチが知られている。スイッチは、第２端子に対する開閉制御端子の電位差が閾値電圧以上になることにより、第１端子から第２端子への電流の流通を許容するオン状態とされる。一方、スイッチは、上記電位差が閾値電圧未満になることにより、第１端子から第２端子への電流の流通を阻止するオフ状態とされる。

スイッチは、第１端子と開閉制御端子との間に形成された帰還容量を有している。ここで、スイッチがオフ状態とされている場合において、帰還容量を介して開閉制御端子に電荷が供給され得る。この場合、第２端子に対する開閉制御端子の電位差が閾値電圧以上になり、スイッチをオフ状態に維持したいにもかかわらず、スイッチが誤ってオン状態に切り替えられしまうことがある。

この問題を解決するための技術として、特許文献１には、スイッチの第２端子に接続されたバッファアンプを備える駆動回路が開示されている。バッファアンプは、開閉制御端子の電位を、スイッチの開閉制御端子に接続された放電経路の電位よりも低い負電位に保持するように、バッファアンプと第２端子との間に流れる電流を調整する。これにより、開閉制御端子に負電圧を印加し、スイッチが誤ってオン状態に切り替えられしまうことを抑制している。

特開２０１２−９０４３５号公報

特許文献１に開示された駆動回路では、スイッチが誤ってオン状態に切り替えられしまうことを抑制できるものの、負電圧に保持するためにバッファアンプに電流が流れ、バッファアンプで発生する損失が増加する懸念がある。

本発明は、スイッチが誤ってオン状態に切り替えられしまうことを抑制するために発生する損失を低減できるスイッチの駆動回路を提供することを主たる目的とする。

本発明は、第１端子、第２端子及び開閉制御端子を有し、前記第２端子に対する前記開閉制御端子の電位差が閾値電圧以上になることにより前記第１端子から前記第２端子への電流の流通を許容するオン状態とされ、前記電位差が前記閾値電圧未満になることにより前記第１端子から前記第２端子への電流の流通を阻止するオフ状態とされるスイッチに適用され、前記開閉制御端子と前記第２端子とを接続し、前記開閉制御端子から電荷を放電させるための放電経路と、前記放電経路に設けられ、前記第２端子側に接続された高電位端子及び前記開閉制御端子側に接続された低電位端子を有するコンデンサと、前記放電経路のうち前記高電位端子と前記第２端子との間に第１端が接続され、電流の交流成分を抑制する交流抑制部と、前記交流抑制部の第２端に接続された接続端子を有し、前記放電経路のうち前記高電位端子よりも前記第２端子側の電位を前記低電位端子の電位よりも高い電位に保持するように、前記接続端子と前記交流抑制部との間に流れる電流を調整する直流電圧生成部と、を備える。

本発明は、コンデンサと、直流電圧生成部とを備えている。これにより、放電経路のうちコンデンサの高電位端子よりもスイッチの第２端子側の電位が、コンデンサの低電位端子の電位よりも高い電位に保持されるように、直流電圧生成部の接続端子とコンデンサとの間に流れる電流が調整される。このため、開閉制御端子に負電圧を印加することができ、第１端子及び開閉制御端子の間に形成された帰還容量を介して開閉制御端子に電荷が供給されたとしても、スイッチが誤ってオン状態に切り替えられることを抑制できる。

ここで本発明によれば、開閉制御端子に負電圧を印加する場合に直流電圧生成部で発生する損失を低減できる。以下、この効果について説明する。スイッチをオン状態に切り替えるための充電電流が、開閉制御端子及び第２端子の間に形成された容量を介してコンデンサに供給される。充電電流により、第２端子に対する開閉制御端子の電位差が上昇して閾値電圧以上となり、スイッチがオン状態に切り替えられる。この際、開閉制御端子及び第２端子の間に形成された容量を介してコンデンサ側へと交流成分を有する電流が流れる。交流成分は、接続端子側から直流電圧生成部に流れ込もうとするものの、その流れが交流抑制部によって抑制される。このため、直流電圧生成部に流れる電流を低減でき、直流電圧生成部で発生する損失を低減することができる。

一方、スイッチをオフ状態に切り替えるために、開閉制御端子から放電経路を介して放電電流が流れる。これにより、第２端子に対する開閉制御端子の電位差が低下して閾値電圧未満となり、スイッチがオフ状態に切り替えられる。この際、コンデンサから、開閉制御端子及び第２端子の間に形成された容量を介して開閉制御端子側へと交流成分を有する電流が流れる。この場合、直流電圧生成部の接続端子からコンデンサ側へと交流成分を有する電流が流れようとするものの、その流れが交流抑制部によって抑制される。このため、直流電圧生成部に流れる電流を低減でき、直流電圧生成部で発生する損失を低減することができる。

このように本発明によれば、直流電圧生成部で発生する損失を低減することができ、ひいては駆動回路の損失を低減することができる。

第１実施形態に係る回転電機の制御システムの全体構成図。スイッチの駆動回路を示す図。スイッチの駆動態様を示すタイムチャート。制限用，プルダウン抵抗体の抵抗値とソース電圧，損失との関係を示す図。第２実施形態に係るスイッチの駆動回路を示す図。第３実施形態に係るスイッチの駆動回路を示す図。第４実施形態に係るスイッチの駆動回路を示す図。第５実施形態に係るスイッチの駆動回路を示す図。第６実施形態に係るスイッチの駆動回路を示す図。第７実施形態に係るスイッチの駆動回路を示す図。異常診断処理の手順を示すフローチャート。第８実施形態に係るスイッチの駆動回路を示す図。

＜第１実施形態＞
以下、本発明に係るスイッチの駆動回路を具体化した第１実施形態について、図面を参照しつつ説明する。本実施形態に係る駆動回路は、回転電機の制御システムを構成する。

図１に示すように、制御システムは、直流電源としてのバッテリ１０、電力変換器としてのインバータ２０及び回転電機３０を備えている。回転電機３０は、インバータ２０を介してバッテリ１０に接続されている。なおバッテリ１０及びインバータ２０の間には、平滑コンデンサ１１が設けられている。また回転電機３０としては、例えば永久磁石界磁型の同期機が用いられればよい。

インバータ２０は、３相分の上，下アームスイッチＳＷを備えている。各相の上，下アームスイッチＳＷの接続点には、回転電機３０の巻線３１の第１端が接続されている。各相の巻線３１の第２端は、中性点で接続されている。本実施形態では、インバータ２０のスイッチＳＷとして、電圧制御形の半導体スイッチング素子が用いられ、より具体的にはＮチャネルＭＯＳＦＥＴが用いられている。このため、スイッチＳＷのゲートが開閉制御端子に相当し、スイッチＳＷのドレインが第１端子に相当し、スイッチＳＷのソースが第２端子に相当する。スイッチＳＷには、ボディダイオードＦＤが逆並列に接続されている。なおスイッチＳＷに、外付けのフリーホイールダイオードＦＤが逆並列に接続されていてもよい。

インバータ２０は、駆動回路Ｄｒを備えている。駆動回路Ｄｒは、各スイッチＳＷに対応して個別に設けられている。駆動回路Ｄｒによって各スイッチＳＷが駆動される。これにより、インバータ２０の各相において、上アームスイッチＳＷと下アームスイッチＳＷとがスイッチング周期Ｔｓｗ毎に交互にオン状態とされる。

続いて図２を用いて、スイッチＳＷの駆動回路Ｄｒについて説明する。図２には、スイッチＳＷの入力容量に関連する等価ゲート容量２１と、帰還容量２２とを示す。

駆動回路Ｄｒは、メイン電源４０と、１つのドライブＩＣ５０とを備えている。ドライブＩＣ５０は、集積回路であり、充電用スイッチ５１及び放電用スイッチ５２を備えている。本実施形態では、充電用スイッチ５１としてＰＮＰ型トランジスタが用いられ、放電用スイッチ５２としてＮＰＮ型トランジスタが用いられている。

ドライブＩＣ５０の第１端子部Ｐ１には、メイン電源４０と、充電用スイッチ５１のエミッタとが接続されている。充電用スイッチ５１のコレクタと放電用スイッチ５２のコレクタとにはドライブＩＣ５０の第２端子部Ｐ２が接続されている。第２端子部Ｐ２には、第１電気経路４１を介してスイッチＳＷのゲートが接続されている。第１電気経路４１には、ゲート抵抗体４２が設けられている。

なお本実施形態において、ドライブＩＣ５０における第１端子部Ｐ１から第２端子部Ｐ２までの電気経路と、第１電気経路４１とが、スイッチＳＷのゲートに電荷を充電するための充電経路に相当する。

放電用スイッチ５２のエミッタには、ドライブＩＣ５０の第３端子部Ｐ３が接続されている。第３端子部Ｐ３には、第２電気経路４３を介してコンデンサ４４の低電位側端子が接続されている。コンデンサ４４の高電位側端子には、第３電気経路４５を介してスイッチＳＷのソースが接続されている。コンデンサ４４は、スイッチＳＷのスイッチング毎に繰り返される充放電電荷を一時的に蓄えておく機能を有している。

なお本実施形態において、第１電気経路４１、ドライブＩＣ５０における第２端子部Ｐ２から第３端子部Ｐ３までの電気経路、第２電気経路４３及び第３電気経路４５が放電経路に相当する。放電経路のうち第１電気経路４１の部分は充電経路と共通化されている。

駆動回路Ｄｒは、プルダウン抵抗体４６を備えている。プルダウン抵抗体４６の第１端には、第１電気経路４１のうちゲート抵抗体４２よりもスイッチＳＷのゲート側が接続されている。プルダウン抵抗体４６の第２端には、第３電気経路４５が接続されている。プルダウン抵抗体４６は、例えば放電用スイッチ５２をオンできない異常等、ゲート電荷を放電できなくなることを回避するために設けられている。プルダウン抵抗体４６の抵抗値Ｒｐは、ゲート抵抗体４２の抵抗値よりも大きい。

駆動回路Ｄｒは、交流抑制部としての制限用抵抗体６０、オペアンプ６１、基準電源６２、第１抵抗体６３及び第２抵抗体６４を備えている。本実施形態において、制限用抵抗体６０、オペアンプ６１、基準電源６２、第１抵抗体６３及び第２抵抗体６４が直流電圧生成部に相当する。制限用抵抗体６０の第１端には、第３電気経路４５が接続され、制限用抵抗体６０の第２端には、オペアンプ６１の出力端子が接続されている。オペアンプ６１の反転入力端子には、制限用抵抗体６０の第２端が接続されている。なお本実施形態において、オペアンプ６１の出力端子が接続端子に相当する。

基準電源６２には、第１抵抗体６３及び第２抵抗体６４の直列接続体を介して第２電気経路４３が接続されている。第１抵抗体６３と第２抵抗体６４との接続点には、オペアンプ６１の非反転入力端子が接続されている。本実施形態では、第２電気経路４３に対するオペアンプ６１の非反転入力端子の電位差が基準電圧Ｖｒｅｆとされている。第２電気経路４３に対するオペアンプ６１の出力端子の電位差が基準電圧Ｖｒｅｆに保持されるようにオペアンプ６１が動作する。

ドライブＩＣ５０は、駆動制御部５３を備えている。駆動制御部５３は、駆動信号がオン指令であると判定した場合、充電処理によりスイッチＳＷをオン状態に切り替える。駆動制御部５３は、駆動信号がオフ指令であると判定した場合、放電処理によりスイッチＳＷをオフ状態に切り替える。駆動信号は、例えば駆動回路Ｄｒの外部から入力される。

図３を用いて充電処理及び放電処理について説明する。図３には、充電用スイッチ５１，放電用スイッチ５２の駆動状態、スイッチＳＷのゲートに対するソースの電位差であるゲート電圧Ｖｇｓ、スイッチＳＷのソースに対する第２電気経路４３の電位差である負電圧Ｖｎ（＜０）、並びにコンデンサ４４に蓄積された実際の電荷量である実電荷量Ｑｓの推移を示す。また図３において、Ｖｐ（＞０）はスイッチＳＷのソースに対するメイン電源４０の電位差である電源電圧を示す。

時刻ｔ１において、駆動信号がオフ指令からオン指令に切り替わる。このため駆動制御部５３は、充電用スイッチ５１をオン状態に切り替え、放電用スイッチ５２をオフ状態に切り替える充電処理を行う。これにより、メイン電源４０から充電用スイッチ５１及び第１電気経路４１を介してゲートに電荷が供給され、ゲート電圧Ｖｇｓが閾値電圧以上の「Ｖｐ−Ｖｎ」とされる。その結果、スイッチＳＷがオフ状態からオン状態に切り替えられ、スイッチＳＷのドレインからソースへの電流の流通が許容される。

充電処理中においては、メイン電源４０から第１電気経路４１及び等価ゲート容量２１を介してコンデンサ４４に充電電荷が流れ込む。この際、充電電荷の全て又は大部分がコンデンサ４４に蓄えられる。このため図３に示すように、充電処理が行われる期間と放電処理が行われる期間とで、スイッチＳＷのゲート充電電荷量（Gate charge capacity）Ｑｇだけ実電荷量Ｑｓが変化する。充電電荷の全て又は大部分がコンデンサ４４に蓄えられるのは、充電処理中において等価ゲート容量２１を介してコンデンサ４４側へと流れ込んだ交流成分を有する電流がオペアンプ６１に流れ込もうとするのを制限用抵抗体６０が遮断するためである。本実施形態では、制限用抵抗体６０の抵抗値Ｒｓ、コンデンサ４４の静電容量Ｃｓ及びスイッチＳＷのスイッチング周期Ｔｓｗを用いて、下式（ｅｑ１）を満たすように抵抗値Ｒｓ，静電容量Ｃｓが設定されている。これにより、交流成分を有する電流がオペアンプ６１に流れ込もうとするのを遮断する効果を高めている。

その後時刻ｔ２において、駆動信号がオン指令からオフ指令に切り替わる。このため駆動制御部５３は、充電用スイッチ５１をオフ状態に切り替え、放電用スイッチ５２をオン状態に切り替える放電処理を行う。これにより、コンデンサ４４から、等価ゲート容量２１、第１電気経路４１、放電用スイッチ５２及び第２電気経路４３を介してゲートから電荷が放電され、ゲート電圧Ｖｇｓが閾値電圧未満の「Ｖｎ」とされる。その結果、スイッチＳＷがオン状態からオフ状態に切り替えられ、スイッチＳＷのドレインからソースへの電流の流通が阻止される。ちなみに、オフ状態への切り替えを規定する閾値電圧と、オン状態への切り替えを規定する閾値電圧とは、互いに同一の値であってもよいし、異なる値であってもよい。

放電処理中においては、等価ゲート容量２１を介してコンデンサ４４から電荷が引き抜かれる。この際、放電処理中にコンデンサ４４に蓄積された電荷の全て又は大部分が等価ゲート容量２１を介して第１電気経路４１側に放電される。これは、放電処理中においてオペアンプ６１の出力端子から流れ出そうとする電流交流成分が制限用抵抗体６０により遮断されるためである。本実施形態では、上式（ｅｑ１）を満たすように抵抗値Ｒｓ，静電容量Ｃｓが設定されているため、電流交流成分がオペアンプ６１の出力端子から流れ出そうとするのを遮断する効果を高めている。

その後、時刻ｔ１からスイッチング周期Ｔｓｗ経過する時刻ｔ３において、充電処理が開始され、その後時刻ｔ４において放電処理が開始される。以上説明した構成によれば、充電処理及び放電処理が繰り返し行われる過程において、オペアンプ６１に流れる電流を低減でき、オペアンプ６１で発生する損失を低減することができる。

なお図３に示すように、負電圧Ｖｎは、基準電圧Ｖｒｅｆを中心として変化する。また図３に示すように、充電処理が行われる時刻ｔ１〜ｔ２，ｔ３〜ｔ４の負電圧Ｖｎと、放電処理が行われる時刻ｔ２〜ｔ３の負電圧Ｖｎとの差ΔＶは「ΔＶ＝Ｑｇ／Ｃｓ」とされる。

続いて、プルダウン抵抗体４６を介して制限用抵抗体６０に直流成分を有する電流が流れることについて説明する。プルダウン抵抗体４６を介して制限用抵抗体６０には直流電流が定常的に流れ込む。これにより、制限用抵抗体６０に電圧降下が生じる。この場合、第２電気経路４３に対するコンデンサ４４の高電位端子側の電位差であるソース電圧Ｖｓと、基準電圧Ｖｒｅｆとの差である電圧誤差ΔＶｅｒが生じる。電圧誤差ΔＶｅｒは、図４に示すように、制限用抵抗体６０の抵抗値Ｒｓを小さくするほど小さくなる。しかしながら、制限用抵抗体６０の抵抗値Ｒｓが小さくなるほど、オペアンプ６１に流れる電流交流成分の抑制効果が小さくなるため、オペアンプ６１で発生する損失が大きくなる。一方、制限用抵抗体６０の抵抗値Ｒｓを大きくするほどオペアンプ６１で発生する損失は小さくなる。しかしながら、制限用抵抗体６０の抵抗値Ｒｓが大きくなるほど、電圧誤差ΔＶｅｒが大きくなる。

ここで、電圧誤差ΔＶｅｒは、プルダウン抵抗体４６の抵抗値Ｒｐを大きくするほど小さくなる。このため、制限用抵抗体６０の抵抗値Ｒｓ及びプルダウン抵抗体４６の抵抗値Ｒｐを適正に選択することにより、スイッチＳＷが誤ってオン状態に切り替えられることを抑制しつつ、オペアンプ６１で発生する損失の低減効果を高めることができる。なお本実施形態では、制限用抵抗体６０の抵抗値Ｒｓをプルダウン抵抗体４６の抵抗値Ｒｐよりも小さくしている。

以上説明した本実施形態によれば、オペアンプ６１で発生する損失であって、ゲート充電電荷量Ｑｇ及びスイッチング周波数ｆｓｗ（＝１／Ｔｓｗ）が大きいほど大きくなる損失を、制限用抵抗体６０を備えることにより低減することができる。これにより、駆動回路Ｄｒの損失を低減することができる。特に近年、ゲート充電電荷量Ｑｇが大きいスイッチＳＷが用いられたり、スイッチング周波数ｆｓｗが高くされたりするため、本実施形態の損失低減効果のメリットが大きい。

＜第２実施形態＞
以下、第２実施形態について、上記第１実施形態との相違点を中心に図面を参照しつつ説明する。図５に示すように、駆動回路Ｄｒは、交流抑制部として、制限用抵抗体６０に代えて受動素子であるインダクタ素子６５を備えている。なお図５において、先の図２に示した構成と同一の構成については、便宜上、同一の符号を付している。

本実施形態では、インダクタ素子６５のインダクタンスＬｓを用いて、下式（ｅｑ２）を満たすようにインダクタ素子６５のインダクタンスＬｓ及びコンデンサ４４の静電容量Ｃｓが設定されている。これにより、交流成分を有する電流がオペアンプ６１に流れ込もうとするのを遮断する効果を高めている。

また本実施形態によれば、プルダウン抵抗体４６を介してインダクタ素子６５に直流電流が流れたとしても、インダクタ素子６５で生じる電圧降下量を制限用抵抗体６０に直流電流が流れる場合に生じる電圧降下量よりも小さくできる。

＜第３実施形態＞
以下、第３実施形態について、上記第１実施形態との相違点を中心に図面を参照しつつ説明する。図６に示すように、オペアンプ６１の反転入力端子には、制限用抵抗体６０の第２端に代えて制限用抵抗体６０の第１端が接続されている。なお図６において、先の図２に示した構成と同一の構成については、便宜上、同一の符号を付している。

本実施形態によれば、第２電気経路４３に対する制限用抵抗体６０の第１端側の電位を基準電圧Ｖｒｅｆに保持するようにオペアンプ６１が動作する。このため、プルダウン抵抗体４６を介して制限用抵抗体６０に直流電流が流れたとしても、ソース電圧Ｖｓと基準電圧Ｖｒｅｆとの誤差を低減することができる。

＜第４実施形態＞
以下、第４実施形態について、上記第１実施形態との相違点を中心に図面を参照しつつ説明する。図７に示すように、駆動回路Ｄｒは、第２抵抗体６４に代えてツェナーダイオード６６を備えている。なお図７において、先の図２に示した構成と同一の構成については、便宜上、同一の符号を付している。

ツェナーダイオード６６のアノードには、第２電気経路４３が接続され、ツェナーダイオード６６のカソードには、第１抵抗体６３の第１端が接続されている。第１抵抗体６３の第２端には、メイン電源４０が接続されている。ツェナーダイオード６６のツェナー電圧が基準電圧Ｖｒｅｆに設定されている。

以上説明した本実施形態によれば、上記第１実施形態の効果と同様の効果を得ることができる。

＜第５実施形態＞
以下、第５実施形態について、上記第１実施形態との相違点を中心に図面を参照しつつ説明する。図８に示すように、ドライブＩＣ５０は、基準電源を生成するためのレギュレータ５４を備えている。なお図８において、先の図２に示した構成と同一の構成については、便宜上、同一の符号を付している。

レギュレータ５４の入力側には第１端子部Ｐ１が接続され、レギュレータ５４の出力側には第４端子部Ｐ４が接続されている。レギュレータ５４は、第５端子部Ｐ５を介して第２電気経路４３と接続されている。レギュレータ５４は、メイン電源４０の出力電圧を先の図２の基準電源６２の出力電圧と同じ電圧に調整して出力する。第４端子部Ｐ４には第１抵抗体６３が接続されている。

＜第６実施形態＞
以下、第６実施形態について、上記第４実施形態との相違点を中心に図面を参照しつつ説明する。図９に示すように、駆動回路Ｄｒはオペアンプ６１を備えていない。このため、ツェナーダイオード６６のカソードには、制限用抵抗体６０の第２端が接続されている。本実施形態において、メイン電源４０、制限用抵抗体６０、第１抵抗体６３及びツェナーダイオード６６が直流電圧生成部に相当する。なお図９において、先の図７に示した構成と同一の構成については、便宜上、同一の符号を付している。

以上説明した本実施形態によれば、上記第４実施形態の効果に準じた効果を得ることはできる。

＜第７実施形態＞
以下、第７実施形態について、上記第１実施形態との相違点を中心に図面を参照しつつ説明する。図１０に示すように、駆動回路Ｄｒは、その内部の異常を診断するための構成として、第１コンパレータ７０及び第２コンパレータ７１を備えている。なお図１０において、先の図２に示した構成と同一の構成については、便宜上、同一の符号を付している。

コンデンサ４４の高電位端子には、第１コンパレータ７０の非反転入力端子と、第２コンパレータ７１の反転入力端子とが接続されている。このため、第１コンパレータ７０の非反転入力端子と第２コンパレータ７１の反転入力端子とには、ソース電圧Ｖｓが入力される。

第１コンパレータ７０の反転入力端子には過電圧閾値ＶＨが入力され、第２コンパレータ７１の非反転入力端子には、過電圧閾値ＶＨよりも小さい低電圧閾値ＶＬが入力される。第１コンパレータ７０の出力信号である第１信号ＳＦＨと、第２コンパレータ７１の出力信号である第２信号ＳＦＬとは、駆動制御部５３に入力される。駆動制御部５３は、第１信号ＳＦＨ及び第２信号ＳＦＬに基づいて、過電圧異常又は低電圧異常が生じているか否かを診断する異常診断処理を行う。この処理は、制限用抵抗体６０に流れ込む電流により制限用抵抗体６０に電圧降下が生じることを利用したものである。

過電圧異常は、スイッチＳＷのゲートとソースとの間のリーク電流が増加する異常である。過電圧異常には、例えば、スイッチＳＷのゲートとソースとの間に形成された経路のリーク電流が大きくなることが含まれる。図１０では、ゲートとソースとの間の経路２３を示すことで、ゲートリーク電流が大きくなることを示す。

低電圧異常は、第２電気経路４３と第３電気経路４５との間のリーク電流が増加する異常である。低電圧異常には、例えば、コンデンサ４４のリーク電流が大きくなることが含まれる。図１０では、コンデンサ４４の端子間の経路２４を示すことで、コンデンサリーク電流が大きくなることを示す。

過電圧異常が生じると、プルダウン抵抗体４６を介さずに、第１電気経路４１側から制限用抵抗体６０へと流れ込む電流が増加する。制限用抵抗体６０へと流れ込む電流が増加する状況下、制限用抵抗体６０の第２端の電圧を基準電圧Ｖｒｅｆに保持しようとオペアンプ６１が動作することにより、制限用抵抗体６０の第２端に対する第１端の電位差（＞０）が大きくなる。その結果、ソース電圧Ｖｓが上昇し、ソース電圧Ｖｓが過電圧閾値ＶＨよりも高くなり、第１信号ＳＦＨの論理がＬからＨに反転する。なお過電圧異常が生じたとしても、第２信号ＳＦＬの論理はＬに維持される。

低電圧異常が生じると、第２電気経路４３側へと流れ出るプルダウン抵抗体４６からの電流が増加する。流れ出る電流が増加する状況下、制限用抵抗体６０の第２端の電圧を基準電圧Ｖｒｅｆに保持しようとオペアンプ６１が動作することにより、制限用抵抗体６０の第２端に対する第１端の電位差（＜０）が大きくなる。その結果、ソース電圧Ｖｓが低下し、ソース電圧Ｖｓが低電圧閾値ＶＬよりも低くなり、第２信号ＳＦＬの論理がＬからＨに反転する。なお低電圧異常が生じたとしても、第１信号ＳＦＨの論理はＬに維持される。

図１１に、駆動制御部５３により実行される異常診断処理の手順を示す。この処理は、例えば所定の処理周期毎に繰り返し実行される。本実施形態において、駆動制御部５３及び各コンパレータ７０，７１が診断部に相当する。

ステップＳ１０では、第１信号ＳＦＨの論理がＨであるか否かを判定する。

ステップＳ１０においてＨであると判定した場合には、ステップＳ１１に進み、過電圧異常であると判定する。またステップＳ１１では、過電圧異常である旨を駆動回路Ｄｒの外部に通知する。

続くステップＳ１２では、第２信号ＳＦＬの論理がＨであるか否かを判定する。

ステップＳ１２においてＨであると判定した場合には、ステップＳ１３に進み、低電圧異常であると判定する。またステップＳ１３では、低電圧異常である旨を駆動回路Ｄｒの外部に通知する。

以上説明した本実施形態によれば、駆動回路Ｄｒにおいて過電圧異常又は低電圧異常が生じていることを把握することができる。

＜第８実施形態＞
以下、第８実施形態について、上記第１実施形態との相違点を中心に図面を参照しつつ説明する。本実施形態では、インバータ２０を構成する各相の上，下アームを構成するスイッチが複数のスイッチの並列接続体で構成されている。図１２には、各アームを構成するスイッチが２つのスイッチＳＷＡ，ＳＷＢで構成される例を示す。第１，第２スイッチＳＷＡ，ＳＷＢには、第１，第２ボディダイオードＦＤＡ，ＦＤＢが逆並列接続されている。なお図１２において、先の図２に示した構成と同一の構成については、便宜上、同一の符号を付している。

第２端子部Ｐ２には、第１Ａ電気経路４１ａを介して第１スイッチＳＷＡのゲートが接続されている。第１Ａ電気経路４１ａには、第１ゲート抵抗体４２ａが設けられている。第１Ａ電気経路４１ａのうち第１ゲート抵抗体４２ａよりも第２端子部Ｐ２側には、第１Ｂ電気経路４１ｂを介して第２スイッチＳＷＢのゲートが接続されている。第１Ｂ電気経路４１ｂには、第２ゲート抵抗体４２ｂが設けられている。

第１Ｂ電気経路４１ｂのうち第２ゲート抵抗体４２ｂよりも第１Ａ電気経路４１ａ側には、プルダウン抵抗体４６を介して制限用抵抗体６０の第１端が接続されている。

（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。

・図２に示す構成において、コンデンサ４４、制限用抵抗体６０、オペアンプ６１、基準電源６２、第１抵抗体６３及び第２抵抗体６４がドライブＩＣ５０に内蔵されていてもよい。

・上記第３〜第８実施形態において、制限用抵抗体６０をインダクタ素子６５に変更してもよい。

・上記第７実施形態において、過電圧異常又は低電圧異常のいずれか一方を診断してもよい。

・上記各実施形態において、プルダウン抵抗体４６は必須ではない。

・インバータ２０のスイッチＳＷとしては、ＮチャネルＭＯＳＦＥＴに限らず、例えばＩＧＢＴであってもよい。この場合、ＩＧＢＴのコレクタが第１端子に相当し、ＩＧＢＴのエミッタが第２端子に相当し、ＩＧＢＴのゲートが開閉制御端子に相当する。また、スイッチＳＷを備える電力変換器としては、３相のものに限らない。

４４…コンデンサ、４６…プルダウン抵抗体、６０…制限用抵抗体、６１…オペアンプ、６２…基準電源、ＳＷ…スイッチ、Ｄｒ…駆動回路。

Claims

第１端子、第２端子及び開閉制御端子を有し、前記第２端子に対する前記開閉制御端子の電位差（Ｖｇｓ）が閾値電圧以上になることにより前記第１端子から前記第２端子への電流の流通を許容するオン状態とされ、前記電位差が前記閾値電圧未満になることにより前記第１端子から前記第２端子への電流の流通を阻止するオフ状態とされるスイッチ（ＳＷ，ＳＷＡ，ＳＷＢ）に適用され、
前記開閉制御端子と前記第２端子とを接続し、前記開閉制御端子から電荷を放電させるための放電経路（４１，Ｐ２，Ｐ３，４３，４５，４１ａ，４１ｂ）と、
前記放電経路に設けられ、前記第２端子側に接続された高電位端子及び前記開閉制御端子側に接続された低電位端子を有するコンデンサ（４４）と、
前記放電経路のうち前記高電位端子と前記第２端子との間に第１端が接続され、電流の交流成分を抑制する交流抑制部としてのインダクタ（６５）と、
前記交流抑制部の第２端に接続された接続端子を有し、前記放電経路のうち前記高電位端子よりも前記第２端子側の電位を前記低電位端子の電位よりも高い電位に保持するように、前記接続端子と前記交流抑制部との間に流れる電流を調整する直流電圧生成部（４０，５４，６１〜６５）と、を備えるスイッチの駆動回路。
前記インダクタのインダクタンス（Ｌｓ）と前記コンデンサの静電容量（Ｃｓ）との乗算値の平方根が前記スイッチのスイッチング周期（Ｔｓｗ）よりも大きくなるように前記インダクタのインダクタンスと前記コンデンサの静電容量とが設定されている請求項１に記載のスイッチの駆動回路。
第１端子、第２端子及び開閉制御端子を有し、前記第２端子に対する前記開閉制御端子の電位差（Ｖｇｓ）が閾値電圧以上になることにより前記第１端子から前記第２端子への電流の流通を許容するオン状態とされ、前記電位差が前記閾値電圧未満になることにより前記第１端子から前記第２端子への電流の流通を阻止するオフ状態とされるスイッチ（ＳＷ，ＳＷＡ，ＳＷＢ）に適用され、
前記開閉制御端子と前記第２端子とを接続し、前記開閉制御端子から電荷を放電させるための放電経路（４１，Ｐ２，Ｐ３，４３，４５，４１ａ，４１ｂ）と、
前記放電経路に設けられ、前記第２端子側に接続された高電位端子及び前記開閉制御端子側に接続された低電位端子を有するコンデンサ（４４）と、
前記放電経路のうち前記高電位端子と前記第２端子との間に第１端が接続され、電流の交流成分を抑制する交流抑制部（６０，６５）と、
前記交流抑制部の第２端に接続された接続端子を有し、前記放電経路のうち前記高電位端子よりも前記第２端子側の電位を前記低電位端子の電位よりも高い電位に保持するように、前記接続端子と前記交流抑制部との間に流れる電流を調整する直流電圧生成部（６１〜６４）と、を備え、
前記直流電圧生成部は、
前記交流抑制部の第１端又は前記交流抑制部の第２端に接続された反転入力端子と、
基準電圧（Ｖｒｅｆ）が印加される非反転入力端子と、
前記接続端子としての出力端子と、を有するオペアンプ（６１）を含むスイッチの駆動回路。
第１端子、第２端子及び開閉制御端子を有し、前記第２端子に対する前記開閉制御端子の電位差（Ｖｇｓ）が閾値電圧以上になることにより前記第１端子から前記第２端子への電流の流通を許容するオン状態とされ、前記電位差が前記閾値電圧未満になることにより前記第１端子から前記第２端子への電流の流通を阻止するオフ状態とされるスイッチ（ＳＷ，ＳＷＡ，ＳＷＢ）に適用され、
前記開閉制御端子と前記第２端子とを接続し、前記開閉制御端子から電荷を放電させるための放電経路（４１，Ｐ２，Ｐ３，４３，４５，４１ａ，４１ｂ）と、
前記放電経路に設けられてかつ第１端が前記開閉制御端子側に接続され、前記スイッチをオフ状態に切り替える場合にオン状態にされる放電スイッチ（５２）と、
前記放電経路に設けられ、前記放電スイッチの第２端側に接続された低電位端子、及び前記第２端子側に接続された高電位端子を有するコンデンサ（４４）と、
前記放電経路のうち前記高電位端子と前記第２端子との間に第１端が接続され、電流の交流成分を抑制する交流抑制部としての制限用抵抗体（６０）と、
前記制限用抵抗体の第２端にカソードが接続され、アノードが前記低電位端子に接続されたツェナーダイオード（６６）と、
前記カソードに第１端が接続された抵抗体（６３）と、
前記抵抗体の第２端に接続された電源（４０）と、を備えるスイッチの駆動回路。
前記抵抗体の抵抗値（Ｒｓ）と前記コンデンサの静電容量（Ｃｓ）との乗算値が前記スイッチのスイッチング周期（Ｔｓｗ）よりも大きくなるように前記抵抗体の抵抗値と前記コンデンサの静電容量とが設定されている請求項４に記載のスイッチの駆動回路。
前記交流抑制部の第１端側の電位に基づいて、前記放電経路のうち前記高電位端子側と前記低電位端子側との間のリーク電流の増加異常、及び前記開閉制御端子と前記第２端子との間のリーク電流の増加異常のうち少なくとも一方が生じていることを診断する診断部（５３，７０，７１）を備える請求項１〜５のいずれか１項に記載のスイッチの駆動回路。