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TECHNISCHES GEBIET
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Die vorliegende Offenbarung bezieht sich auf Gate-Treiberschaltungen.
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STAND DER TECHNIK
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Unter den Gate-Treiberschaltungen zum Treiben des Gates eines Zieltransistors sind einige mit einer Spiegelklemmfunktion bekannt (siehe z. B. das unten angegebene Patentdokument 1). Die Spiegelklemmfunktion verwendet einen Spiegelklemmtransistor, der mit dem Gate des Zieltransistor verbunden ist. Wenn der Zieltransistor ausgeschaltet ist, wird der Spiegelklemmtransistor derart eingeschaltet, dass elektrische Ladung vom Gate des Zieltransistor über den Spiegelklemmtransistor abgezogen werden kann. Dadurch wird ein Anstieg der Gate-Spannung des Zieltransistor verhindert und somit ein fehlerhaftes Einschalten des Zieltransistor verhindert.
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ZITIERLISTE
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PATENTLITERATUR
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Patentdokument 1:
JP-A-2012-257421 -
ÜBERBLICK ÜBER DIE ERFINDUNG
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TECHNISCHE AUFGABE
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In Gate-Treiberschaltungen ist es wünschenswert, die Verluste beim Abschalten des Zieltransistor zu verringern.
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Ziel der vorliegenden Offenbarung ist es, eine Gate-Treiberschaltung (Gate-Ansteuerschaltung) bereitzustellen, die ein fehlerhaftes Einschalten eines Zieltransistors verhindern und den Verlust beim Ausschalten des Zieltransistors reduzieren kann.
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LÖSUNG DER AUSFGABE
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Gemäß einem Aspekt der vorliegenden Offenbarung ist beispielsweise eine Gate-Treiberschaltung eingerichtet, in der Lage zu sein, einen Zieltransistor mit einem Gate und einem ersten Anschluss zu treiben (anzusteuern), umfassend: einen Anwendungsanschluss, an den eine negative Spannung angelegt wird; einen Treibertransistor, der einen mit einem Steuersignal gespeisten Steueranschluss aufweist und der zwischen das Gate des Zieltransistors und den Anwendungsanschluss geschaltet ist; und einen Vorspannungsschalter, der eingerichtet ist, den ersten Anschluss des Treibertransistors wahlweise (gezielt) entweder mit einem Massepotenzial oder der negativen Spannung entsprechend dem logischen Pegel des Steuersignals zu einem Zeitpunkt zu speisen, der gegenüber dem Zeitpunkt zu dem das Steuersignal einen logischen Pegel desselben schaltet, verzögert ist.
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VORTEILHAFTE WIRKUNGEN DER ERFINDUNG
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Gemäß der vorliegenden Offenbarung ist es möglich, eine Gate-Treiberschaltung bereitzustellen, die ein fehlerhaftes Einschalten eines Zieltransistor verhindern und die Verluste beim Ausschalten des Zieltransistor reduzieren kann.
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KURZBESCHREIBUNG DER ZEICHNUNGSFIGUREN
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- 1 ist eine Ansicht, die ein Beispiel für eine Gate-Treiberschaltung zeigt.
- 2 ist ein Zeitdiagramm, das ein Beispiel für die Wellenformen der Gate-Source-Spannungen in der in 1 dargestellten Gate-Treiberschaltung zeigt.
- 3 ist eine Ansicht, die ein weiteres Beispiel für eine Gate-Treiberschaltung zeigt.
- 4 ist ein Zeitdiagramm, das ein Beispiel für die Wellenformen der Gate-Source-Spannungen in der in 3 dargestellten Gate-Treiberschaltung zeigt.
- 5 ist eine Ansicht, die die Konfiguration einer Gate-Treiberschaltung eines Vergleichsbeispiels zeigt.
- 6 ist eine Ansicht, die einen Teil der internen Konfiguration eines High-Side-Gate-Treibers zeigt.
- 7 ist eine Ansicht, die die Konfiguration einer Gate-Treiberschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt.
- 8 ist ein Zeitdiagramm, das ein Beispiel für den Betrieb der Gate-Treiberschaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
- 9 ist eine Ansicht, die die Konfiguration eines Vorspannungsschalters gemäß einem ersten modifizierten Beispiel zeigt.
- 10 ist eine Ansicht, die die Konfiguration eines Vorspannungsschalters gemäß einem zweiten modifizierten Beispiel zeigt.
- 11 ist eine Ansicht, die die Konfiguration einer Gate-Treiberschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.
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BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
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Beschreibende Ausführungsformen der vorliegenden Erfindung werden im Folgenden unter Bezugnahme auf die beigefügten Zeichnungsfiguren beschrieben.
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< 1. Aufgaben >
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1 ist eine Ansicht, die ein Beispiel für eine Gate-Treiberschaltung zeigt. Die in 1 dargestellte Gate-Treiberschaltung GD1 steuert die Gates eines High-Side-Transistors QH und eines Low-Side-Transistors QL als Zieltransistoren an.
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Die High-Side- und Low-Side-Transistoren QH und QL sind als NMOS-Transistoren eingerichtet. Der Drain des High-Side-Transistors QH ist mit einem Anwendungsanschluss für eine Versorgungsspannung Vin verbunden. Die Source des High-Side-Transistors QH ist an einem Knoten Nsw mit dem Drain des Low-Side-Transistors QL verbunden. Die Source des Low-Side-Transistors QL ist mit Masse verbunden. Die High-Side- und Low-Side-Transistoren QH und QL sind zum Beispiel als MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistoren) eingerichtet, die SiC, GaN, Si oder dergleichen als Halbleitermaterial verwenden. Die High-Side- und Low-Side-Transistoren QH und QL können stattdessen als IGBTs (Insulated-Gate Bipolar Transistors) eingerichtet sein. In einem Fall, in dem die High-Side- und Low-Side-Transistoren QH und QL IGBTs sind, ist der Kollektor des High-Side-Transistors QH mit dem Anwendungsanschluss für die Versorgungsspannung Vin und der Emitter des Low-Side-Transistors QL mit der Masse verbunden.
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Die Gate-Treiberschaltung GD1 umfasst einen High-Side-Treiber DrH und einen Low-Side-Treiber DrL.
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Der High-Side-Treiber DrH steuert das Gate des High-Side-Transistors QH. Der High-Side-Treiber DrH umfasst einen High-Side-PMOS-Transistor PM und einen Low-Side-NMOS-Transistor NM. Die Drains des PMOS-Transistors PM und des NMOS-Transistors NM sind an einem Knoten Ng verbunden, der mit dem Gate des High-Side-Transistors QH verbunden ist. Die Source des PMOS-Transistors PM ist mit dem Anschluss für die Versorgungsspannung verbunden. Die Source des NMOS-Transistors NM ist mit der Source des High-Side-Transistors QH verbunden.
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Der Low-Side-Treiber DrL treibt (steuert) das Gate des Low-Side-Transistors QL. Die interne Konfiguration des Low-Side-Treibers DrL ähnelt der des zuvor beschriebenen High-Side-Treibers DrH und ist daher in 1 nicht dargestellt.
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Die High-Side- und Low-Side-Treiber DrH und DrL schalten die High-Side- und Low-Side-Transistoren QH und QL jeweils komplementär, um eine Schaltspannung Vsw am Knoten Nsw zu erzeugen. Der Begriff „komplementär“ schließt nicht einen Betrieb aus, bei dem eine Totzeit vorgesehen ist, damit die High-Side- und Low-Side-Transistoren QH und QL beide ausgeschaltet sein können.
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2 ist ein Zeitdiagramm, das ein Beispiel für die Wellenformen der Gate-Source-Spannung Vgsh des High-Side-Transistors QH in 1 und der Gate-Source-Spannung Vgsl des Low-Side-Transistors QL in 1 zeigt. Wenn im High-Side-Treiber DrH der PMOS-Transistor PM eingeschaltet ist und der NMOS-Transistor NM ausgeschaltet ist, liegt die Gate-Source-Spannung Vgsh auf hohem Pegel. Wie in 2 dargestellt, ist die Zeitspanne, in der die Gate-Source-Spannung Vgsh auf hohem Pegel ist, eine Ein-Zeitspanne Ton, in der der High-Side-Transistor QH eingeschaltet ist. In der Ein-Zeitspanne Ton ist die Gate-Source-Spannung Vgsl des Low-Side-Transistors QL gleich 0 V und der Low-Side-Transistor QL ist ausgeschaltet.
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Wenn später der PMOS-Transistor PM abschaltet und der NMOS-Transistor NM einschaltet, beginnt, wie in 2 gezeigt, eine Ausschaltzeitspanne toff, während die Gate-Source-Spannung Vgsh auf 0 V fällt und der High-Side-Transistor QH abschaltet. Nun beginnt eine Totzeit Td, in der die High-Side- und Low-Side-Transistoren QH und QL beide ausgeschaltet sind.
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Endet die Totzeit Td, so hebt der Low-Side-Treiber DrL die Gate-Source-Spannung Vgsl von 0 V an und der Low-Side-Transistor QL schaltet ein. Zu diesem Zeitpunkt fließt, wie in 1 gezeigt, ein Strom i über die parasitäre Gate-Drain-Kapazität Cgd des High-Side-Transistors QH und über die parasitäre Induktivität Lpar der Verbindungsleitung zwischen der Source des NMOS-Transistors NM und der Source des High-Side-Transistors QH. Dies führt dazu, dass die Gate-Source-Spannung Vgsh in die positive Richtung ansteigt. Wenn die Gate-Source-Spannung Vgsh über eine Schwellenspannung Vth ansteigt, schaltet der High-Side-Transistor QH fälschlicherweise ein, d. h. es kommt zu einem fehlerhaften Einschalten. In diesem Fall fließt, wie in 1 gezeigt, ein Durchgangsstrom I durch die High-Side- und Low-Side-Transistoren QH und QL.
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Auch wenn der High-Side-Transistor QH nach der Totzeit eingeschaltet wird, kann die Gate-Source-Spannung Vgsl des Low-Side-Transistors QL ansteigen, was zu einem fehlerhaften Einschalten des Low-Side-Transistors QL führt. Das heißt, beim Einschalten eines der Zieltransistoren kann die Gate-Source-Spannung Vgs des anderen ansteigen, was zu einem fehlerhaften Einschalten führt.
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3 ist eine Ansicht, die ein weiteres Beispiel für eine Gate-Treiberschaltung zeigt. Die in 3 dargestellte Gate-Treiberschaltung GD2 unterscheidet sich in ihrer Konfiguration von der zuvor beschriebenen Gate-Treiberschaltung GD1 dadurch, dass die Source des NMOS-Transistors NM im High-Side-Treiber DrH mit einer negativen Spannung Vn1 relativ zur Source des High-Side-Transistors QH gespeist wird und dass die Source des NMOS-Transistors im Low-Side-Treiber DrL mit einer negativen Spannung Vn2 relativ zur Source (GND) des Low-Side-Transistors QL gespeist wird. Das heißt, in der Gate-Treiberschaltung GD2 ist jeder Treiber negativ vorgespannt.
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4 ist ein Zeitdiagramm, das ein Beispiel für die Wellenformen der Gate-Source-Spannungen Vgsh und Vgsl der High-Side- und Low-Side-Transistoren QH und QL zeigt, die von der Gate-Treiberschaltung GD2, wie oben beschrieben, angesteuert werden. In 4 stellen die gestrichelten Linien die Wellenformen dar, die in einer Konfiguration ohne negative Vorspannung beobachtet werden.
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Wie in 4 gezeigt, ist Vgsh eine negative Spannung Vnl, wenn der High-Side-Transistor QH ausgeschaltet ist; daher wird verhindert, dass Vgsh über die Schwellenspannung Vth ansteigt, selbst wenn Vgsh ansteigt, wenn der Low-Side-Transistor QL eingeschaltet wird. Auf diese Weise kann ein fehlerhaftes Einschalten des High-Side-Transistors QH verhindert werden. Wenn der Low-Side-Transistor QL ausgeschaltet ist, ist Vgsl eine negative Spannung Vn2; selbst wenn also beim Einschalten des High-Side-Transistors QH Vgsl ansteigt, wird verhindert, dass Vgsl über die Schwellenspannung Vth ansteigt. Auf diese Weise lässt sich ein fehlerhaftes Einschalten des Low-Side-Transistors QL verhindern.
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Wie in 4 gezeigt, fällt z.B. beim Abschalten des Low-Side-Transistors QL die Spannung Vgsl auf die negative Spannung Vn2 ab. Dies führt zu einer längeren Abfallzeit Tf2 als die Abfallzeit Tfl, die beobachtet wird, wenn Vgsl auf 0 V abfällt, wie durch die gestrichelten Linien angedeutet, was ungünstigerweise zu einem höheren Verlust beim Abschalten führt. Das Gleiche gilt für das Abschalten des High-Side-Transistors QH.
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Andererseits bewirkt, wie in 4 gezeigt, wenn bei ausgeschaltetem High-Side-Transistor QH der Low-Side-Transistor QL abschaltet, die parasitäre Induktivität Lpar (ähnlich wie in 1) einen Abfall von Vgsh in die negative Richtung. Dies bedeutet einen Abfall unter die negative Spannung Vn1, und Vgsh kann unter die Nennspannung Vgst fallen. Auch beim Abschalten des High-Side-Transistors QH kann es zu einem Abfall von Vgsl kommen.
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< 2. Vergleichsbeispiel >
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Es wird nun ein Vergleichsbeispiel zum Vergleich mit den Ausführungsformen der vorliegenden Erfindung beschrieben. 5 ist eine Ansicht, die die Konfiguration einer Gate-Treiberschaltung 10 des Vergleichsbeispiels zeigt. Die Gate-Treiberschaltung 10 steuert die Gates eines High-Side-Transistors QH und eines Low-Side-Transistors QL als Zieltransistoren an.
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Die High-Side- und Low-Side-Transistoren QH und QL sind beide als NMOS-Transistoren eingerichtet. Der Drain des High-Side-Transistors QH ist mit dem positiven Pol einer Batterie E verbunden. Die Source des High-Side-Transistors QH ist an einem Knoten Nsw mit dem Drain des Low-Side-Transistors QL verbunden. Die Source des Low-Side-Transistors QL ist mit dem Minuspol der Batterie E verbunden. Die Batterie E ist z. B. eine Lithiumbatterie.
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Die Source des High-Side-Transistors QH ist mit einem Anwendungsanschluss für eine erste Masse GND1 verbunden. Die Source des Low-Side-Transistors QL ist mit einem Anwendungsanschluss für eine zweite Masse GND2 verbunden.
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Die Gate-Treiberschaltung 10 umfasst einen High-Side-Treiber 101 und einen Low-Side-Treiber 102. Der High-Side-Treiber 101 steuert das Gate des High-Side-Transistors QH. Der Low-Side-Treiber 102 steuert das Gate des Low-Side-Transistors QL.
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Der High-Side-Treiber 101 umfasst einen High-Side-Gate-Treiber 1, eine Einschaltdiode Don1, einen Einschaltwiderstand Ron1, eine Ausschaltdiode Doff1, einen Ausschaltwiderstand Roff1, einen MOS-Transistor MOS1 mit Spiegelklemme und eine Gate-Schutzschaltung 101A.
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Der High-Side-Gate-Treiber 1 ist ein Halbleiterbauelement (IC-Gehäuse), das durch Verpacken eines IC hergestellt wird, dessen interne Blöcke in einen einzigen Chip integriert sind. Der High-Side-Gate-Treiber 1 hat als externe Anschlüsse zur Herstellung einer elektrischen Verbindung mit der Außenwelt die Anschlüsse T11 bis T18. Wie in 5 gezeigt, teilt sich der High-Side-Gate-Treiber 1 in eine Primärseite und eine Sekundärseite, die elektrisch voneinander isoliert sind, wobei sich die Anschlüsse T17 und T18 auf der Primärseite und die Anschlüsse T11 bis T16 auf der Sekundärseite befinden.
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An dem Anschluss T17 ist ein Anwendungsanschluss für eine Versorgungsspannung VDD angeschlossen. An dem Anschluss T18 ist ein Anwendungsanschluss für eine Masse GND angeschlossen. An dem Anschluss T11 ist ein Anwendungsanschluss für eine Versorgungsspannung VCC1 bezüglich der ersten Masse GND1 angeschlossen. An dem Anschluss T15 ist ein Anwendungsanschluss für die erste Masse GND1 angeschlossen. An dem Anschluss T16 ist ein Anschlussanschluss für eine negative Spannung VEE1 bezüglich der ersten Masse GND1 angeschlossen.
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Der Anschluss T12 ist mit der Anode der Einschaltdiode Don1 verbunden. Die Kathode der Einschaltdiode Don1 ist mit einem Anschluss des Einschaltwiderstands Ron1 verbunden. Der andere Anschluss des Einschaltwiderstandes Ron1 ist mit dem Gate des High-Side-Transistors QH verbunden.
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Der Anschluss T12 ist mit der Kathode der Ausschaltdiode Doff1 verbunden. Die Anode der Ausschaltdiode Doff1 ist mit einem Anschluss des Ausschaltwiderstands Roff1 verbunden. Der andere Anschluss des Ausschaltwiderstands Roff1 ist mit dem Gate des High-Side-Transistors QH verbunden.
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Der MOS-Spiegelklemmtransistor MOS1 ist als NMOS-Transistor eingerichtet. Der Drain des Spiegelklemmen-MOS-Transistors MOS1 ist mit dem Gate des High-Side-Transistors QH verbunden. Die Source des MOS-Transistors MOS1 mit Spiegelklemmung ist mit dem Anwendungsanschluss für die negative Spannung VEE1 verbunden. Das Gate des Spiegelklemm-MOS-Transistors MOS1 wird mit einem Spiegelklemm-Steuersignal MC1 gespeist, das über den Anschluss T14 ausgegeben wird.
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Der Anschluss T13 ist mit dem Gate des High-Side-Transistors QH verbunden und dient als Anschluss zur Überwachung des Gate-Potenzials GT1 des High-Side-Transistors QH.
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6 zeigt einen Teil der internen Konfiguration des High-Side-Gate-Treibers 1. Die in 6 gezeigte interne Konfiguration ist die der Sekundärseite. Wie in 6 gezeigt, umfasst der High-Side-Gate-Treiber 1 eine Logikschaltung 1A, einen PMOS-Transistor PM1 und einen NMOS-Transistor NM1. An die Source des PMOS-Transistors PM1 ist der Anwendungsanschluss für die Versorgungsspannung VCC1 angeschlossen. Der Drain des PMOS-Transistors PM1 ist an einem Knoten N1 mit dem Drain des NMOS-Transistors NM1 verbunden. Die Source des NMOS-Transistors NM1 ist mit dem Anwendungsanschluss für die negative Spannung VEE1 verbunden. Der Knoten N1 ist mit dem Anschluss T12 verbunden.
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Der High-Side-Gate-Treiber 1 wird auf der Primärseite von außen mit einem nicht dargestellten Steuereingangssignal gespeist. Dieses Steuereingangssignal wird, während es innerhalb des High-Side-Gate-Treibers 1 isoliert wird, an die Sekundärseite übertragen. Entsprechend dem so übertragenen Steuereingangssignal steuert die Logikschaltung 1A die Gates der PMOS- und NMOS-Transistoren PM1 und NM2.
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Zum Beispiel hält die Logikschaltung 1A als Reaktion auf ein Steuereingangssignal, das „Ein“ anzeigt, derart den PMOS-Transistor PM1 eingeschaltet und den NMOS-Transistor NM1 ausgeschaltet, dass über den Anschluss T12 ein Gate-Ausgangssignal mit hohem Pegel OUT1 ausgegeben wird. Dabei wird elektrische Ladung über die Einschaltdiode Don1 und den Einschaltwiderstand Ron1 an das Gate des High-Side-Transistors QH geliefert. Dadurch steigt die Gate-Source-Spannung Vgsh des High-Side-Transistors QH an und der High-Side-Transistor QH wird eingeschaltet.
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Demgegenüber hält die Logikschaltung 1A als Reaktion auf ein Steuereingangssignal, das „Aus“ anzeigt, derart den PMOS-Transistor PM1 ausgeschaltet und den NMOS-Transistor NM1 eingeschaltet, dass ein Low-Pegel-Gate-Ausgangssignal OUT1 über den Anschluss T12 ausgegeben wird. In diesem Fall wird elektrische Ladung über den Aus-Widerstand Roff1 und die Aus-Diode Doff1 vom Gate des High-Side-Transistors QH abgezogen. Infolgedessen sinkt die Gate-Source-Spannung Vgsh des High-Side-Transistors QH und der High-Side-Transistor QH schaltet ab.
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Wird der High-Side-Transistor QH wie oben beschrieben ausgeschaltet, so schaltet die Logikschaltung 1A bei der Feststellung, dass Vgsh anhand des an den Anschluss T13 angelegten Gate-Potenzials GT1 auf eine vorbestimmte Spannung gefallen ist, das über den Anschluss T14 ausgegebene Spiegelklemmen-Steuersignal MC1 von einem niedrigen Pegel auf einen hohen Pegel. Dadurch wird der NMOS-Transistor NM1 eingeschaltet und das Gate des High-Side-Transistors QH wird mit der negativen Spannung VEE1 gespeist. Selbst wenn also bei ausgeschaltetem High-Side-Transistor QH Vgsh ansteigt, wird verhindert, dass Vgsh über die Schwellenspannung Vth ansteigt. Auf diese Weise kann ein fehlerhaftes Einschalten des High-Side-Transistors QH verhindert werden.
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Wird das oben erwähnte Steuereingangssignal, das „Ein“ anzeigt, dem High-Side-Gate-Treiber 1 zugeführt, so schaltet die Logikschaltung 1A das Spiegelklemmen-Steuersignal MC1 von einem hohen Pegel auf einen niedrigen Pegel. Dies schaltet den NMOS-Transistor NM1 aus.
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Die Gate-Schutzschaltung 101A umfasst eine High-Side-Diode DH1 und eine Low-Side-Diode DL1. Die Kathode der High-Side-Diode DH1 ist mit dem Anwendungsanschluss für die Versorgungsspannung VCC1 verbunden. Die Anode der High-Side-Diode DH1 ist mit dem Gate des High-Side-Transistors QH verbunden. Die Anode der Low-Side-Diode DL1 ist mit dem Anschluss für die negative Spannung VEE1 verbunden. Die Kathode der Low-Side-Diode DL1 ist mit dem Gate des High-Side-Transistors QH verbunden.
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Die wie oben beschrieben eingerichtete Gate-Schutzschaltung 101A klemmt die Vgsh des High-Side-Transistors QH auch dann an VCC1, wenn sie dazu neigt, über VCC1 zu steigen, und klemmt Vgsh auch dann an VEE1, wenn sie dazu neigt, unter die negative Spannung VEE1 zu fallen. Auf diese Weise kann verhindert werden, dass Vgsh abfällt, bis sie unter den Nennwert fällt. Da Vgsh jedoch nur kurzzeitig unter den Nennwert fällt und nur eine geringe Auswirkung auf den High-Side-Transistor QH hat, ist es nicht unbedingt erforderlich, Vgsh an VEE1 zu klemmen.
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Andererseits umfasst der Low-Side-Treiber 102 einen Low-Side-Gate-Treiber 2, eine Einschaltdiode Don2, einen Einschaltwiderstand Ron2, eine Ausschaltdiode Doff2, einen Ausschaltwiderstand Roff2, einen MOS-Transistor MOS2 mit Spiegelklemme und eine Gate-Schutzschaltung 102A.
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Der Aufbau des Low-Side-Treibers 102 ähnelt dem des zuvor beschriebenen High-Side-Treibers 101 und wird daher in vereinfachter Form beschrieben.
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Im Einzelnen ist der Low-Side-Gate-Treiber 2 ähnlich aufgebaut wie der High-Side-Gate-Treiber 1 und besitzt die Anschlüsse T21 bis T28, die den Anschlüssen T11 bis T18 entsprechen. Darüber hinaus wird der Low-Side-Gate-Treiber 2 an den entsprechenden externen Anschlüssen mit der Versorgungsspannung VDD, der Masse GND, der Versorgungsspannung VCC1, dem Gate-Ausgangssignal OUT1, dem Spiegelklemmen-Steuersignal MC1, der ersten Masse GND1 und der oben erwähnten negativen Spannung VEE1 versorgt, um wie die Versorgungsspannung VDD, die Masse GND, eine Versorgungsspannung VCC2, ein Gate-Ausgangssignal OUT2, ein Spiegelklemmen-Steuersignal MC2, die zweite Masse GND2 und eine negative Spannung VEE2 zu dienen. Dabei sind die Versorgungsspannung VCC2 und die negative Spannung VEE2 Spannungen relativ zur zweiten Masse GND2.
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Die Verbindungen der Einschaltdiode Don2, des Einschaltwiderstands Ron2, der Ausschaltdiode Doff2, des Ausschaltwiderstands Roff2 und des Spiegelklemm-MOS-Transistors MOS2 mit den Anschlüssen T22 und T24, dem Gate des Low-Side-Transistors QL und einem Anschluss für die negative Spannung VEE2 sind ähnlich wie die der Einschaltdiode Don1, dem Einschaltwiderstand Ron1, der Ausschaltdiode Doff1, dem Ausschaltwiderstand Roff1 und dem Spiegelklemm-MOS-Transistor MOS1 mit den Anschlüssen T12 und T14, dem Gate des High-Side-Transistors QH und dem Anschluss für die negative Spannung VEE1. Das Gate des Low-Side-Transistors QL ist mit dem Anschluss T23 verbunden. Der Anschluss T23 ist ein Anschluss zur Überwachung des Gate-Potenzials GT2 des Low-Side-Transistors QL und entspricht dem Anschluss T13.
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Die Gate-Schutzschaltung 102A ist wie die Gate-Schutzschaltung 101A eingerichtet, wobei die High-Side-Diode DH1, die Low-Side-Diode DL1, die Versorgungsspannung VCC1 und die negative Spannung VEE1 in der letzteren jeweils durch eine High-Side-Diode DH2, eine Low-Side-Diode DL2, die Versorgungsspannung VCC2 und die negative Spannung VEE2 in der ersteren ersetzt werden. Die Anode der High-Side-Diode DH2 und die Kathode der Low-Side-Diode DL2 sind beide mit dem Gate des Low-Side-Transistors QL verbunden.
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Das Ein- und Ausschalten des Low-Side-Transistors QL und des Spiegelklemm-MOS-Transistors MOS2 durch den Low-Side-Gate-Treiber 2 ähnelt dem Ein- und Ausschalten des High-Side-Transistors QH und des Spiegelklemm-MOS-Transistors MOS1 durch den High-Side-Gate-Treiber 1 und wird daher nicht näher beschrieben. Der Spiegelklemm-MOS-Transistor MOS2 legt die negative Spannung VEE2 an das Gate des Low-Side-Transistors QL an, wodurch ein fehlerhaftes Einschalten des Low-Side-Transistors QL infolge einer Erhöhung der Gate-Source-Spannung Vgsl des Low-Side-Transistors QL verhindert wird.
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Außerdem klemmt die Gate-Schutzschaltung 102A Vgsl an VCC2 oder VEE2. Wie bei der oben beschriebenen Gate-Schutzschaltung 101A ist auch hier eine Klemmung an VEE2 nicht unbedingt erforderlich.
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Ist die Gate-Treiberschaltung 10 wie oben beschrieben eingerichtet, so wird beim Ausschalten des High-Side-Transistors QH der Spiegelklemm-MOS-Transistor MOS1 derart eingeschaltet, dass Vgsh auf die negative Spannung VEE1 abfällt. Wie bereits erwähnt, führt dies zu einer längeren Abfallzeit Tf von Vgsh und damit zu einem höheren Verlust beim Ausschalten. Das Gleiche gilt für den Verlust beim Ausschalten des Low-Side-Transistors QL.
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< 3. Erste Ausführungsform >
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7 ist eine Ansicht, die die Konfiguration einer Gate-Treiberschaltung 10X gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt. Die in 7 gezeigte Gate-Treiberschaltung 10X unterscheidet sich von dem zuvor beschriebenen Vergleichsbeispiel ( 5) dadurch, dass der High-Side-Treiber 101 einen Vorspannungsschalter (Bias-Schalter) 101B und der Low-Side-Treiber 102 einen Vorspannungsschalter 102B umfasst.
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Der Vorspannungsschalter 101B umfasst einen NMOS-Transistor NM11, einen NMOS-Transistor NM12, die Widerstände R11 und R12 und einen Wechselrichter IV12. Ein Anschluss des Widerstands R11 ist mit dem Anschluss T14 verbunden. Der andere Anschluss des Widerstands R11 ist mit dem Gate des NMOS-Transistors NM11 verbunden. Der Drain des NMOS-Transistors NM11 ist mit dem Anwendungsanschluss für die erste Masse GND1 verbunden. Der Eingangsanschluss des Wechselrichters IV12 ist mit dem Anschluss T14 verbunden. Der Ausgangsanschluss des Wechselrichters IV12 ist mit einem Anschluss des Widerstands R12 verbunden. Der andere Anschluss des Widerstands R12 ist mit dem Gate des NMOS-Transistors NM12 verbunden. Die Source des NMOS-Transistors NM12 ist mit dem Anschluss für die negative Spannung VEE1 verbunden. Die Source des NMOS-Transistors NM11 und der Drain des NMOS-Transistors NM12 sind an einem Knoten miteinander verbunden, der mit der Source des High-Side-Transistors QH verbunden ist.
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Der Vorspannungsschalter 102B umfasst einen NMOS-Transistor NM21, einen NMOS-Transistor NM22, die Widerstände R21 und R22 und einen Wechselrichter IV22. Ein Anschluss des Widerstands R21 ist mit dem Anschluss T24 verbunden. Der andere Anschluss des Widerstands R21 ist mit dem Gate des NMOS-Transistors NM21 verbunden. Der Drain des NMOS-Transistors NM21 ist mit dem Anwendungsanschluss für die zweite Masse GND2 verbunden. Der Eingangsanschluss des Wechselrichters IV22 ist mit dem Anschluss T24 verbunden. Der Ausgangsanschluss des Wechselrichters IV22 ist mit einem Anschluss des Widerstands R22 verbunden. Der andere Anschluss des Widerstands R22 ist mit dem Gate des NMOS-Transistors NM22 verbunden. Die Source des NMOS-Transistors NM22 ist mit dem Anschluss für die negative Spannung VEE2 verbunden. Die Source des NMOS-Transistors NM21 und der Drain des NMOS-Transistors NM22 sind an einem Knotenpunkt miteinander verbunden, der mit der Source des Low-Side-Transistors QL verbunden ist.
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8 ist ein Zeitdiagramm, das sich auf den Gate-Treiberbetrieb der in 7 gezeigten Gate-Treiberschaltung 10X in Bezug auf die Zieltransistoren bezieht. 8 zeigt von oben nach unten ein Beispiel der Wellenform des Gate-Potentials GT1 des High-Side-Transistors QH, des Spiegelklemmen-Steuersignals MC1, des Source-Potentials SS1 des High-Side-Transistors QH, der Gate-Source-Spannung Vgsh des High-Side-Transistors QH, des Gate-Potentials GT2 des Low-Side-Transistors QL, des Spiegelklemmen-Steuersignals MC2, des Source-Potentials SS2 des Low-Side-Transistors QL und der Gate-Source-Spannung Vgsl des Low-Side-Transistors QL.
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Wie in 8 gezeigt, wird, wenn zum Zeitpunkt t1 ein „Ein“ anzeigendes Steuereingangssignal in den High-Side-Gate-Treiber 1 eingespeist wird, das Spiegelklemmen-Steuersignal MC1 auf einen niedrigen Pegel gebracht und der Spiegelklemmen-MOS-Transistor MOS1 ausgeschaltet. Dadurch wird das Gate-Ausgangssignal OUT1 auf einen hohen Pegel gebracht, und sowohl das Gate-Potenzial GT1 als auch die Gate-Source-Spannung Vgsh beginnen ausgehend von der negativen Spannung VEE1 anzusteigen. Somit beginnt der High-Side-Transistor QH zu schalten. Im Vorspannungsschalter 101B bleibt der NMOS-Transistor NM11 aufgrund einer den Widerständen R11 und R12 zuzuschreibenden Verzögerung eingeschaltet und der NMOS-Transistor NM12 bleibt ausgeschaltet. Dadurch wird das Source-Potenzial SS1 auf der ersten Masse GND1 gehalten.
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Danach wird, zum Zeitpunkt t3, d.h. nach Ablauf einer Verzögerungszeit dly1 ab dem Zeitpunkt t1, der NMOS-Transistor NM11 ausgeschaltet und der NMOS-Transistor NM12 eingeschaltet; dadurch wird das Source-Potential SS1 auf die negative Spannung VEE1 gebracht. Infolgedessen steigt die Gate-Source-Spannung Vgsh steil an.
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Wenn dann zum Zeitpunkt t4 ein „Aus“ anzeigendes Steuereingangssignal in den High-Side-Gate-Treiber 1 eingespeist wird, wird das Gate-Ausgangssignal OUT1 auf einen niedrigen Pegel gebracht, und das Gate-Potential GT1 und die Gate-Source-Spannung Vgsh beginnen beide zu fallen.
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Wenn dann zum Zeitpunkt t5 festgestellt wird, dass das Gate-Potenzial GT1 über den Anschluss T13 eine vorbestimmte Spannung erreicht hat, schaltet der High-Side-Gate-Treiber 1 das Spiegelklemmen-Steuersignal MC1 auf einen hohen Pegel. Dadurch wird der Spiegelklemm-MOS-Transistor MOS1 eingeschaltet und das Gate-Potential GT1 fällt auf die negative Spannung VEE1 ab. Aufgrund einer Verzögerung, die den Widerständen R11 und R12 zuzuschreiben ist, bleibt der NMOS-Transistor NM11 ausgeschaltet und der NMOS-Transistor NM12 eingeschaltet. Dadurch wird das Source-Potenzial SS1 auf der negativen Spannung VEE1 gehalten. Dadurch sinkt die Gate-Source-Spannung Vgsh auf 0 V (GND1).
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Zum Zeitpunkt t7, d.h. nach Ablauf einer Verzögerungszeit dly2 ab dem Zeitpunkt t5, wird dann der NMOS-Transistor NM11 eingeschaltet und der NMOS-Transistor NM12 ausgeschaltet; somit wird das Source-Potential SS1 auf die erste Masse GND1 gelegt. Nach dem Zeitpunkt t5, vom Zeitpunkt t6 an, wenn die Gate-Source-Spannung Vgsh 0 V erreicht, bis zum Zeitpunkt t7 wird die Gate-Source-Spannung Vgsh auf der ersten Masse GND1 gehalten. Zum Zeitpunkt t7 fällt die Gate-Source-Spannung Vgsh dann auf die negative Spannung VEE1 ab.
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Wie oben beschrieben, fällt bei dieser Ausführungsform beim Ausschalten des High-Side-Transistors QH die Gate-Source-Spannung Vgsh auf die erste Masse GND1 ab und wird dann auf der ersten Masse GND1 gehalten. Dies trägt zur Verringerung der Verluste bei.
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Zum Zeitpunkt t7 beginnt die Totzeit, in der sowohl der High-Side- als auch der Low-Side-Transistor QH und QL ausgeschaltet sind, und wenn zum Zeitpunkt t8 sowohl das Gate-Potential GT2 als auch die Gate-Source-Spannung Vgsl des Low-Side-Transistors QL zu steigen beginnen, endet die Totzeit. Steigt die Gate-Source-Spannung Vgsl an, so schaltet sich der Low-Side-Transistor QL ein; dabei kann die Gate-Source-Spannung Vgsh des High-Side-Transistors QH, der zu diesem Zeitpunkt ausgeschaltet ist, einen Anstieg 81 erfahren. Da die Gate-Source-Spannung Vgsh jedoch auf der negativen Spannung VEE1 liegt, wird verhindert, dass die Gate-Source-Spannung Vgsh, selbst wenn ein Anstieg 81 auftritt, die Schwellenspannung des High-Side-Transistors QH erreicht. Dies verhindert ein fehlerhaftes Einschalten des High-Side-Transistors QH.
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Wie beim High-Side-Transistor QH arbeitet der Vorspannungsschalter 102B, wenn der Low-Side-Transistor QL ausgeschaltet wird, wie in 8 gezeigt, derart, dass nach Ablauf einer Verzögerungszeit dly3 ab dem Zeitpunkt t9, zu dem das Spiegelklemmen-Steuersignal MC2 auf einen hohen Pegel umschaltet, d.h. zum Zeitpunkt t11, das Source-Potential SS2 von der negativen Spannung VEE2 auf die zweite Masse GND2 umschaltet. Dadurch fällt die Gate-Source-Spannung Vgsl des Low-Side-Transistors QL zum Zeitpunkt t10 auf die zweite Masse GND2 und wird dann bis zum Zeitpunkt t11 auf der zweiten Masse GND2 gehalten. Auf diese Weise lassen sich die Verluste beim Abschalten des Low-Side-Transistors QL verringern.
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Darüber hinaus wird, wie in 8 gezeigt, der High-Side-Transistor QH eingeschaltet, wenn der Low-Side-Transistor QL ausgeschaltet ist, selbst wenn die Gate-Source-Spannung Vgsl einen Anstieg 82 erleidet, und da die Gate-Source-Spannung Vgsl gleich der negativen Spannung VEE2 ist, wird verhindert, dass die Gate-Source-Spannung Vgsl die Schwellenspannung des Low-Side-Transistors QL erreicht. So kann ein fehlerhaftes Einschalten des Low-Side-Transistors QL verhindert werden.
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< 4. Erstes modifiziertes Beispiel >
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9 ist eine Ansicht, die ein erstes modifiziertes Beispiel des Vorspannungsschalters 101B zeigt. Eine ähnliche Modifikation kann auch bei dem Vorspannungsschalter 102B eingesetzt werden.
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In der in 9 gezeigten Konfiguration wird anstelle des NMOS-Transistors NM11 (7) ein PMOS-Transistor PM11 verwendet. Genauer gesagt ist die Source des PMOS-Transistors PM11 mit dem Anwendungsanschluss für die erste Masse GND1 verbunden. Der Drain des PMOS-Transistors PM11 ist mit dem Drain des NMOS-Transistors NM12 verbunden. Zwischen einem Anwendungsanschluss für das Steuersignal MC1 der Spiegelklemme (d.h. dem Anschluss T14 (7)) und einem Anschluss des Widerstands R11 ist ein Wechselrichter IV11 eingefügt.
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Auch bei der Konfiguration dieses modifizierten Beispiels kann, wie bei der zuvor beschriebenen Ausführungsform (7), das Source-Potential SS1 zwischen der ersten Masse GND1 und der negativen Spannung VEE1 entsprechend dem logischen Pegel des Spiegelklemmen-Steuersignals MC1 geschaltet werden. Hat das Steuersignal MC1 für die Spiegelklemme einen hohen Pegel, so ist der PMOS-Transistor PM11 derart eingeschaltet und der NMOS-Transistor NM12 ausgeschaltet, dass das Source-Potenzial SS1 mit der ersten Masse GND1 übereinstimmt. Liegt das Steuersignal MC1 für die Spiegelklemme dagegen auf einem niedrigen Pegel, so ist der PMOS-Transistor PM11 ausgeschaltet und der NMOS-Transistor NM12 eingeschaltet; das Source-Potenzial SS1 entspricht dann der negativen Spannung VEE1.
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< 5. Zweites modifiziertes Beispiel >
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10 ist eine Ansicht, die ein zweites modifiziertes Beispiel des Vorspannungsschalters 101B zeigt. Eine ähnliche Modifikation kann auch bei dem Vorspannungsschalter 102B eingesetzt werden.
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Der Vorspannungsschalter 101B des in 10 dargestellten modifizierten Beispiels umfasst einen Wechselrichter IV13, eine Verzögerungsschaltung 1011 und einen NMOS-Transistor NM13. Der Anwendungsanschluss für das Spiegelklemm-Steuersignal MC1 (d.h. der Anschluss T14 (7)) ist mit dem Eingangsanschluss des Wechselrichters IV13 verbunden. Der Ausgangsanschluss des Wechselrichters IV13 ist mit dem Eingangsanschluss der Verzögerungsschaltung 1011 verbunden.
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Die Verzögerungsschaltung 1011 ist als RC-Schaltung eingerichtet, die aus einem Widerstand R13 und einem Kondensator C13 besteht. Ein Anschluss des Widerstands R13 ist mit dem Ausgangsanschluss des Wechselrichters IV13 verbunden. Der andere Anschluss des Widerstands R13 ist mit einem Anschluss des Kondensators C13 verbunden. Der andere Anschluss des Kondensators C13 ist mit dem Anschluss für die negative Spannung VEE1 verbunden. Der andere Anschluss des Widerstands R13 und ein Anschluss des Kondensators C13 sind gemeinsam an einem Knotenpunkt (d. h. dem Ausgangsanschluss der Verzögerungsschaltung 1011) angeschlossen, der mit dem Gate des NMOS-Transistors NM13 verbunden ist. Die Source des NMOS-Transistors NM13 ist mit dem Anwendungsanschluss für die negative Spannung VEE1 verbunden. Der Drain des NMOS-Transistors NM13 ist mit der Source des High-Side-Transistors QH verbunden. Die Source des High-Side-Transistors QH ist mit dem Anwendungsanschluss für die erste Masse GND1 verbunden.
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Auch bei der Konfiguration dieses modifizierten Beispiels kann, wie bei der zuvor beschriebenen Ausführungsform (7), das Source-Potential SS1 zwischen der ersten Masse GND1 und der negativen Spannung VEE1 entsprechend dem logischen Pegel des Spiegelklemmen-Steuersignals MC1 umgeschaltet werden. Konkret, wenn das Steuersignal MC1 für die Spiegelklemme einen hohen Pegel hat, ist der NMOS-Transistor NM13 ausgeschaltet; das Source-Potenzial SS1 ist dann gleich der ersten Masse GND1. Liegt das Steuersignal MC1 für die Spiegelklemme dagegen auf einem niedrigen Pegel, ist der NMOS-Transistor NM13 eingeschaltet; das Source-Potenzial SS1 entspricht dann der negativen Spannung VEE1.
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Darüber hinaus kann durch die Verzögerungsschaltung 1011 das Source-Potential SS1 zeitlich verzögert zu dem Zeitpunkt geschaltet werden, zu dem der logische Pegel des Spiegelklemmen-Steuersignals MC1 geschaltet wird.
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< 6. Zweite Ausführungsform >
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11 ist eine Ansicht, die die Konfiguration einer Gate-Treiberschaltung 10Y gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. Die Gate-Treiberschaltung 10X (7) der zuvor beschriebenen ersten Ausführungsform kann die negative Spannung VEE1 innerhalb des High-Side-Gate-Treibers 1 erzeugen und weist den Anschluss T16 auf. Demgegenüber kann die Gate-Treiberschaltung 10Y der zweiten Ausführungsform einen High-Side-Gate-Treiber 1 verwenden, der den Anschluss T16 nicht aufweist.
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Die Gate-Treiberschaltung 10Y umfasst eine Stromversorgungsschaltung 1010, die außerhalb des High-Side-Gate-Treibers 1 angeordnet ist. Die Stromversorgungsschaltung 1010 umfasst einen Transformator Tr1, einen externen Stromversorgungs-IC 1010A und Ausgangskondensatoren Cout1 und Cout2. Der Transformator Tr1 hat eine Primärwicklung w1 und Sekundärwicklungen w21 und w22 und dient zur Isolierung zwischen der Primär- und der Sekundärseite.
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Ein Anschluss der Primärwicklung w1 wird mit einer nicht dargestellten Gleichspannung gespeist. An den anderen Anschluss der Primärwicklung w1 ist ein nicht dargestelltes Schaltelement angeschlossen.
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Der Eingangsanschluss der externen Stromversorgung IC 1010A ist mit einem Anschluss der Sekundärwicklung w21 verbunden. Der Ausgangsanschluss der externen Netzteils IC 1010A ist mit einem Anschluss des Ausgangskondensators Cout1 verbunden. Der andere Anschluss des Ausgangskondensators Cout1 ist mit dem Masseanschluss des externen Netzteils IC 1010A verbunden. Der andere Anschluss des Ausgangskondensators Cout1 und der andere Anschluss der Sekundärwicklung w21 sind mit dem Anwendungsanschluss für die erste Masse GND1 verbunden.
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Die externe Stromversorgung IC 1010A erzeugt durch Schalten des oben erwähnten Schaltelements auf der Primärseite anhand einer in der Sekundärwicklung w21 auftretenden Spannung eine Versorgungsspannung VCC1, die an einem Anschluss des Ausgangskondensators Cout1 anliegt.
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Ein Anschluss der Sekundärwicklung w22 ist mit einem Anschluss des Ausgangskondensators Cout2 verbunden. Der andere Anschluss der Sekundärwicklung w22 ist mit dem anderen Anschluss des Ausgangskondensators Cout2 und mit dem Anwendungsanschluss für die erste Masse GND1 verbunden. Aufgrund einer Spannung, die in der Sekundärwicklung w22 durch das Schalten des oben erwähnten Schaltelements auf der Primärseite auftritt, erscheint an einem Anschluss des Ausgangskondensators Cout2 eine negative Spannung VEE1.
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Bei der zweiten Ausführungsform, die wie oben beschrieben eingerichtet ist, kann die negative Spannung VEE1 außerhalb des High-Side-Gate-Treibers 1 erzeugt werden, wodurch die Notwendigkeit entfällt, die negative Spannung VEE1 innerhalb des High-Side-Gate-Treibers 1 zu erzeugen.
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In ähnlicher Weise kann auch für den Low-Side-Gate-Treiber 2 eine Stromversorgungsschaltung, die die negative Spannung VEE2 erzeugt, außerhalb des Low-Side-Gate-Treibers 2 vorgesehen werden. Die ersten und zweiten modifizierten Beispiele können auf die zweite Ausführungsform angewendet werden.
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< 7. Ergänzende Anmerkungen >
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Gemäß einem Aspekt der vorliegenden Offenbarung ist eine Gate-Treiberschaltung (10X) eingerichtet, in der Lage zu sein, einen Zieltransistor (QH) mit einem Gate und einem ersten Anschluss (Source) zu treiben, und umfasst:
- einen Anwendungsanschluss, an die eine negative Spannung (VEE) angelegt wird;
- einen Treibertransistor (MOS1) mit einem Steueranschluss (Gate), dem ein Steuersignal (MC1) zugeführt wird, wobei der Treibertransistor zwischen dem Gate des Zieltransistors und dem Anwendungsanschluss angeschlossen ist; und
- einen Vorspannungsschalter (101B), der eingerichtet ist, den ersten Anschluss des Zieltransistors entsprechend dem logischen Pegel des Steuersignals wahlweise mit einem Massepotenzial (GND1) oder der negativen Spannung zu einem Zeitpunkt zu speisen, der gegenüber dem Zeitpunkt, zu dem das Steuersignal seinen logischen Pegel umschaltet, verzögert ist. (Eine erste Konfiguration; 7.)
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In der oben beschriebenen ersten Konfiguration kann der Treibertransistor ein NMOS-Transistor (MOS1) sein.
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(Eine zweite Konfiguration; FIG. 7.)
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In der oben beschriebenen ersten oder zweiten Konfiguration kann der Vorspannungsschalter (101B) umfassen:
- einen ersten Widerstand (R11) mit
- einem ersten Anschluss, dem das Steuersignal zugeführt wird, und
- einem zweiten Anschluss; einen ersten NMOS-Transistor (NM11) mit
- einem Gate, das mit dem zweiten Anschluss des ersten Widerstands verbunden ist,
- einem Drain, der mit dem Massepotential gespeist wird, und
- einer Source;
- einen Wechselrichter (IV12) mit
- einem mit dem Steuersignal gespeisten Eingangsanschluss und
- einem Ausgangsanschluss;
- einen zweiten Widerstand (R12) mit
- einem ersten Anschluss, der mit dem Ausgangsanschluss des Wechselrichters verbunden ist, und
- einem zweiten Anschluss; und
- einen zweiten NMOS-Transistor (NM12) mit
- einem Gate, das mit dem zweiten Anschluss des zweiten Widerstands verbunden ist,
- einem Drain, der mit der Source des ersten NMOS-Transistors verbunden ist, und
- einer Source, die mit der negativen Spannung gespeist wird. (Eine dritte Konfiguration; 7.)
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In der oben beschriebenen ersten oder zweiten Konfiguration kann der Vorspannungsumschalter (101B) umfassen:
- einen ersten Wechselrichter (IV11) mit
- einem mit dem Steuersignal gespeisten Eingangsanschluss und
- einem Ausgangsanschluss;
- einen ersten Widerstand (R11) mit
- einen ersten Anschluss, der mit dem Ausgangsanschluss des ersten Wechselrichters verbunden ist, und
- ein zweites Terminal;
- einem PMOS-Transistor (PM11) mit
- einem Gate, das mit dem zweiten Anschluss des ersten Widerstands verbunden ist,
- einer mit dem Massepotential gespeisten Source, und
- einem Drain;
- einen zweiten Wechselrichter (IV12) mit
- einen mit dem Steuersignal gespeisten Eingangsanschluss und
- einem Ausgangsanschluss;
- einen zweiten Widerstand (R12) mit
- einen ersten Anschluss, der mit dem Ausgangsanschluss des zweiten Wechselrichters verbunden ist, und
- einem zweiten Anschluss; und
- einem NMOS-Transistor (NM12) mit
- einem Gate, das mit dem zweiten Anschluss des zweiten Widerstands verbunden ist,
- einem Drain, der mit dem Drain des PMOS-Transistors verbunden ist, und
- einer Source, die mit der negativen Spannung gespeist wird. (Eine vierte Konfiguration; 9.)
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In der oben beschriebenen ersten oder zweiten Konfiguration kann der erste Anschluss des Zieltransistors mit dem Massepotenzial verbunden werden,
und
der Vorspannungsschalter (101B) kann umfassen:
- einen Wechselrichter (IV13) mit
- einem mit dem Steuersignal gespeisten Eingangsanschluss und
- einem Ausgangsanschluss,
- eine Verzögerungsschaltung (1011), die eingerichtet ist, den Ausgang des Wechselrichters zu verzögern; und einen NMOS-Transistor (NM13) mit
- einem Gate, das mit dem Ausgang der Verzögerungsschaltung gespeist wird,
- einem Drain, der mit dem ersten Anschluss des Zieltransistors verbunden ist, und
- einer Source, die mit der negativen Spannung gespeist wird. (Eine fünfte Konfiguration; 10.)
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In der oben beschriebenen fünften Konfiguration kann die Verzögerungsschaltung (1011) eine RC-Schaltung mit einem Widerstand (R13) und einem Kondensator (C13) umfassen. (Eine sechste Konfiguration; 10.)
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In jeder der oben beschriebenen ersten bis sechsten Konfigurationen kann der treibende Zieltransistor ein NMOS-Transistor (QH, QL) sein. (Eine siebte Konfiguration; 7.)
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Jede der oben beschriebenen ersten bis siebten Konfigurationen kann ein IC-Gehäuse (1) mit einem ersten externen Anschluss (T11), einem zweiten externen Anschluss (T12) und einem dritten externen Anschluss (T13) umfassen, und
das IC-Gehäuse kann eingerichtet sein,
in der Lage zu sein, das Gate des Zieltransistors über den ersten externen Anschluss mit einem Gate-Ausgangssignal (OUT1) zu speisen,
in der Lage zu sein, das Gate-Potential (GT1) des Zieltransistors über den zweiten externen Anschluss zu überwachen, und
den Steueranschluss des Zieltransistors über den dritten externen Anschluss mit dem Steuersignal (MC1) zu speisen. (Eine achte Konfiguration; 7.)
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Die oben beschriebene achte Konfiguration kann ferner eine Stromversorgungsschaltung (1010) umfassen, die außerhalb des IC-Gehäuses (1) angeordnet ist,
und die Stromversorgungsschaltung kann umfassen:
- einen Transformator (Tr1) mit einer Primärwicklung (w1) und einer Sekundärwicklung (w2); und
- einen Ausgangskondensator (Cout2) mit
- einem ersten Anschluss, der mit dem ersten Anschluss der Sekundärwicklung verbunden ist, und
- einem zweiten Anschluss, der mit dem zweiten Anschluss der Sekundärwicklung und mit einem Anwendungsanschluss verbindbar ist, an den das Massepotential (GND1) angelegt wird,
und die Stromversorgungsschaltung kann eingerichtet sein, die negative Spannung (VEE1) am ersten Anschluss des Kondensators zu erzeugen. (Eine neunte Konfiguration; 11.)
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Jede der oben beschriebenen ersten bis neunten Konfigurationen kann außerdem eine Diode (DL1) umfassen, mit
einer Kathode, die mit dem Gate des Treibertransistors verbunden ist, und
einer Anode, die mit der negativen Spannung gespeist wird. (Eine zehnte Konfiguration; 7.)
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In jeder der oben beschriebenen ersten bis zehnten Konfigurationen kann der Zieltransistor ein High-Side-Transistor (QH) oder ein Low-Side-Transistor (QL) sein, der in Reihe zwischen einer Versorgungsspannung und einem Bezugspotential geschaltet ist. (Eine elfte Konfiguration; 7.)
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< 8. Modifikationen >
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Die verschiedenen technischen Merkmale, die hier offenbart werden, können auf jede andere Weise als in den oben beschriebenen Ausführungsformen implementiert werden und erlauben viele Modifikationen, ohne von der technischen Erfindungsidee abzuweichen. Das heißt, die oben beschriebenen Ausführungsformen sind in jeder Hinsicht als beschreibend und nicht als einschränkend zu verstehen, und der technische Schutzbereich der vorliegenden Erfindung wird nicht durch die Beschreibung der oben genannten Ausführungsformen, sondern durch die beigefügten Ansprüche definiert und umfasst alle Änderungen innerhalb eines Schutzbereichs, der zu dem beanspruchten äquivalent ist.
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Industrielle Anwendbarkeit
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Die vorliegende Offenbarung findet zum Beispiel Anwendung bei der Ansteuerung des Gates von MOS-Transistoren.
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Bezugszeichenliste
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- 1
- High-Side-Gate-Treiber
- 1A
- Logikschaltung
- 2
- Low-Side-Gate-Treiber
- 10
- Gate-Treiberschaltung
- 10X, 10Y
- Gate-Treiberschaltung
- 101
- High-Side-Treiber
- 101A
- Gate-Schutzschaltung
- 101B
- Vorspannungsschalter (Bias-Schalter)
- 102
- Low-Side-Treiber
- 102A
- Gate-Schutzschaltung
- 102B
- Vorspannungsschalter (Bias-Schalter)
- 1010
- Stromversorgungsschaltung
- 1010A
- externe Stromversorgung IC
- 1011
- Verzögerungsschaltung
- C13
- Kondensator
- Cgd
- parasitäre Gate-Drain-Kapazität
- Cout1, Cout2
- Ausgangskondensator
- DH1
- High-Side-Diode
- DH2
- High-Side-Diode
- DL1
- Low-Side-Diode
- DL2
- Low-Side-Diode
- Doff1
- Ausschaltdiode
- Doff2
- Ausschaltdiode
- Don1
- Einschaltdiode
- Don2
- Einschaltdiode
- DrH
- High-Side-Treiber
- DrL
- Low-Side-Treiber
- E
- Batterie
- GD1
- Gate-Treiberschaltung
- GD2
- Gate-Treiberschaltung
- IV11
- Wechselrichter
- IV12
- Wechselrichter
- IV13
- Wechselrichter
- IV22
- Wechselrichter
- Lpar
- parasitäre Induktivität
- MOS1
- Spiegelklemmen-MOS-Transistor
- MOS2
- Spiegelklemmen-MOS-Transistor
- NM, NM1
- NMOS-Transistor
- NM11, NM12, NM13
- NMOS-Transistor
- NM21, NM22
- NMOS-Transistor
- PM, PM1, PM11
- PMOS-Transistor
- QH
- High-Side-Transistor
- QL
- Low-Side-Transistor
- R11-R13
- Widerstand
- R21, R22
- Widerstand
- Roff1
- Ausschaltwiderstand
- Roff2
- Ausschaltwiderstand
- Ron1
- Einschaltwiderstand
- Ron2
- Einschaltwiderstand
- T11-T18
- Anschluss
- T21-T28
- Anschluss
- Tr1
- Transformator
- w1
- Primärwicklung
- w21, w22
- Sekundärwicklung
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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Zitierte Patentliteratur
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