JPS59224920A - Ｆｅｔアナログスイツチ回路 - Google Patents
Ｆｅｔアナログスイツチ回路Info
- Publication number
- JPS59224920A JPS59224920A JP9965783A JP9965783A JPS59224920A JP S59224920 A JPS59224920 A JP S59224920A JP 9965783 A JP9965783 A JP 9965783A JP 9965783 A JP9965783 A JP 9965783A JP S59224920 A JPS59224920 A JP S59224920A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- source
- input terminal
- gate
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＦＥＴアナログスイッチ回路に関するものであ
る。
る。
第１図は従来のＦＥＴアナログスイッチ回路の回路図で
ある。図において、（１）は入力端子、（２）は入力抵
抗、（３）はＮチャネルＦＥＴ、（４）はＰチャネルＦ
ＥＴ 、（５） 、 （６）はゲート抵抗、（７）は制
御入力端子、（８） 、 （９）は出力端子である。
ある。図において、（１）は入力端子、（２）は入力抵
抗、（３）はＮチャネルＦＥＴ、（４）はＰチャネルＦ
ＥＴ 、（５） 、 （６）はゲート抵抗、（７）は制
御入力端子、（８） 、 （９）は出力端子である。
上記構成において、入力端子（１）に入力された入力信
号はＮチオネルＦ Ｅ Ｔ （３）及びＰチャネルＦＥ
Ｔ（４）のソースに達する。一方、制御入力端子（７）
に入力された電圧がＯＶの場合、ＮチャネルＦ Ｅ Ｔ
（３）及びＰチャネルＦＥＴ（４）のドレイン・ソース
間は導通状態となる。ＮチャネルＦＥＴ（３）を遮断状
態にするには制御入力端子（７）の電圧をマイナス方向
に下げ（本実施例では一４ｖ程度）、又、ＰチャネルＦ
Ｅ Ｔ （４）を遮断状態にするには制御入力端−Ｒ
７）の電圧をプラス方向に上げなければならない。ここ
で、各ＦＥＴのゲートが順方向にバイアスされると、ゲ
ート抵抗（５） 、 （６）を介して順方向にバイアス
電流が流れる。
号はＮチオネルＦ Ｅ Ｔ （３）及びＰチャネルＦＥ
Ｔ（４）のソースに達する。一方、制御入力端子（７）
に入力された電圧がＯＶの場合、ＮチャネルＦ Ｅ Ｔ
（３）及びＰチャネルＦＥＴ（４）のドレイン・ソース
間は導通状態となる。ＮチャネルＦＥＴ（３）を遮断状
態にするには制御入力端子（７）の電圧をマイナス方向
に下げ（本実施例では一４ｖ程度）、又、ＰチャネルＦ
Ｅ Ｔ （４）を遮断状態にするには制御入力端−Ｒ
７）の電圧をプラス方向に上げなければならない。ここ
で、各ＦＥＴのゲートが順方向にバイアスされると、ゲ
ート抵抗（５） 、 （６）を介して順方向にバイアス
電流が流れる。
第２図はＮチャネルＦＥＴのゲート・ ソース間電圧Ｖ
（Ｂｓ をパラメータにしたドレイン・ソース間電圧
ＶＤ８とドレイン・ソース間電流ＩＤｓ の関係を示す
特性図である。図で示すようにＶ（Ｉｓが０（Ｖ）の場
合ドレイン・ソース間抵抗（チャネル抵抗）は３００Ω
程度と低く、ＶＧｓが−ＩＶ、−２Ｖとマイナス方向に
増加するとチャネル抵抗が犬きくなシ、遮断状態となる
ｖＧ、はピンチオフ電圧（ｖｐｎ）と称される。Ｐチャ
ネルＦ Ｅ Ｔ （４）の特性図は図示していないが、
同様にｖＧ、をプラス方向に増加することによシチャネ
ル抵抗が増加してｖＰｎで遮断状態となる。
（Ｂｓ をパラメータにしたドレイン・ソース間電圧
ＶＤ８とドレイン・ソース間電流ＩＤｓ の関係を示す
特性図である。図で示すようにＶ（Ｉｓが０（Ｖ）の場
合ドレイン・ソース間抵抗（チャネル抵抗）は３００Ω
程度と低く、ＶＧｓが−ＩＶ、−２Ｖとマイナス方向に
増加するとチャネル抵抗が犬きくなシ、遮断状態となる
ｖＧ、はピンチオフ電圧（ｖｐｎ）と称される。Ｐチャ
ネルＦ Ｅ Ｔ （４）の特性図は図示していないが、
同様にｖＧ、をプラス方向に増加することによシチャネ
ル抵抗が増加してｖＰｎで遮断状態となる。
このように制御入力端子（７）に印加する電圧により任
意に出力端子を選択できるため、電子化された単極双投
のスイッチ機能を実現できる。
意に出力端子を選択できるため、電子化された単極双投
のスイッチ機能を実現できる。
しかしながらこのような従来のＦＥＴアナログスイッチ
回路では、導通状態にあるＦ Ｅ Ｔ（３）又は（４）
が順方向にバイアスされるため、ＦＥＴの信頼性の低下
や、オフセット電流による信号の歪みを生じ、又、ゲー
トに加える制御電圧がプラス側とマイナス側の２電源を
必要とするために、２電源を有しない装置には採用でき
ないという欠点があった。
回路では、導通状態にあるＦ Ｅ Ｔ（３）又は（４）
が順方向にバイアスされるため、ＦＥＴの信頼性の低下
や、オフセット電流による信号の歪みを生じ、又、ゲー
トに加える制御電圧がプラス側とマイナス側の２電源を
必要とするために、２電源を有しない装置には採用でき
ないという欠点があった。
本発明はこのような従来の欠点に鑑みてなされたもので
、ゲートの順方向電流がなく、かつ単一極性電源の装置
に採用し得るようにするため、入力端子とＮチャネルＦ
ＥＴもしくはＰチャネルＦＥＴのソースとの間にシフト
ダイオードを接続したものである。
、ゲートの順方向電流がなく、かつ単一極性電源の装置
に採用し得るようにするため、入力端子とＮチャネルＦ
ＥＴもしくはＰチャネルＦＥＴのソースとの間にシフト
ダイオードを接続したものである。
第３図は本発明の一実施例を示す回路図である。
図において、顛はレベルシフトダイオードとしての定電
圧ダイオードである。他の部分については第１図と同様
につき説明は省略する。
圧ダイオードである。他の部分については第１図と同様
につき説明は省略する。
上記構成において、定電圧ダイオードａ〔はアノードを
入力端子（１）に、カソードをＮチャネルＦＥＴ（３）
のソースに接続されている。この実施例は、制御入力端
子（７）が０（Ｖ）と＋ｖＧ（ロ）の２状態に対応して
出力を切換えるようにするものである。ここで定電圧ダ
イオード６〔の電圧をＶ、、ＮチャネルＦＥＴ（３）の
ピンチオフ電圧をｖＰｎ、制御入力端子（７）の電圧を
＋ＶＱとすると、ＩＶｐｎｌ≦１ＶｚＫＶｃ を満足
している必要がある。
入力端子（１）に、カソードをＮチャネルＦＥＴ（３）
のソースに接続されている。この実施例は、制御入力端
子（７）が０（Ｖ）と＋ｖＧ（ロ）の２状態に対応して
出力を切換えるようにするものである。ここで定電圧ダ
イオード６〔の電圧をＶ、、ＮチャネルＦＥＴ（３）の
ピンチオフ電圧をｖＰｎ、制御入力端子（７）の電圧を
＋ＶＱとすると、ＩＶｐｎｌ≦１ＶｚＫＶｃ を満足
している必要がある。
先ず、制御入力端子ｆ）が０（ｖ）の場合、従来例同様
ＰチャネルＦ Ｅ Ｔ （４）は導通状態となる。一方
ＮチャネルＦ Ｅ Ｔ（３）はゲート電圧が０（ロ）で
、ソース側が定電圧ダイオードａ〔で−Ｖｚ（Ｖ）だけ
バイアスされていることになり、ゲート−ソース間電圧
としてはピンチオフ電圧（ｖＰｎ）を越えるため、Ｎチ
ャネルＦ Ｅ Ｔ （３）は速断状態となる。
ＰチャネルＦ Ｅ Ｔ （４）は導通状態となる。一方
ＮチャネルＦ Ｅ Ｔ（３）はゲート電圧が０（ロ）で
、ソース側が定電圧ダイオードａ〔で−Ｖｚ（Ｖ）だけ
バイアスされていることになり、ゲート−ソース間電圧
としてはピンチオフ電圧（ｖＰｎ）を越えるため、Ｎチ
ャネルＦ Ｅ Ｔ （３）は速断状態となる。
次に、制御入力端子（７）が＋ｖａの場合、従来例と同
様にＰチャネルＦ ｚ Ｔ （４）は遮断状態となる。
様にＰチャネルＦ ｚ Ｔ （４）は遮断状態となる。
一方、ＮチャネルＦ Ｅ Ｔ （３）は−ｖ２分だけ打
ち消され、その差の電圧でバイアスされるために導通状
態となる。即ち、単一極性電源の範囲のＯ（ロ）と＋Ｖ
ｏ（Ｖ）を制御入力端子（７）に加えることで、出力の
切換えが可能となる。さらに、ゲートは常に逆方向にバ
イアスされるため順方向電流が流れることもない。
ち消され、その差の電圧でバイアスされるために導通状
態となる。即ち、単一極性電源の範囲のＯ（ロ）と＋Ｖ
ｏ（Ｖ）を制御入力端子（７）に加えることで、出力の
切換えが可能となる。さらに、ゲートは常に逆方向にバ
イアスされるため順方向電流が流れることもない。
又、本実施例では従来例との対応をわかり易くするため
、ゲート抵抗を抵抗（５）と（６）に分離しているが、
順方向電流が流れないため、抵抗を統合することができ
る。
、ゲート抵抗を抵抗（５）と（６）に分離しているが、
順方向電流が流れないため、抵抗を統合することができ
る。
第４図は本発明の他の実施例を示す回路図である。この
回路は、制御入力端子（７）にＯＭ及び−ｖｏ（Ｖ）の
マイナスの電源に対応する回路で、０（ロ）のときはＮ
チャネルＦ ｇ Ｔ （３）導通状態となり、Ｐチャネ
ルＦ Ｅ Ｔ （４）が速断状態と々る。又、Ｖｏ（Ｖ
）のときは、ＮチャネルＦ Ｅ Ｔ （３）が遮断状態
となシ、ＰチャネルＦ Ｅ Ｔ （４）が導通状態とな
る。
回路は、制御入力端子（７）にＯＭ及び−ｖｏ（Ｖ）の
マイナスの電源に対応する回路で、０（ロ）のときはＮ
チャネルＦ ｇ Ｔ （３）導通状態となり、Ｐチャネ
ルＦ Ｅ Ｔ （４）が速断状態と々る。又、Ｖｏ（Ｖ
）のときは、ＮチャネルＦ Ｅ Ｔ （３）が遮断状態
となシ、ＰチャネルＦ Ｅ Ｔ （４）が導通状態とな
る。
なお、上記実施例では接合形ＦＥＴと定電圧ダイオード
を用いた場合について述べたが、ＭＯＳＦＥＴを用いた
り、定電圧特性を示すトランジスタのベース・エミッタ
間特性を利用したものでも同様に用いることができる。
を用いた場合について述べたが、ＭＯＳＦＥＴを用いた
り、定電圧特性を示すトランジスタのベース・エミッタ
間特性を利用したものでも同様に用いることができる。
以上述べたように本発明によれば、入力端子とＮチャネ
ルＦＥＴもしくはＰチャネルＦＥＴのソース間にシフト
ダイオードを接続するようにしたので、順方向バイアス
電流が流れず単一極性電源の装置に採用できるようにな
り、信頼性が向上し、信号の歪が々くなシ、又電源回路
の簡素化、合理化が計れるという効果がある。
ルＦＥＴもしくはＰチャネルＦＥＴのソース間にシフト
ダイオードを接続するようにしたので、順方向バイアス
電流が流れず単一極性電源の装置に採用できるようにな
り、信頼性が向上し、信号の歪が々くなシ、又電源回路
の簡素化、合理化が計れるという効果がある。
第１図は従来装置の回路図、第２図はＮチャネルＦＥＴ
の特性図、第３図は本発明の一実施例を示す回路図、第
４図は本発明の他の実施例を示す回路図である。 （１）・・・・入力端子、（２）・・・・入力抵抗、０
）・魯・−ＮチャネルＦ Ｅ Ｔ 、 （４）・・・・
ＰチャネルＦＥＴ 、（５） 、 （６）・・・拳ゲー
ト抵抗、（７）・・・轡制御入力端子、（８） 、 （
９）・・・・出力端子、Ｑｌ・・・・定電圧ダイオード
。 代理人 大岩増雄 （７） 帆１尽） 軌２図 吃３図 手続補正書（自発） １、事件の表示 特願昭５８−９９６５７号２、発
明の名称 ＦＥＴアナｐグスイッチ回路３、補正
をする者 代表者片山仁へ部 ４、代理人 （１）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第２頁第３行の［ＮチオネルＦＥＴ Ｊを
［Ｎチャ×ネルＦＥＴＪと補正する。 （２）同書第３頁第５行のｒＶｐｎＪをｒＶｐｐ−１と
補正する。 （３）同書第４頁第１行の１シフトダイオード」をルベ
ルシフトダイオード」と補正する。 （４）同書第５頁第７行の１〜差の電圧」の後にｒ （
ＶＯ−ＶＺ）ｊを加入する。 （５）同書第６頁第１０行の「シフトダイオード」を「
レベルシフトダイオード」と補正する。 以上 ９２−
の特性図、第３図は本発明の一実施例を示す回路図、第
４図は本発明の他の実施例を示す回路図である。 （１）・・・・入力端子、（２）・・・・入力抵抗、０
）・魯・−ＮチャネルＦ Ｅ Ｔ 、 （４）・・・・
ＰチャネルＦＥＴ 、（５） 、 （６）・・・拳ゲー
ト抵抗、（７）・・・轡制御入力端子、（８） 、 （
９）・・・・出力端子、Ｑｌ・・・・定電圧ダイオード
。 代理人 大岩増雄 （７） 帆１尽） 軌２図 吃３図 手続補正書（自発） １、事件の表示 特願昭５８−９９６５７号２、発
明の名称 ＦＥＴアナｐグスイッチ回路３、補正
をする者 代表者片山仁へ部 ４、代理人 （１）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第２頁第３行の［ＮチオネルＦＥＴ Ｊを
［Ｎチャ×ネルＦＥＴＪと補正する。 （２）同書第３頁第５行のｒＶｐｎＪをｒＶｐｐ−１と
補正する。 （３）同書第４頁第１行の１シフトダイオード」をルベ
ルシフトダイオード」と補正する。 （４）同書第５頁第７行の１〜差の電圧」の後にｒ （
ＶＯ−ＶＺ）ｊを加入する。 （５）同書第６頁第１０行の「シフトダイオード」を「
レベルシフトダイオード」と補正する。 以上 ９２−
Claims (1)
- 入力端子からＮチャネルＦＥＴのソース及びドレインを
経て第１の出力端子に出力される回路と、入力端子から
ＰチャネルＦＥＴのソース及びドレインを経て第２の出
力端子に出力される回路とを有するＦＥＴアナログスイ
ッチ回路において、入力端子とＮチャネルＦＥＴもしく
はＰチャネルＦＥＴのいずれか一方のＦＥＴのソースと
の間にレベルシフトダイオードを接続したことを特徴と
すＦＥＴアナログスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9965783A JPS59224920A (ja) | 1983-06-03 | 1983-06-03 | Ｆｅｔアナログスイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9965783A JPS59224920A (ja) | 1983-06-03 | 1983-06-03 | Ｆｅｔアナログスイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224920A true JPS59224920A (ja) | 1984-12-17 |
Family
ID=14253119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9965783A Pending JPS59224920A (ja) | 1983-06-03 | 1983-06-03 | Ｆｅｔアナログスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224920A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63238716A (ja) * | 1986-11-14 | 1988-10-04 | Nec Corp | スイッチ回路 |
| WO2022224815A1 (ja) * | 2021-04-19 | 2022-10-27 | ローム株式会社 | ゲート駆動回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614724A (en) * | 1979-07-18 | 1981-02-13 | Hitachi Ltd | Switch circuit |
| JPS56156041A (en) * | 1980-05-02 | 1981-12-02 | Fuji Photo Film Co Ltd | Multiplexer |
| JPS57188138A (en) * | 1981-05-15 | 1982-11-19 | Nec Corp | Logical gate circuit |
| JPS5819033A (ja) * | 1981-07-27 | 1983-02-03 | Nec Corp | 基本論理回路 |
-
1983
- 1983-06-03 JP JP9965783A patent/JPS59224920A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614724A (en) * | 1979-07-18 | 1981-02-13 | Hitachi Ltd | Switch circuit |
| JPS56156041A (en) * | 1980-05-02 | 1981-12-02 | Fuji Photo Film Co Ltd | Multiplexer |
| JPS57188138A (en) * | 1981-05-15 | 1982-11-19 | Nec Corp | Logical gate circuit |
| JPS5819033A (ja) * | 1981-07-27 | 1983-02-03 | Nec Corp | 基本論理回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63238716A (ja) * | 1986-11-14 | 1988-10-04 | Nec Corp | スイッチ回路 |
| JPH0563966B2 (ja) * | 1986-11-14 | 1993-09-13 | Nippon Electric Co | |
| WO2022224815A1 (ja) * | 2021-04-19 | 2022-10-27 | ローム株式会社 | ゲート駆動回路 |
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