JP7375566B2 - 電圧制御型電力用半導体素子の負荷耐量試験方法および負荷耐量試験装置 - Google Patents

Description

本発明は、ＳｉやＳｉＣなどを用いたＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）やＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）のような電圧制御型電力用半導体素子の負荷耐量試験方法および負荷耐量試験装置に関する。

電圧制御型電力用半導体素子は、高耐圧で低オン抵抗を有し、小電力で大電力駆動が可能なパワー半導体であるため、電力変換装置に広く利用されている。このような電圧制御型電力用半導体素子は、製造時に初期不良を排除するために動特性試験が行われている（たとえば、特許文献１参照）。

図３は従来の試験装置の構成例を示す回路図、図４はパルスジェネレータが出力するパルス信号を示す図、図５は一方のＳｉＣを用いたＭＯＳＦＥＴの電流・電圧特性例を示す図である。
図３に示す試験装置は、２つの被検体を試験するもので、直流電源１０１と、スイッチ１０２と、パルスジェネレータ１０３と、ゲートドライバユニット１０４，１０５と、インダクタ１０６と、コンデンサ１０７，１０８とを備えている。被検体は、上アーム側のＭＯＳＦＥＴ１１１と下アーム側のＭＯＳＦＥＴ１１２とがハーフブリッジ回路を構成するように組み込まれた２ｉｎ１のモジュール１１０である。なお、ＭＯＳＦＥＴ１１１，１１２は、還流ダイオードがそれぞれ逆並列に接続されている。

直流電源１０１の正極端子は、スイッチ１０２を介してモジュール１１０の正極端子Ｐに接続され、直流電源１０１の負極端子は、モジュール１１０の負極端子Ｎに接続されている。ゲートドライバユニット１０４の出力端子は、モジュール１１０のＭＯＳＦＥＴ１１１のゲート端子に接続され、ゲートドライバユニット１０５の出力端子は、モジュール１１０のＭＯＳＦＥＴ１１２のゲート端子に接続されている。ゲートドライバユニット１０４，１０５は、パルスジェネレータ１０３から供給されたパルス信号を基にＭＯＳＦＥＴ１１１，１１２を駆動するゲート信号を生成する。モジュール１１０の中間端子Ｍは、インダクタ１０６の一方の端子に接続され、モジュール１１０の正極端子Ｐは、コンデンサ１０７の一方の端子に接続され、モジュール１１０の負極端子Ｎは、コンデンサ１０８の一方の端子に接続されている。インダクタ１０６の他方の端子は、直列接続されたコンデンサ１０７，１０８の共通の接続点に接続されている。

パルスジェネレータ１０３は、図４に示したように、ゲートドライバユニット１０４に供給される上アーム側パルス信号とゲートドライバユニット１０５に供給される下アーム側パルス信号とを生成する。上アーム側パルス信号および下アーム側パルス信号は、一方がオフしてから他方がオンするまでにデッドタイムＴｄが設定されていて同時にオンすることがないようにしている。これにより、モジュール１１０のＭＯＳＦＥＴ１１１，１１２に貫通電流が流れることを防止している。

試験時は、スイッチ１０２をオンして直流電源１０１の高電圧をモジュール１１０の正極端子Ｐと負極端子Ｎとの間に印加し、直列接続されたコンデンサ１０７，１０８には、直流電源１０１の高電圧が印加されて充電されている。ここで、たとえば、下アーム側のＭＯＳＦＥＴ１１２の動作によれば、図５に示したように、ＭＯＳＦＥＴ１１２のゲート端子に、高電位（＋１５Ｖ）のゲート電圧Ｖｇが印加されると、ＭＯＳＦＥＴ１１２は、ターンオンされる。これにより、ＭＯＳＦＥＴ１１２のドレイン－ソース間電圧Ｖｄｓは、グランド電位に近い電位まで低下し、主電流のドレイン電流Ｉｄが、コンデンサ１０８からインダクタ１０６を介して流れる。

ＭＯＳＦＥＴ１１２のゲート端子に、低電位（－５Ｖ）のゲート電圧Ｖｇが印加されると、ＭＯＳＦＥＴ１１２は、ターンオフされる。これにより、ＭＯＳＦＥＴ１１２のドレイン－ソース間電圧Ｖｄｓは、インダクタ１０６を流れていた電流により誘起された電圧が瞬間的にコンデンサ１０８の端子電圧に加わることで過渡的に高い電圧になる。インダクタ１０６に電流が流れていたときに蓄えられていたエネルギがなくなると、ＭＯＳＦＥＴ１１２のドレイン－ソース間電圧Ｖｄｓは、コンデンサ１０８の端子電圧（コンデンサ１０７，１０８の値が等しいので、直流電源１０１の電圧の１／２の電圧）になる。また、ＭＯＳＦＥＴ１１２がターンオフされることにより、コンデンサ１０８からの電流が遮断されるので、ドレイン電流Ｉｄは、０Ａになる。

上アーム側のＭＯＳＦＥＴ１１１についても、下アーム側のＭＯＳＦＥＴ１１２と同様の動作をする。このように、ＭＯＳＦＥＴ１１１，１１２のゲート端子にゲート電圧Ｖｇを印加して誘導負荷であるインダクタ１０６に電流を流すことによって、ハーフブリッジ回路を用いた電力変換装置のインバータ動作を模擬した試験が実施されることになる。

近年、ＳｉＣ（炭化ケイ素）やＧａＮ（窒化ガリウム）に代表されるワイドバンドギャップ半導体材料が注目を集めている。このワイドバンドギャップ半導体材料は、既存の代表的な半導体材料であるＳｉ（ケイ素）と比べて絶縁破壊電界強度が高いという特性がある。このため、高耐圧素子では、ＩＧＢＴよりもＭＯＳＦＥＴへの適用が進められている。ＭＯＳＦＥＴの特徴として、ＩＧＢＴよりも高周波で動作させることが可能であり、スイッチング時の損失も小さいことが挙げられる。

高速でスイッチングを行う際、ＭＯＳＦＥＴのゲート端子へのゲート電圧の印加にゲートドライバユニットを用いているので、より大きなｄＶｇ／ｄｔ（ゲート電圧が急峻に変化するときの時間に対する電圧の変化量）が実現可能になっている。ＭＯＳＦＥＴをインバータ動作させた場合、オフ時に印加されていたドレイン－ソース間電圧Ｖｄｓは、オン時には印加されなくなるが、その際に変位電流が発生することが知られている。

特に、高耐圧のＭＯＳＦＥＴの場合、ドレイン－ソース間電圧Ｖｄｓが大きいため、変位電流も大きくなる。さらに、変位電流の大きさは、スイッチング速度に依存し、スイッチング速度が大きいと、変位電流も大きくなる。大き過ぎる変位電流は、デバイスを破壊する原因になり得るので、高耐圧・高速動作を特徴とするワイドバンドギャップ半導体材料を使用したＭＯＳＦＥＴにおいては、変位電流による破壊が発生しやすい傾向にあるといえる。ＭＯＳＦＥＴのデバイス構造により変位電流による破壊を防ぐような提案がなされている（たとえば、特許文献２参照）。しかし、そのようなデバイス構造を持った電力用半導体素子においても、欠陥やプロセス上のばらつきなどの影響により破壊しやすいデバイスが発生し得るため、スクリーニング試験により除去する必要がある。

特開２０１６－１１９５３号公報（段落〔００２１〕、図１） 特開２０１５－５７８５０号公報

電力用半導体素子、特に、ＳｉＣ－ＭＯＳＦＥＴでは、スイッチングに伴い、ドレイン－ソース間に電圧が断続的に印加される。その際に、変位電流が流れると、デバイスに負荷が掛かり、欠陥などのあるデバイスにおいては、破壊に繋がることがある。このようなデバイスは、市場で初期故障を引き起こし得るため、スクリーニング試験により除去する必要がある。ところが、図３のような従来の試験装置で行われている試験では、変位電流を適切に生じさせることができないという問題がある。すなわち、ハーフブリッジ回路を用いてインバータ動作を模擬した試験をすれば、静特性試験で変位電流の影響を知ることはできるが、主電流が流れることで熱が発生するために、デバイスの劣化が変位電流によるものか熱によるものかを判断することができない。また、熱が発生するために高速でスイッチングをすることができないことから、同じ回数のスイッチングを実施しようとした場合、試験時間が長くなってしまう。さらに、試験時に熱が発生することは、強制空冷式や強制水冷式の冷却機構が必要であり、装置が大型化してしまう。

本発明はこのような点に鑑みてなされたものであり、変位電流を適切に生じさせることができる電圧制御型電力用半導体素子の負荷耐量試験方法および負荷耐量試験装置を提供することを目的とする。

本発明では、上記の課題を解決するために、１つの案では、電圧制御型電力用半導体素子の負荷耐量試験方法が提供される。この電圧制御型電力用半導体素子の負荷耐量試験方法では、第１の電圧制御型電力用半導体素子を上アームに配置し、第２の電圧制御型電力用半導体素子を下アームに配置してハーフブリッジ回路を構成し、それぞれオフの状態で直列に接続した第１の電圧制御型電力用半導体素子および第２の電圧制御型電力用半導体素子の両端に高電圧を印加し、第１の電圧制御型電力用半導体素子のゲート端子にゲート電圧を印加することにより第１の電圧制御型電力用半導体素子をオンの状態にしてゲート端子から高電位側端子および低電位側端子へ変位電流を流すステップと、第１の電圧制御型電力用半導体素子のゲート端子へのゲート電圧の印加を停止するステップと、第２の電圧制御型電力用半導体素子のゲート端子にゲート電圧を印加することにより第２の電圧制御型電力用半導体素子をオンの状態にしてゲート端子から高電位側端子および低電位側端子へ変位電流を流すステップと、第２の電圧制御型電力用半導体素子のゲート端子へのゲート電圧の印加を停止するステップとを繰り返し実行し、第２の電圧制御型電力用半導体素子のゲート端子に印加されるゲート電圧は第２のゲートドライバユニットにより生成し、第１の電圧制御型電力用半導体素子のゲート端子に印加されるゲート電圧は、第２のゲートドライバユニットの電源の基準電位とは独立した基準電位の電源を有している第１のゲートドライバユニットにより生成する。

別の案では、電圧制御型電力用半導体素子の負荷耐量試験装置が提供される。この電圧制御型電力用半導体素子の負荷耐量試験装置は、高電圧を出力する直流電源と、高電圧を受けて充電しながら直列に接続した第１の電圧制御型電力用半導体素子および第２の電圧制御型電力用半導体素子の両端に印加するコンデンサと、同時にオンすることがない第１のパルス信号および第２のパルス信号を生成するパルスジェネレータと、第１のパルス信号を受けて第１の電圧制御型電力用半導体素子を駆動するための第１のゲート電圧を生成する第１のゲートドライバユニットと、第２のパルス信号を受けて第２の電圧制御型電力用半導体素子を駆動するための第２のゲート電圧を生成する第２のゲートドライバユニットと、試験後にコンデンサに充電された電圧を放電する放電回路と、を備え、第１の電圧制御型電力用半導体素子および第２の電圧制御型電力用半導体素子に主電流を流すことなく変位電流を生じさせるようにし、第１の電圧制御型電力用半導体素子を上アームに配置し、第２の電圧制御型電力用半導体素子を下アームに配置してハーフブリッジ回路を構成したとき、上アームの第１の電圧制御型電力用半導体素子を駆動する第１のゲートドライバユニットの電源は、第２のゲートドライバユニットの電源の基準電位とは独立した基準電位を有している。

上記構成の電圧制御型電力用半導体素子の負荷耐量試験方法および負荷耐量試験装置によれば、主電流が流れないので発熱によるストレスを受けることがなく、変位電流を適切に生じさせることができる。

本発明の実施の形態に係る電圧制御型電力用半導体素子の負荷耐量試験装置を示す回路図である。 負荷耐量試験装置による負荷耐量試験で生じるモジュールの温度上昇の変化を示す図である。 従来の試験装置の構成例を示す回路図である。 パルスジェネレータが出力するパルス信号を示す図である。 一方のＳｉＣを用いたＭＯＳＦＥＴの電流・電圧特性例を示す図である。

図１は本発明の実施の形態に係る電圧制御型電力用半導体素子の負荷耐量試験装置を示す回路図である。
図１に示す負荷耐量試験装置は、直流電源１１と、スイッチ１２と、放電抵抗１３と、パルスジェネレータ１４と、ゲートドライバユニット１５，１６と、コンデンサ１７とを備えている。被検体は、上アーム側のＭＯＳＦＥＴ２１と下アーム側のＭＯＳＦＥＴ２２とがハーフブリッジ回路を構成するように組み込まれた２ｉｎ１のモジュール２０である。なお、このモジュール２０は、ＳｉＣ－ＭＯＳＦＥＴであるＭＯＳＦＥＴ２１，２２を搭載したＡｌｌ－ＳｉＣモジュールである。また、ＭＯＳＦＥＴ２１，２２は、ＳｉＣ－ＳＢＤ（ショットキバリアダイオード）を逆並列に接続し、ボディダイオードとして使用することがある。

直流電源１１の正極端子は、スイッチ１２の常開接点に接続され、スイッチ１２の可動接点は、モジュール２０の正極端子Ｐに接続され、直流電源１１の負極端子は、モジュール２０の負極端子Ｎとグランドとに接続されている。スイッチ１２の常閉接点は、放電回路を構成する放電抵抗１３の一方の端子に接続され、放電抵抗１３の他方の端子は、直流電源１１の負極端子と、モジュール２０の負極端子Ｎと、グランドとに接続されている。直流電源１１の電圧は、たとえば、耐圧が３３００Ｖのモジュール２０に対して１７００Ｖとしてある。放電抵抗１３の値は、たとえば、１０ｋΩである。

パルスジェネレータ１４の出力端子は、ゲートドライバユニット１５，１６の入力端子に接続され、同時にオンすることがない上アーム側パルス信号および下アーム側パルス信号を生成し、ゲートドライバユニット１５，１６に出力する。なお、ゲートドライバユニット１５，１６は、互いに独立した基準電位を有する電源から給電されている。上アーム側パルス信号および下アーム側パルス信号は、たとえば、波高値が５Ｖのパルス信号である。

ゲートドライバユニット１５，１６の出力端子は、モジュール２０のＭＯＳＦＥＴ２１，２２のゲート端子にそれぞれ接続されている。ゲートドライバユニット１５，１６は、パルスジェネレータ１４から上アーム側パルス信号および下アーム側パルス信号を受けてＭＯＳＦＥＴ２１，２２を駆動するゲート電圧Ｖｇを生成する。ゲート電圧Ｖｇは、ＭＯＳＦＥＴ２１，２２をターンオンするときに＋１５Ｖの電位を有し、ＭＯＳＦＥＴ２１，２２をターンオフするときは－５Ｖの電位を有している。これらの電位は、ゲートドライバユニット１５では、ＭＯＳＦＥＴ２１とＭＯＳＦＥＴ２２との中間端子の電位に対してのものであり、ゲートドライバユニット１６では、モジュール２０の負極端子Ｎの電位に対してのものである。

モジュール２０の正極端子Ｐは、コンデンサ１７の一方の端子に接続され、コンデンサ１７の他方の端子は、モジュール２０の負極端子Ｎに接続されている。コンデンサ１７は、試験時の動作を安定させるために設けられたものであり、直流電源１１から供給された電流を充電していて、モジュール２０への電流供給は、このコンデンサ１７から行うことになる。コンデンサ１７は、モジュール２０が主電流を流すことがないので、静電容量は、小さいものでよく、たとえば、４７μＦである。試験中は常に充電状態にあるコンデンサ１７は、試験終了後に放電抵抗１３によって放電され、その後、この負荷耐量試験装置からモジュール２０が取り除かれ、初期不良検出のために静特性試験装置に移される。

次に、この負荷耐量試験装置によるモジュール２０の負荷耐量試験の手順について説明する。まず、常温で負荷耐量試験装置にモジュール２０を電気的に接続し、ゲートドライバユニット１５，１６は、モジュール２０のＭＯＳＦＥＴ２１，２２のゲート端子に－５Ｖのゲート電圧Ｖｇを印加して両方のＭＯＳＦＥＴ２１，２２をオフ状態にしておく。このとき、モジュール２０は、自然空冷式の簡易的な冷却フィン上に載せておくだけでよい。

次に、スイッチ１２を直流電源１１の側に切り替え、モジュール２０の正極端子Ｐと負極端子Ｎとの間に１７００Ｖの電圧を印加する。これにより、コンデンサ１７は、充電されて１７００Ｖの端子電圧に維持される。

次に、パルスジェネレータ１４を作動させ、ゲートドライバユニット１５，１６に、図４に示した上アーム側パルス信号および下アーム側パルス信号を入力する。このとき、上アーム側パルス信号および下アーム側パルス信号は、周波数が、たとえば、１３ｋＨｚのパルス信号であり、デッドタイムＴｄは、たとえば、２μｓにしてある。ゲートドライバユニット１５，１６は、波高値が＋５Ｖの上アーム側パルス信号および下アーム側パルス信号を受けて、高電位が＋１５Ｖ、低電位が－５Ｖのゲート電圧Ｖｇを生成し、モジュール２０のＭＯＳＦＥＴ２１，２２のゲート端子に交互に印加する。

ここで、たとえば、上アーム側のＭＯＳＦＥＴ２１が＋１５Ｖのゲート電圧Ｖｇを受けてオンの状態になり、下アーム側のＭＯＳＦＥＴ２２が－５Ｖのゲート電圧Ｖｇを受けてオフの状態であるとする。このため、上アーム側のＭＯＳＦＥＴ２１および下アーム側のＭＯＳＦＥＴ２２には、直流電源１１の電圧が印加されるが、主電流（ドレイン電流）が流れることはない。なお、主電流には不可避的に流れるリーク電流は含まない。

このとき、上アーム側のＭＯＳＦＥＴ２１は、ゲート－ソース間にｄＶｇ／ｄｔの大きなゲート電圧Ｖｇが印加されるので、ゲート－ソース間に変位電流が流れることになる。これにより、上アーム側のＭＯＳＦＥＴ２１のゲート－ソース間の寄生容量に電荷が蓄積される。また、上アーム側のＭＯＳＦＥＴ２１は、ゲート電圧Ｖｇが印加されてオン状態になることでドレイン－ソース間電圧Ｖｄｓが低くなる。この結果、ドレイン端子の電圧がゲート端子の電圧よりも低くなるので、ゲート－ドレイン間にも変位電流が流れることになる。これにより、上アーム側のＭＯＳＦＥＴ２１のゲート－ドレイン間の寄生容量にも電荷が蓄積される。

次に、上アーム側のＭＯＳＦＥＴ２１のゲート端子に－５Ｖのゲート電圧Ｖｇが印加され、その時点から２μｓのデッドタイムの時間経過後に下アーム側のＭＯＳＦＥＴ２２のゲート端子に＋１５Ｖのゲート電圧Ｖｇが印加される。このとき、上アーム側のＭＯＳＦＥＴ２１は、そのゲート端子に－５Ｖのゲート電圧Ｖｇが印加されて、ゲート－ソース間の寄生容量に蓄積されていた電荷が瞬間的に引き抜かれるので、オフ状態になる。また、上アーム側のＭＯＳＦＥＴ２１がオフ状態になると、上アーム側のＭＯＳＦＥＴ２１は、ゲート端子よりも電位が低かったドレインに高電圧が印加されるので、上アーム側のＭＯＳＦＥＴ２１のゲート－ドレイン間の寄生容量に蓄積されていた電荷が放電される。

下アーム側のＭＯＳＦＥＴ２２は、そのゲート端子に＋１５Ｖのゲート電圧Ｖｇが印加されてオン状態になるとき、ゲート－ソース間およびゲート－ドレイン間にそれぞれ変位電流が流れる。このとき、下アーム側のＭＯＳＦＥＴ２２では、そのゲート－ソース間の寄生容量およびゲート－ドレイン間の寄生容量に変位電流による充電が行われる。

以上の上アーム側のＭＯＳＦＥＴ２１および下アーム側のＭＯＳＦＥＴ２２を交互にスイッチングさせるステップを繰り返すことで、上アーム側のＭＯＳＦＥＴ２１および下アーム側のＭＯＳＦＥＴ２２に変位電流を流すことができる。このとき、上アーム側のＭＯＳＦＥＴ２１および下アーム側のＭＯＳＦＥＴ２２には、主電流が流れることはないので、発熱を抑えることができる。

なお、試験終了後は、スイッチ１２を放電抵抗１３の側に切り替え、コンデンサ１７に蓄積されていた電荷を放電抵抗１３に向けて放電させ、コンデンサ１７のエネルギを消費させる。その後、モジュール２０は、この負荷耐量試験装置から取り外され、この負荷耐量試験装置で与えられたストレスによる影響を確認する別の試験装置に移される。

図２は負荷耐量試験装置による負荷耐量試験で生じるモジュールの温度上昇の変化を示す図である。図２において、横軸は、モジュール２０のスイッチング回数を示し、縦軸は、「０」で示す常温（２５℃）からの温度差ΔＴｃを示している。

この図２によれば、スイッチング回数を増やしても常温からの温度差ΔＴｃは高くても２０℃以下に収まっている。これは、主電流を流した場合に１７５℃程度まで上昇し、温度差ΔＴｃが１５０℃程度まで上昇するのと比較すると、大幅に低く、この負荷耐量試験では、発熱による熱的影響をなくすことができる。

以上のように、この負荷耐量試験装置では、試験時に発熱が抑制されているので、この負荷耐量試験を受けたモジュール２０は、変位電流だけによる劣化の評価が可能になる。また、発熱が抑制されているということは、モジュール自体の熱劣化が少ないだけでなく、モジュールを構成しているワイヤまたははんだが試験中に断線する可能性もほとんどない。さらに、スイッチング時の発熱が抑制されているので、モジュール２０のＭＯＳＦＥＴ２１，２２のスイッチング周波数を高周波化することができ、その場合には、高周波化する前と同じスイッチング回数で試験すると、試験時間を大幅に短縮することが可能になる。

なお、上記の実施の形態では、被検体として２ｉｎ１モジュールを使用したが、デバイス単体のＭＯＳＦＥＴ２１，２２を直列に接続して構成したものでもよい。また、上記の実施の形態では、２つのＭＯＳＦＥＴ２１，２２で負荷耐量試験を行ったが、３つ以上のＭＯＳＦＥＴを直列に接続し、そのうちの１つだけはオフにするようにゲート電圧の印加タイミングをずらすことでも同様に変位電流を生じさせることができる。さらに、上記の実施の形態では、被検体としてＳｉＣ－ＭＯＳＦＥＴの場合を例に示したが、ＳｉＣ－ＩＧＢＴを含め、他のワイドバンドギャップ半導体材料による電力用半導体素子に適用することができる。

１１ 直流電源
１２ スイッチ
１３ 放電抵抗
１４ パルスジェネレータ
１５，１６ ゲートドライバユニット
１７ コンデンサ
２０ モジュール
２１，２２ ＭＯＳＦＥＴ
Ｎ 負極端子
Ｐ 正極端子

Claims (4)

1. 第１の電圧制御型電力用半導体素子を上アームに配置し、第２の電圧制御型電力用半導体素子を下アームに配置してハーフブリッジ回路を構成し、
   それぞれオフの状態で直列に接続した前記第１の電圧制御型電力用半導体素子および前記第２の電圧制御型電力用半導体素子の両端に高電圧を印加し、
   前記第１の電圧制御型電力用半導体素子のゲート端子にゲート電圧を印加することにより前記第１の電圧制御型電力用半導体素子をオンの状態にしてゲート端子から高電位側端子および低電位側端子へ変位電流を流すステップと、
   前記第１の電圧制御型電力用半導体素子のゲート端子へのゲート電圧の印加を停止するステップと、
   前記第２の電圧制御型電力用半導体素子のゲート端子にゲート電圧を印加することにより前記第２の電圧制御型電力用半導体素子をオンの状態にしてゲート端子から高電位側端子および低電位側端子へ変位電流を流すステップと、
   前記第２の電圧制御型電力用半導体素子のゲート端子へのゲート電圧の印加を停止するステップとを繰り返し実行し、
   前記第２の電圧制御型電力用半導体素子のゲート端子に印加されるゲート電圧は第２のゲートドライバユニットにより生成し、前記第１の電圧制御型電力用半導体素子のゲート端子に印加されるゲート電圧は、前記第２のゲートドライバユニットの電源の基準電位とは独立した基準電位の電源を有している第１のゲートドライバユニットにより生成する、
   電圧制御型電力用半導体素子の負荷耐量試験方法。
2. 前記第１の電圧制御型電力用半導体素子および前記第２の電圧制御型電力用半導体素子に主電流を流さないことを特徴とする、請求項１記載の電圧制御型電力用半導体素子の負荷耐量試験方法。
3. 前記第１の電圧制御型電力用半導体素子および前記第２の電圧制御型電力用半導体素子の両端に印加される前記高電圧は、コンデンサに充電された電圧であり、
   負荷耐量試験の終了時には、前記コンデンサに充電された電圧を放電するようにした、請求項１または２に記載の電圧制御型電力用半導体素子の負荷耐量試験方法。
4. 高電圧を出力する直流電源と、
   前記高電圧を受けて充電しながら直列に接続した第１の電圧制御型電力用半導体素子および第２の電圧制御型電力用半導体素子の両端に印加するコンデンサと、
   同時にオンすることがない第１のパルス信号および第２のパルス信号を生成するパルスジェネレータと、
   前記第１のパルス信号を受けて前記第１の電圧制御型電力用半導体素子を駆動するための第１のゲート電圧を生成する第１のゲートドライバユニットと、
   前記第２のパルス信号を受けて前記第２の電圧制御型電力用半導体素子を駆動するための第２のゲート電圧を生成する第２のゲートドライバユニットと、
   試験後に前記コンデンサに充電された電圧を放電する放電回路と、
   を備え、前記第１の電圧制御型電力用半導体素子および前記第２の電圧制御型電力用半導体素子に主電流を流すことなく変位電流を生じさせるようにし、
   前記第１の電圧制御型電力用半導体素子を上アームに配置し、前記第２の電圧制御型電力用半導体素子を下アームに配置してハーフブリッジ回路を構成したとき、上アームの前記第１の電圧制御型電力用半導体素子を駆動する前記第１のゲートドライバユニットの電源は、前記第２のゲートドライバユニットの電源の基準電位とは独立した基準電位を有している、
   電圧制御型電力用半導体素子の負荷耐量試験装置。

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