JP7367505B2

JP7367505B2 - パワー半導体用試験方法およびパワー半導体用試験装置

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Publication number: JP7367505B2
Application number: JP2019223630A
Authority: JP
Inventors: 伸治草刈
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2019-12-11
Filing date: 2019-12-11
Publication date: 2023-10-24
Anticipated expiration: 2039-12-11
Also published as: JP2021092463A

Description

本発明はパワー半導体の動特性試験であるアバランシェ試験およびリカバリ試験を実施することができるパワー半導体用試験方法およびパワー半導体用試験装置に関する。

パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＦＷＤ（Free Wheeling Diode）などのパワー半導体は、製造工程などにおいて、動特性試験が実施される。動特性試験としては、アバランシェ試験およびリカバリ試験がある。

アバランシェ試験は、インダクタを負荷としたＭＯＳＦＥＴまたはＩＧＢＴがスイッチング動作をした場合に、ＭＯＳＦＥＴまたはＩＧＢＴがターンオフしたときに受ける過大なストレスを測定するものである。リカバリ試験は、ＭＯＳＦＥＴのボディダイオードまたはＦＷＤに順方向電流が流れている状態でボディダイオードまたはＦＷＤに逆方向電圧を印加したときに流れる大きな逆方向電流を測定するものである。

アバランシェ試験およびリカバリ試験は、それぞれ別の測定回路を用いて実施することが一般的である（たとえば、特許文献１参照）。しかし、試験の効率化を図るべく、アバランシェ試験およびリカバリ試験を同一の試験装置で実施することができる統合したパワー半導体用試験装置が望まれている。

図４はアバランシェ試験およびリカバリ試験を実施することができるパワー半導体用試験装置の回路図である。
図示のパワー半導体用試験装置で試験する被試験デバイス（以下、ＤＵＴ（Device Under Test）という）１０は、ここでは、パワーＭＯＳＦＥＴ１０ａとする。なお、パワーＭＯＳＦＥＴ１０ａに逆並列に接続されているダイオードは、パワーＭＯＳＦＥＴ１０ａに内蔵するボディダイオード１０ｂである。また、パワーＭＯＳＦＥＴ１０ａのゲート端子は、図示しないゲート駆動回路に接続されている。

このパワー半導体用試験装置は、アバランシェ試験のために、第１の電源２０と、コンデンサ２１と、スイッチ２２と、インダクタ２３とを有している。第１の電源２０の正極端子は、コンデンサ２１の正極端子とスイッチ２２の第１の固定接点とに接続されている。スイッチ２２の可動接点は、インダクタ２３の一方の端子に接続され、インダクタ２３の他方の端子は、ＤＵＴ１０のドレイン端子に接続されている。ＤＵＴ１０のソース端子は、スイッチ２２の第２の固定接点とコンデンサ２１の負極端子と第１の電源２０の負極端子とに接続されている。

パワー半導体用試験装置は、また、リカバリ試験のために、さらに、第２の電源２４と、コンデンサ２５と、スイッチ用ＭＯＳＦＥＴ２６と、スイッチ２７とを有している。第２の電源２４の正極端子は、コンデンサ２５の一方の端子とスイッチ用ＭＯＳＦＥＴ２６のドレイン端子とに接続されている。スイッチ用ＭＯＳＦＥＴ２６のソース端子は、スイッチ２７の一方の端子に接続され、スイッチ２７の他方の端子は、インダクタ２３の他方の端子とＤＵＴ１０のドレイン端子との接続点に接続されている。なお、スイッチ用ＭＯＳＦＥＴ２６のゲート端子は、図示しないゲート駆動回路に接続されている。

このように、このパワー半導体用試験装置では、アバランシェ試験回路に、第２の電源２４、コンデンサ２５、スイッチ用ＭＯＳＦＥＴ２６およびスイッチ２７を追加し、誘導負荷であるインダクタ２３を共用したリカバリ試験をも可能にしている。

アバランシェ試験のとき、第１の電源２０は、所定の電圧を出力し、スイッチ２２は、第１の電源２０の正極端子に接続されたスイッチ２２の第１の固定接点の側に切り替えられる。このとき、第２の電源２４は、動作が停止されて電圧が出力されない状態にされ、スイッチ用ＭＯＳＦＥＴ２６は、ターンオフ制御され、スイッチ２７は、オープン（開路）状態にされている。

アバランシェ試験は、インダクタ２３の一方の端子に第１の電源２０の出力電圧を印加した状態で、ＤＵＴ１０をターンオンおよびターンオフ制御し、ターンオフ制御したときにインダクタ２３に蓄えられたエネルギをＤＵＴ１０に供給する。これにより、ＤＵＴ１０のドレイン端子には、第１の電源２０の出力電圧にインダクタ２３に誘起された端子電圧を加えた電圧が印加され、ＤＵＴ１０の誘導負荷による破壊耐量が測定される。

なお、アバランシェ試験のときにスイッチ２７をオープン状態にして遮断しているのは、ＤＵＴ１０をターンオフ制御したときにインダクタ２３から供給されるエネルギのすべてをＤＵＴ１０に加えるようにするためである。これは、遮断用のスイッチ２７が設けられていない状態では、インダクタ２３から供給されるエネルギの大部分がスイッチ用ＭＯＳＦＥＴ２６のボディダイオードを介してコンデンサ２５に流れ込んで吸収されてしまい、ＤＵＴ１０の正しいアバランシェ試験ができなくなるためである。

一方、リカバリ試験のときでは、第１の電源２０は、動作が停止されて電圧が出力されない状態にされ、スイッチ２２は、ＤＵＴ１０のソース端子に接続されたスイッチ２２の第２の固定接点の側に切り替えられる。このとき、第２の電源２４は、所定の電圧を出力し、スイッチ用ＭＯＳＦＥＴ２６は、ターンオフ制御され、遮断用のスイッチ２７は、クローズ状態にされている。また、ＤＵＴ１０は、このリカバリ試験の期間、ターンオフ制御されている。

リカバリ試験は、スイッチ用ＭＯＳＦＥＴ２６をターンオン制御してインダクタ２３に電流を流す。次に、スイッチ用ＭＯＳＦＥＴ２６をターンオフ制御すると、インダクタ２３を流れていた電流は、流れ続けようとしてＤＵＴ１０のボディダイオード１０ｂを順方向に流れる。ＤＵＴ１０のボディダイオード１０ｂに順電流が還流している状態でスイッチ用ＭＯＳＦＥＴ２６をターンオン制御すると、ボディダイオード１０ｂには逆電圧が印加される。これにより、ボディダイオード１０ｂには逆電圧であるにも拘わらず逆方向に大きなリカバリ電流が流れるので、ボディダイオード１０ｂにそのリカバリ電流が流れなくなるまでの逆回復時間が測定される。

特開２０１０－１０７４３２号公報（段落〔００３５〕、〔００５９〕、図２、図７）

図４のパワー半導体用試験装置では、インダクタ２３およびＤＵＴ１０の接続点とスイッチ用ＭＯＳＦＥＴ２６との間に遮断用のスイッチ２７を設けて、アバランシェ試験のときにアバランシェエネルギがＤＵＴ１０以外で消費されてしまうことを防止している。しかし、このスイッチ２７は、リカバリ試験のときにリカバリ電流が流れることになるが、スイッチ２７を含む配線のインダクタンス成分が不可避的に存在するためにリカバリ電流の変化率（ｄｉ／ｄｔ）が本来の急峻な変化率にならないという問題点がある。そのために、測定した逆回復時間は、スイッチ２７を含む配線のインダクタンス成分を考慮した値に基づいて補正する必要がある。

本発明はこのような点に鑑みてなされたものであり、アバランシェ試験およびリカバリ試験を、スイッチを用いることなしに統合した１つの回路で実施することができるパワー半導体用試験装置を提供することを目的とする。

本発明では、上記の課題を解決するために、１つの案では、パワー半導体とする被試験デバイスにインダクタを介して第１の電源の電圧を印加しながら被試験デバイスをターンオンおよびターンオフ制御することでアバランシェ試験を行い、被試験デバイスに並列にインダクタを接続した状態で被試験デバイスをターンオフ制御しながら半導体スイッチをターンオンおよびターンオフ制御して被試験デバイスに第２の電源の電圧を印加することでリカバリ試験を行うパワー半導体用試験方法が提供される。このパワー半導体用試験方法では、アバランシェ試験のときに半導体スイッチのボディダイオードまたはＦＷＤに逆バイアスを掛けることでインダクタから第２の電源への電流の流れを阻止するようにした。また、半導体スイッチのボディダイオードまたはＦＷＤに対する逆バイアスは、第１の電源の電圧よりも高い第２の電源の電圧を半導体スイッチに印加することで行う。

また、本発明では、パワー半導体とする被試験デバイスのアバランシェ試験およびリカバリ試験を行うパワー半導体用試験装置が提供される。このパワー半導体用試験装置は、アバランシェ試験のときに用いられる第１の電源と、一方の端子が被試験デバイスの高電位側主端子に接続されたインダクタと、インダクタの他方の端子をアバランシェ試験のときに第１の電源に接続し、リカバリ試験のときには被試験デバイスの低電位側主端子に接続するスイッチと、アバランシェ試験およびリカバリ試験のときに用いられ、第１の電源よりも高い電圧を出力する第２の電源と、リカバリ試験のときにターンオン制御されてインダクタの一方の端子および被試験デバイスの高電位側主端子に第２の電源の電圧を印加する半導体スイッチと、を備え、アバランシェ試験のときに半導体スイッチのボディダイオードまたはＦＷＤに逆バイアスを掛けることによってインダクタから第２の電源への電流の流れを阻止するようにした。

上記構成のパワー半導体用試験方法およびパワー半導体用試験装置は、アバランシェ試験のときに半導体スイッチのボディダイオードまたはＦＷＤに逆バイアスを掛けているので遮断用のスイッチを設けることなしにインダクタから第２の電源への電流の流れを阻止できるという利点がある。

本発明の実施の形態に係るパワー半導体用試験装置を示す回路図である。アバランシェ試験時の動作を示すタイミングチャートである。リカバリ試験時の動作を示すタイミングチャートである。アバランシェ試験およびリカバリ試験を実施することができるパワー半導体用試験装置の回路図である。

以下、本発明の実施の形態として、パワーＭＯＳＦＥＴの動特性試験であるアバランシェ試験およびリカバリ試験を実施することができる試験装置を例に図面を参照して詳細に説明する。

図１は本発明の実施の形態に係るパワー半導体用試験装置を示す回路図、図２はアバランシェ試験時の動作を示すタイミングチャートであり、図３はリカバリ試験時の動作を示すタイミングチャートである。なお、図１において、従来のパワー半導体用試験装置を説明するために図４に示した回路図の構成要素と同じ構成要素については同じ符号を付してある。

本発明によるパワー半導体用試験装置は、第１の電源２０、コンデンサ２１、スイッチ２２、インダクタ２３、第２の電源２４、コンデンサ２５およびスイッチ用ＭＯＳＦＥＴ２６を有している。ＤＵＴ１０は、パワーＭＯＳＦＥＴ１０ａであり、このパワーＭＯＳＦＥＴ１０ａに逆並列に接続されているダイオードは、パワーＭＯＳＦＥＴ１０ａに内蔵のボディダイオード１０ｂまたは外付けのＦＷＤである。なお、図示はしないが、このパワーＭＯＳＦＥＴ１０ａのゲート端子には、ゲート駆動回路が接続されており、アバランシェ試験のときに、ゲート駆動信号Ｖｇｓ＿ＤＵＴが印加される。

第１の電源２０は、電圧Ｖ１を出力する電源であり、この実施の形態では、第１の電源２０の電圧Ｖ１は、たとえば４８ボルト（Ｖ）にしている。第１の電源２０の正極端子は、コンデンサ２１の正極端子とスイッチ２２の第１の固定接点とに接続されている。スイッチ２２の可動接点は、インダクタ２３の一方の端子に接続され、インダクタ２３の他方の端子は、ＤＵＴ１０の高電位側主端子であるドレイン端子に接続されている。インダクタ２３は、この実施の形態では、１０マイクロヘンリー（μＨ）にしている。ＤＵＴ１０の低電位側主端子であるソース端子は、スイッチ２２の第２の固定接点とコンデンサ２１の負極端子と第１の電源２０の負極端子とに接続されている。

第２の電源２４は、電圧Ｖ２を出力する電源であり、第２の電源２４の電圧Ｖ２は、第１の電源２０の電圧Ｖ１よりも高く、この実施の形態では、たとえば２００Ｖにしている。第２の電源２４の正極端子は、コンデンサ２５の一方の端子とスイッチ用ＭＯＳＦＥＴ２６のドレイン端子とに接続されている。スイッチ用ＭＯＳＦＥＴ２６のソース端子は、インダクタ２３の他方の端子とＤＵＴ１０のドレイン端子との接続点に接続されている。なお、スイッチ用ＭＯＳＦＥＴ２６のゲート端子には、図示しないゲート駆動回路が接続されており、リカバリ試験のときに、ゲート駆動信号Ｖｇｓ＿ＳＷが印加される。また、スイッチ用ＭＯＳＦＥＴ２６は、ボディダイオード２６ａを有している。

このパワー半導体用試験装置では、スイッチ用ＭＯＳＦＥＴ２６とＤＵＴ１０との間に遮断用のスイッチが存在しないので、コンデンサ２５、スイッチ用ＭＯＳＦＥＴ２６およびＤＵＴ１０を含むループ回路のループインダクタンスは、非常に小さいものとなる。このため、リカバリ試験の際にＤＵＴ１０のボディダイオード１０ｂを逆方向に流れる電流の傾きを所望のｄｉ／ｄｔにすることが可能になる。

次に、以上の構成を有するパワー半導体用試験装置において、ＤＵＴ１０のアバランシェ試験およびリカバリ試験を実施するときの動作を、図２および図３を参照しながら説明する。

まず、ＤＵＴ１０のアバランシェ試験のとき、スイッチ２２は、スイッチ２２の第１の固定接点の側に切り替えられ、図２に示したように、第１の電源２０は、４８Ｖの電圧Ｖ１を出力し、第２の電源２４は、２００Ｖの電圧Ｖ２を出力する。また、スイッチ用ＭＯＳＦＥＴ２６は、アバランシェ試験の間、ゲート端子に－５Ｖのゲート駆動信号Ｖｇｓ＿ＳＷが印加されていることで、ターンオフ制御されている。さらに、スイッチ用ＭＯＳＦＥＴ２６のドレイン端子の電圧（２００Ｖ）とソース端子の電圧（４８Ｖ）との電位差は、アバランシェ試験時にインダクタ２３に誘起される電圧とボディダイオード２６ａの順方向電圧との和よりも十分に大きくしてある。これにより、ボディダイオード２６ａは、アバランシェ試験の間、常時、逆バイアス状態になって導通することはないので、スイッチ用ＭＯＳＦＥＴ２６は、インダクタ２３から第２の電源２４への電流の流れを阻止する遮断用のスイッチとして機能することになる。アバランシェ試験の間、スイッチ用ＭＯＳＦＥＴ２６が遮断用のスイッチとして機能するので、インダクタ２３のエネルギは、スイッチ用ＭＯＳＦＥＴ２６のボディダイオード２６ａを介して第２の電源２４の側に流れてコンデンサ２５に吸収されることがなくなる。

ＤＵＴ１０のアバランシェ試験は、図２の時刻ｔ０において、ＤＵＴ１０のゲート端子にハイレベルのゲート駆動信号Ｖｇｓ＿ＤＵＴを印加することによって開始される。ゲート駆動信号Ｖｇｓ＿ＤＵＴの印加により、ＤＵＴ１０のパワーＭＯＳＦＥＴ１０ａがターンオン制御されると、ＤＵＴ１０のドレイン・ソース間電圧Ｖｄｓ＿ＤＵＴは、第１の電源２０の４８Ｖから０Ｖ近傍まで低下する。その後、ＤＵＴ１０の電流Ｉ＿ＤＵＴは、インダクタ２３を介した流れとなるので、徐々に増加していく。このとき、インダクタ２３には、エネルギが蓄えられる。

ＤＵＴ１０の電流Ｉ＿ＤＵＴが定格電流を超えていない時刻ｔ１にて、ＤＵＴ１０のゲート端子に印加していたゲート駆動信号Ｖｇｓ＿ＤＵＴがローレベルになると、ＤＵＴ１０のパワーＭＯＳＦＥＴ１０ａはターンオフ制御される。ＤＵＴ１０のパワーＭＯＳＦＥＴ１０ａがターンオフ制御されると、その瞬間に、インダクタ２３に蓄えられたエネルギは、ＤＵＴ１０のソースからドレインに一気に流れ込み、ＤＵＴ１０のドレイン・ソース間電圧Ｖｄｓ＿ＤＵＴは急激に立ち上がる。ＤＵＴ１０のドレイン・ソース間電圧Ｖｄｓ＿ＤＵＴがＤＵＴ１０のブレークダウン電圧に達すると、インダクタ２３に蓄えられたエネルギがＤＵＴ１０によって消費されるまで、ＤＵＴ１０の電流Ｉ＿ＤＵＴが流れ続ける。このアバランシェ試験では、ＤＵＴ１０がターンオン制御後のターンオフ制御時に立ち上がるドレイン・ソース間電圧Ｖｄｓ＿ＤＵＴの大きさを測定することによりＤＵＴ１０の破壊耐量が測定される。

時刻ｔ２において、ＤＵＴ１０の電流Ｉ＿ＤＵＴが０アンペア（Ａ）になると、ＤＵＴ１０のドレイン・ソース間電圧Ｖｄｓ＿ＤＵＴは、第１の電源２０の４８Ｖまで低下し、その４８Ｖを維持する。なお、ＤＵＴ１０の電流Ｉ＿ＤＵＴが流れなくなった後、インダクタ２３およびＤＵＴ１０の出力容量により共振動作が生じ、ＤＵＴ１０のドレイン・ソース間電圧Ｖｄｓ＿ＤＵＴおよび電流Ｉ＿ＤＵＴが振動することがある。

次に、リカバリ試験のときは、スイッチ２２は、スイッチ２２の第２の固定接点の側に切り替えられ、図３に示したように、第１の電源２０は、０Ｖの電圧Ｖ１を出力し、第２の電源２４は、２００Ｖの電圧Ｖ２を出力する。また、ＤＵＴ１０のゲート駆動信号Ｖｇｓ＿ＤＵＴは、このリカバリ試験の期間、ローレベル（０Ｖ）になっていて、ＤＵＴ１０は、ターンオフ状態にされている。

ＤＵＴ１０のボディダイオード１０ｂに対するリカバリ試験は、図３のｔ１０において、スイッチ用ＭＯＳＦＥＴ２６のゲート端子に１５Ｖのゲート駆動信号Ｖｇｓ＿ＳＷが印加され、スイッチ用ＭＯＳＦＥＴ２６がターンオン制御されることによって開始される。このとき、ＤＵＴ１０のドレイン端子には、第２の電源２４の電圧Ｖ２にほぼ等しい２００Ｖの電圧が印加される。このとき、インダクタ２３を介して第２の電源２４に戻る回路に電流が流れ、インダクタ２３にはエネルギが蓄えられる。また、ＤＵＴ１０は、パワーＭＯＳＦＥＴ１０ａがオフ状態にあり、ボディダイオード１０ｂが逆バイアス状態にあるので、電流Ｉ＿ＤＵＴは０Ａである。

時刻ｔ１１にて、スイッチ用ＭＯＳＦＥＴ２６がターンオフ制御されると、ＤＵＴ１０のドレイン・ソース間電圧Ｖｄｓ＿ＤＵＴは０Ｖになり、インダクタ２３を流れていた電流は、流れ続けようとしてＤＵＴ１０のボディダイオード１０ｂを順方向に流れるようになる。ボディダイオード１０ｂを順方向に流れる電流は、ＤＵＴ１０を流れる電流Ｉ＿ＤＵＴとは逆方向であるので、負方向の電流となる。

ボディダイオード１０ｂを順方向に電流が流れている状態の時刻ｔ１２にて、スイッチ用ＭＯＳＦＥＴ２６がターンオン制御されると、ＤＵＴ１０のボディダイオード１０ｂには逆電圧が印加される。このとき、ボディダイオード１０ｂのアノードとカソードとの間に存在する接合容量に小数キャリアが残っている間、ボディダイオード１０ｂには逆方向に大きなリカバリ電流が流れることになる。このリカバリ電流は、コンデンサ２５、スイッチ用ＭＯＳＦＥＴ２６およびＤＵＴ１０を含むループ回路のループインダクタンスが非常に小さいため、傾き（ｄｉ／ｄｔ）は急峻になる。ちなみに、図３の電流Ｉ＿ＤＵＴの波形において、破線で示した波形は、ループインダクタンスの大きい（図４）ときの電流Ｉ＿ＤＵＴの波形である。これにより、パワー半導体用試験装置は、リカバリ試験を所定の高ｄｉ／ｄｔ（たとえば、１７００Ａ／μｓ）が確保された状態で実施することが可能になる。ループインダクタンスは、たとえば、６０ナノヘンリー（ｎＨ）以下であることが好ましい。

このパワー半導体用試験装置によれば、スイッチ用ＭＯＳＦＥＴ２６とＤＵＴ１０との間に遮断用のスイッチがないことによるアバランシェ試験での不具合をスイッチ用ＭＯＳＦＥＴ２６にアバランシェ試験で用いる電圧Ｖ１よりも高い電圧Ｖ２を印加することで解消した。また、スイッチ用ＭＯＳＦＥＴ２６とＤＵＴ１０との間に遮断用のスイッチがなく、リカバリ試験時に電流が流れるループの寄生インダクタンスを最小化できるので、高ｄｉ／ｄｔ条件でリカバリ試験を実施することができる。これにより、このパワー半導体用試験装置は、パワー半導体の動特性試験であるアバランシェ試験およびリカバリ試験を１つの試験装置で行うことを可能にしている。

なお、上記の実施の形態では、リカバリ試験時に使用する半導体スイッチとしてスイッチ用ＭＯＳＦＥＴ２６を用いているが、ＩＧＢＴとＦＷＤとを逆並列接続して構成した半導体スイッチを用いても良い。また、上記の実施の形態では、ＤＵＴ１０としてパワーＭＯＳＦＥＴを試験する場合について説明したが、これに限定されるものではない。たとえば、ＩＧＢＴとＦＷＤとを逆並列に接続して構成したモジュール、ＩＧＢＴとＦＷＤとを一体に形成してなるＲＣ－ＩＧＢＴ（Reverse Conducting IGBT）などのパワー半導体についても同様の試験が可能である。

１０ＤＵＴ
１０ａパワーＭＯＳＦＥＴ
１０ｂボディダイオード
２０第１の電源
２１コンデンサ
２２スイッチ
２３インダクタ
２４第２の電源
２５コンデンサ
２６スイッチ用ＭＯＳＦＥＴ
２６ａボディダイオード

Claims

パワー半導体とする被試験デバイスにインダクタを介して第１の電源の電圧を印加しながら前記被試験デバイスをターンオンおよびターンオフ制御することでアバランシェ試験を行い、前記被試験デバイスに並列に前記インダクタを接続した状態で前記被試験デバイスをターンオフ制御しながら半導体スイッチをターンオンおよびターンオフ制御して前記被試験デバイスに第２の電源の電圧を印加することでリカバリ試験を行うパワー半導体用試験方法において、
前記アバランシェ試験のときに前記半導体スイッチのボディダイオードまたはＦＷＤに逆バイアスを掛けることで前記インダクタから前記第２の電源への電流の流れを阻止するようにし、
前記半導体スイッチの前記ボディダイオードまたは前記ＦＷＤに対する逆バイアスは、前記第１の電源の電圧よりも高い前記第２の電源の電圧を前記半導体スイッチに印加することで行う、
パワー半導体用試験方法。
前記第２の電源の電圧と前記第１の電源の電圧との電位差は、少なくとも、前記アバランシェ試験時に前記インダクタに誘起される電圧と前記半導体スイッチの前記ボディダイオードまたは前記ＦＷＤの順方向電圧との和よりも大きい、請求項１記載のパワー半導体用試験方法。
前記被試験デバイスは、ＭＯＳＦＥＴまたはＩＧＢＴ、のいずれか１つである、請求項１記載のパワー半導体用試験方法。
前記半導体スイッチは、ＭＯＳＦＥＴまたはＩＧＢＴと前記ＦＷＤとを逆並列接続したもの、のいずれか１つである、請求項１記載のパワー半導体用試験方法。
前記第２の電源が前記半導体スイッチを介して前記被試験デバイスの高電位側主端子と接続される、請求項１記載のパワー半導体用試験方法。
前記アバランシェ試験では、前記第１の電源が前記インダクタを介して前記被試験デバイスの高電位側主端子と接続される、請求項５記載のパワー半導体用試験方法。
前記リカバリ試験では、前記インダクタが前記被試験デバイスと並列に接続される、請求項５記載のパワー半導体用試験方法。
パワー半導体とする被試験デバイスのアバランシェ試験およびリカバリ試験を行うパワー半導体用試験装置において、
前記アバランシェ試験のときに用いられる第１の電源と、
一方の端子が前記被試験デバイスの高電位側主端子に接続されたインダクタと、
前記インダクタの他方の端子を前記アバランシェ試験のときに前記第１の電源に接続し、前記リカバリ試験のときには前記被試験デバイスの低電位側主端子に接続するスイッチと、
前記アバランシェ試験および前記リカバリ試験のときに用いられ、前記第１の電源よりも高い電圧を出力する第２の電源と、
前記リカバリ試験のときにターンオン制御されて前記インダクタの一方の端子および前記被試験デバイスの高電位側主端子に前記第２の電源の電圧を印加する半導体スイッチと、
を備え、前記アバランシェ試験のときに前記半導体スイッチのボディダイオードまたはＦＷＤに逆バイアスを掛けることによって前記インダクタから前記第２の電源への電流の流れを阻止するようにした、パワー半導体用試験装置。
前記第２の電源の電圧と前記第１の電源の電圧との電位差は、少なくとも、前記アバランシェ試験時に前記インダクタに誘起される電圧と前記半導体スイッチの前記ボディダイオードまたは前記ＦＷＤの順方向電圧との和よりも大きい、請求項８記載のパワー半導体用試験装置。
前記第１の電源に並列に接続された第１のコンデンサと、前記第２の電源に並列に接続された第２のコンデンサとをさらに備えた、請求項８記載のパワー半導体用試験装置。
前記半導体スイッチは、パワーＭＯＳＦＥＴとした、請求項８記載のパワー半導体用試験装置。