JP7367505B2 - パワー半導体用試験方法およびパワー半導体用試験装置 - Google Patents
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図示のパワー半導体用試験装置で試験する被試験デバイス(以下、DUT(Device Under Test)という)10は、ここでは、パワーMOSFET10aとする。なお、パワーMOSFET10aに逆並列に接続されているダイオードは、パワーMOSFET10aに内蔵するボディダイオード10bである。また、パワーMOSFET10aのゲート端子は、図示しないゲート駆動回路に接続されている。
10a パワーMOSFET
10b ボディダイオード
20 第1の電源
21 コンデンサ
22 スイッチ
23 インダクタ
24 第2の電源
25 コンデンサ
26 スイッチ用MOSFET
26a ボディダイオード
Claims (11)
- パワー半導体とする被試験デバイスにインダクタを介して第1の電源の電圧を印加しながら前記被試験デバイスをターンオンおよびターンオフ制御することでアバランシェ試験を行い、前記被試験デバイスに並列に前記インダクタを接続した状態で前記被試験デバイスをターンオフ制御しながら半導体スイッチをターンオンおよびターンオフ制御して前記被試験デバイスに第2の電源の電圧を印加することでリカバリ試験を行うパワー半導体用試験方法において、
前記アバランシェ試験のときに前記半導体スイッチのボディダイオードまたはFWDに逆バイアスを掛けることで前記インダクタから前記第2の電源への電流の流れを阻止するようにし、
前記半導体スイッチの前記ボディダイオードまたは前記FWDに対する逆バイアスは、前記第1の電源の電圧よりも高い前記第2の電源の電圧を前記半導体スイッチに印加することで行う、
パワー半導体用試験方法。 - 前記第2の電源の電圧と前記第1の電源の電圧との電位差は、少なくとも、前記アバランシェ試験時に前記インダクタに誘起される電圧と前記半導体スイッチの前記ボディダイオードまたは前記FWDの順方向電圧との和よりも大きい、請求項1記載のパワー半導体用試験方法。
- 前記被試験デバイスは、MOSFETまたはIGBT、のいずれか1つである、請求項1記載のパワー半導体用試験方法。
- 前記半導体スイッチは、MOSFETまたはIGBTと前記FWDとを逆並列接続したもの、のいずれか1つである、請求項1記載のパワー半導体用試験方法。
- 前記第2の電源が前記半導体スイッチを介して前記被試験デバイスの高電位側主端子と接続される、請求項1記載のパワー半導体用試験方法。
- 前記アバランシェ試験では、前記第1の電源が前記インダクタを介して前記被試験デバイスの高電位側主端子と接続される、請求項5記載のパワー半導体用試験方法。
- 前記リカバリ試験では、前記インダクタが前記被試験デバイスと並列に接続される、請求項5記載のパワー半導体用試験方法。
- パワー半導体とする被試験デバイスのアバランシェ試験およびリカバリ試験を行うパワー半導体用試験装置において、
前記アバランシェ試験のときに用いられる第1の電源と、
一方の端子が前記被試験デバイスの高電位側主端子に接続されたインダクタと、
前記インダクタの他方の端子を前記アバランシェ試験のときに前記第1の電源に接続し、前記リカバリ試験のときには前記被試験デバイスの低電位側主端子に接続するスイッチと、
前記アバランシェ試験および前記リカバリ試験のときに用いられ、前記第1の電源よりも高い電圧を出力する第2の電源と、
前記リカバリ試験のときにターンオン制御されて前記インダクタの一方の端子および前記被試験デバイスの高電位側主端子に前記第2の電源の電圧を印加する半導体スイッチと、
を備え、前記アバランシェ試験のときに前記半導体スイッチのボディダイオードまたはFWDに逆バイアスを掛けることによって前記インダクタから前記第2の電源への電流の流れを阻止するようにした、パワー半導体用試験装置。 - 前記第2の電源の電圧と前記第1の電源の電圧との電位差は、少なくとも、前記アバランシェ試験時に前記インダクタに誘起される電圧と前記半導体スイッチの前記ボディダイオードまたは前記FWDの順方向電圧との和よりも大きい、請求項8記載のパワー半導体用試験装置。
- 前記第1の電源に並列に接続された第1のコンデンサと、前記第2の電源に並列に接続された第2のコンデンサとをさらに備えた、請求項8記載のパワー半導体用試験装置。
- 前記半導体スイッチは、パワーMOSFETとした、請求項8記載のパワー半導体用試験装置。
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