WO2024070208A1 - 素子評価装置 - Google Patents

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WO2024070208A1
WO2024070208A1 PCT/JP2023/028270 JP2023028270W WO2024070208A1 WO 2024070208 A1 WO2024070208 A1 WO 2024070208A1 JP 2023028270 W JP2023028270 W JP 2023028270W WO 2024070208 A1 WO2024070208 A1 WO 2024070208A1
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WO
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node
transistor
evaluation device
voltage
target
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Application number
PCT/JP2023/028270
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English (en)
French (fr)
Inventor
景 千賀
聖也 喜多川
Original Assignee
ローム株式会社
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices

Definitions

  • This disclosure relates to an element evaluation device.
  • a sudden change in voltage applied to a semiconductor element can prevent the semiconductor element from operating normally or can lead to the semiconductor element's deterioration.
  • the amount of change in the drain-source voltage of a MOSFET over time is generally referred to as dV/dt, and a high dV/dt can prevent the MOSFET from operating normally or can lead to the MOSFET's deterioration.
  • the tolerance to dV/dt can be evaluated using a double pulse test, etc.
  • the present disclosure aims to provide an element evaluation device that contributes to an accurate evaluation of an element's tolerance to voltage changes.
  • the element evaluation device includes a target element connected between a first node and a second node, a drive switching element connected between the second node and a third node, an inductor connected between a fourth node to which a power supply voltage is applied and the second node, a switching circuit configured to switch the drive switching element, a voltage generation circuit connected between the first node and the fourth node, and a capacitor connected between the first node and the third node, and the voltage generation circuit places the first node at a high potential and generates a voltage between the first node and the fourth node when a return current flows in a current loop that returns from the fourth node to the fourth node via the second node, the first node, and the voltage generation circuit after the drive switching element switches from an on state to an off state.
  • This disclosure makes it possible to provide an element evaluation device that contributes to an accurate evaluation of an element's tolerance to voltage changes.
  • FIG. 1 is a circuit diagram of a reference evaluation device.
  • FIG. 2 is a circuit diagram of the element evaluation device according to the first embodiment of the present disclosure.
  • FIG. 3 is a diagram showing the waveform of a gate signal and state transitions of a transistor receiving the gate signal according to the first embodiment of the present disclosure.
  • FIG. 4 is a diagram illustrating the operation of the element evaluation device according to the first embodiment of the present disclosure.
  • FIG. 5 is a diagram illustrating the operation of the element evaluation device according to the first embodiment of the present disclosure.
  • FIG. 6 is a diagram illustrating the operation of the element evaluation device according to the first embodiment of the present disclosure.
  • FIG. 7 is a schematic external view of a semiconductor component according to the first embodiment of the present disclosure.
  • FIG. 8 is a diagram of a transistor and its peripheral circuit including an equivalent circuit of a semiconductor component according to the first embodiment of the present disclosure.
  • FIG. 9 is a circuit diagram of an element evaluation device according to the second embodiment of the present disclosure.
  • FIG. 10 is a modified circuit diagram based on the element evaluation device of FIG. 2 according to the third embodiment of the present disclosure.
  • FIG. 11 is a modified circuit diagram based on the element evaluation device of FIG. 2 according to the third embodiment of the present disclosure.
  • Ground refers to a reference conductive part having a reference potential of 0V (zero volts), or refers to the potential of 0V itself.
  • the reference conductive part may be formed using a conductor such as a metal.
  • a potential of 0V is sometimes called ground potential.
  • a voltage shown without a specific reference represents a potential as seen from ground.
  • Level refers to the level of potential, and for any signal or voltage of interest, a high level has a higher potential than a low level.
  • the on state refers to a state in which the drain and source of the transistor are conductive
  • the off state refers to a state in which the drain and source of the transistor are non-conductive (cut-off state).
  • MOSFET field effect transistor
  • MOSFET is understood to be an enhancement-type MOSFET.
  • MOSFET is an abbreviation for "metal-oxide-semiconductor field-effect transistor.”
  • the backgate can be considered to be shorted to the source.
  • the gate-source voltage refers to the potential of the gate as viewed from the potential of the source.
  • the on and off states of any transistor may simply be expressed as on and off.
  • switching from the off state to the on state is expressed as turning on, and switching from the on state to the off state is expressed as turning off.
  • the period during which the transistor is in the on state may be referred to as the on period, and the period during which the transistor is in the off state may be referred to as the off period.
  • connections between multiple parts that form a circuit can be understood to refer to electrical connections.
  • FIG. 1 is a circuit diagram of the reference evaluation device 900.
  • the reference evaluation device 900 includes transistors 910 and 920, which are N-channel MOSFETs.
  • a positive power supply voltage is applied to the drain of the transistor 910 from a voltage source VS'.
  • An inductor L901 is inserted between a connection node between the source of the transistor 910 and the drain of the transistor 920 and the positive output terminal of the voltage source VS'.
  • the source of the transistor 920 is connected to ground.
  • a predetermined potential is applied to the gate of the transistor 910 to fix the transistor 910 in an off state.
  • a switching circuit 930 supplies a gate signal for switching the transistor 920 to the gate of the transistor 920.
  • transistor 920 During the on-period of transistor 920, a current flows from voltage source VS' through inductor L901 and the channel of transistor 920, storing energy in inductor L901. When transistor 920 is then turned off, a reflux current based on the stored energy in inductor L901 flows in a current loop via inductor L901 and the parasitic diode of transistor 910.
  • transistor 920 During the switching process of transistor 920, a change occurs in the drain-source voltage of transistor 910. A sudden change in the drain-source voltage of transistor 910 can have an undesirable effect on transistor 910.
  • the transistor 920 In the reference evaluation device 900, the transistor 920 is repeatedly turned on and off, making it possible to evaluate the tolerance of transistor 910 to changes in the drain-source voltage (dV/dt).
  • the reference evaluation device 900 is a type of double-pulse test circuit. With a typical double-pulse test circuit, it is difficult to obtain a sufficiently high dV/dt. It is also difficult to increase the switching frequency, with the limit being around 2 kHz (kilohertz).
  • FIG. 2 shows a circuit diagram of the element evaluation device 1 according to the first embodiment.
  • the element evaluation device 1 includes a voltage source VS, a transistor 10 (target transistor) which is a high-side transistor, a transistor 20 (drive switching element) which is a low-side transistor, a switching circuit 30, a voltage generating circuit 40, the voltage source VS, an inductor L1, capacitors C1 and C2, and a resistor R2.
  • Transistors 10 and 20 are N-channel MOSFETs. Transistor 10 is connected between nodes ND1 and ND2, and transistor 20 is connected between nodes ND2 and ND3. More specifically, the drain of transistor 10 is connected to node ND1, the source of transistor 10 and the drain of transistor 20 are commonly connected to node ND2, and the source of transistor 20 is connected to node ND3. Node ND3 is connected to ground and therefore has ground potential.
  • diode 10D represents a parasitic diode added to transistor 10. Parasitic diode 10D has an anode connected to the source of transistor 10 and a cathode connected to the drain of transistor 10.
  • transistor 10 is a semiconductor element for which the dV/dt tolerance is being evaluated, and is an example of a target element.
  • dV/dt refers to the amount of change in voltage between nodes ND1 and ND2 per unit time.
  • the target element is transistor 10
  • the voltage between nodes ND1 and ND2 is the drain-source voltage of transistor 10.
  • the dV/dt tolerance of the target element may be referred to as dV/dt tolerance. Note that tolerance may also be interpreted as tolerance.
  • the gate of transistor 10 is connected to a fixed potential terminal having a predetermined fixed potential (e.g., -5V) via gate resistor R2.
  • a predetermined fixed potential e.g., -5V
  • the gate potential of transistor 10 is fixed at this fixed potential, so that transistor 10 is fixed in the off state.
  • gate resistor R2 can be omitted, and the gate of transistor 10 may be directly connected to the above-mentioned fixed potential terminal.
  • the switching circuit 30 has a pulse generator PG and a gate resistor R1.
  • the switching circuit 30 drives the gate of the transistor 20 to switch the transistor 20, i.e., to switch the state of the transistor 20 between an on state and an off state. In the process of switching the transistor 20, a dV/dt exceeding 0V can be generated.
  • the pulse generator PG has a signal output terminal and a reference potential terminal connected to the node ND3 (hence the ground), and outputs a high-level or low-level signal from the signal output terminal.
  • the signal output from the signal output terminal of the pulse generator PG is referred to as a gate signal V G.
  • the gate signal V G is supplied to the gate of the transistor 20.
  • a high-level gate signal V G has a potential higher than the gate threshold voltage of the transistor 20.
  • a low-level gate signal V G has a potential lower than the gate threshold voltage of the transistor 20, which is 0 V in this example.
  • the pulse generator PG alternately and periodically changes the level of the gate signal V G between a high level and a low level.
  • Figure 3 shows the waveform of the gate signal V G and the state transition of the transistor 20.
  • the frequency of the gate signal V G is called the switching frequency.
  • the frequency of the gate signal V G is also the switching frequency of the transistor 20.
  • the length of the period during which the gate signal V G has a high level is time t H.
  • the signal output terminal of the pulse generator PG is connected to the gate of the transistor 20 via the gate resistor R1.
  • the gate resistor R1 may be a variable resistor. By changing the resistance value of the gate resistor R1, the dV/dt of the transistor 10 can be changed.
  • the voltage source VS has a positive output terminal connected to node ND4 and a negative output terminal connected to node ND3 (and therefore ground).
  • the voltage source VS outputs a positive power supply voltage VDD from the positive output terminal based on the potential of the negative output terminal. Therefore, the power supply voltage VDD is applied to node ND4.
  • the voltage source VS may be a variable voltage source in which the power supply voltage VDD is variable. In order to obtain a high dV/dt, it is preferable that the power supply voltage VDD is set to 600V or higher.
  • Inductor L1 is connected between nodes ND2 and ND4. More specifically, a first end of inductor L1 is connected to node ND2, and a second end of inductor L1 is connected to node ND4.
  • Capacitor C1 is connected between nodes ND1 and ND3. More specifically, a first end of capacitor C1 is connected to node ND1, and a second end of capacitor C1 is connected to node ND3.
  • Capacitor C2 is connected between nodes ND4 and ND3. More specifically, a first end of capacitor C2 is connected to node ND4, and a second end of capacitor C2 is connected to node ND3.
  • the voltage generation circuit 40 is connected between nodes ND1 and ND4.
  • the voltage generation circuit 40 is composed of one or more rectifier diodes 41.
  • Each rectifier diode 41 in the voltage generation circuit 40 has a forward direction from node ND1 to node ND4.
  • the multiple rectifier diodes 41 are connected in series with each other between nodes ND1 and ND4.
  • the voltage generation circuit 40 is composed of first to third rectifier diodes 41
  • the anode of the first rectifier diode 41 is connected to node ND1
  • the cathode of the first rectifier diode 41 is connected to the anode of the second rectifier diode 41
  • the cathode of the second rectifier diode 41 is connected to the anode of the third rectifier diode 41
  • the cathode of the third rectifier diode 41 is connected to node ND4.
  • the voltage generating circuit 40 is composed of a single rectifier diode 41
  • the anode of the single rectifier diode 41 is connected to node ND1
  • the cathode of the single rectifier diode 41 is connected to node ND4.
  • the operation of the element evaluation device 1 will be explained. Let us start from the time when the transistor 20 is off. When the transistor 20 is off, as shown in FIG. 4, a current flows in a current loop LP1 that goes from the node ND4 through the inductor L1, the parasitic diode 10D, and the capacitor C1 to the node ND3, and returns to the node ND4 through the voltage source VS or the capacitor C2.
  • the current in the current loop LP1 charges the capacitor C1.
  • the current in the current loop LP1 becomes zero (here, the forward voltage of the parasitic diode 10D is ignored as it is sufficiently smaller than the power supply voltage VDD).
  • the transistor 20 turns on in response to a high-level gate signal V G from the switching circuit 30.
  • V G a high-level gate signal
  • the transistor 20 turns on, the potential of the node ND2 drops to substantially 0 V, and as shown in Fig. 5, a current flows in a current loop LP2 that passes from the node ND4 through the inductor L1 and the channel of the transistor 20 to the node ND3, and returns to the node ND4 through the voltage source VS or the capacitor C2.
  • Energy is stored in the inductor L1 by the current in the current loop LP2.
  • the current in the current loop LP2 increases as the on-time of the transistor 20 increases, and the stored energy in the inductor L1 increases as the current in the current loop LP2 increases.
  • the inductor current IL the current that flows through the inductor L1 from the node ND4 toward the node ND2 is referred to as the inductor current IL.
  • the capacitance between the nodes ND1 and ND2 is charged based on the voltage across the capacitor C1, and a high dV/dt occurs during the charging process.
  • the capacitance between the nodes ND1 and ND2 is the drain-source capacitance C DS (not shown) of the transistor 10.
  • the output capacitance C OSS of the transistor 10 is charged, and a high dV/dt occurs during the charging process of the output capacitance C OSS of the transistor 10.
  • the output capacitance C OSS of the transistor 10 is the sum of the drain-source capacitance C DS of the transistor 10 and the gate-drain capacitance C GD (not shown) of the transistor 10.
  • the capacitances C DS and C GD are parasitic capacitances added to the transistor 10 and are not shown in FIG. 2, FIG. 5, etc.
  • the capacitance value of the capacitor C1 is sufficiently larger than the capacitance value of the output capacitance C OSS .
  • transistor 20 turns on, the stored charge on capacitor C1 causes the voltage across capacitance C DS to rise substantially to the power supply voltage VDD.
  • the gate signal VG from the switching circuit 30 switches from high to low, turning off the transistor 20.
  • a freewheeling operation occurs.
  • an inductor current IL flows in a current loop LP3 that returns to the node ND4 from the node ND4 via the inductor L1, the node ND2, the parasitic diode 10D, the node ND1, and the voltage generating circuit 40, based on the stored energy in the inductor L1.
  • a high dV/dt also occurs when the transistor 20 turns off.
  • the inductor current IL in the current loop LP3 is called a freewheeling current.
  • the inductor current IL (freewheeling current) flows in the current loop LP3, causing the stored energy in the inductor L1 to decrease.
  • the inductor current IL in the current loop LP3 becomes zero, and the state returns to that shown in FIG. 4.
  • the voltage generating circuit 40 generates a voltage drop V40 between the node ND4 on the low potential side and the node ND1 on the high potential side.
  • the voltage drop V40 corresponds to the product of the total number of rectifier diodes 41 and the forward voltage of each rectifier diode 41.
  • the power supply voltage VDD is 800 V
  • the inductance value of the inductor L1 is 50 ⁇ H (microhenry)
  • the capacitance value of the capacitor C1 is 0.47 ⁇ F (microfarad)
  • the capacitance value of the capacitor C2 is 10 ⁇ F.
  • the voltage drop V40 during the freewheeling operation is, for example, 30 V. The present disclosure is not limited to these numerical values.
  • a SiC-MOSFET is used as the transistor 20.
  • a SiC-MOSFET is a MOSFET formed using silicon carbide (SiC).
  • the transistor 20 may be any type of switching element (drive switching element), but in order to obtain a high dV/dt, it is preferable to use a MOSFET having a turn-on delay time of 5 ns (nanoseconds) or less as the transistor 20. Furthermore, it is preferable to drive the transistor 20 as a driver source in the switching circuit 30 (the significance of driver source drive will be described later).
  • the turn-on delay time of the transistor 20 is the delay time from when a voltage higher than the gate threshold voltage of the transistor 20 is applied to the gate-source voltage of the transistor 20 until the state of the transistor 20 switches from the off state to the on state, and is the time specified in the electrical characteristic specifications of the transistor 20.
  • the reference evaluation device 900 in both the reference evaluation device 900 and the element evaluation device 1, in order to evaluate the dV/dt tolerance (life curve, etc.) of the target element in a short time, it is necessary to increase the switching frequency.
  • the evaluation of the dV/dt tolerance of the target element (910) by the reference evaluation device 900 in order to generate the required dV/dt in each switching cycle, after the transistor 920 is turned off, it is necessary to wait until the current of the inductor L901 decays to zero before the next turn-on of the transistor 920 (the state of the reference evaluation device 900 needs to be reset).
  • the element evaluation device 1 in order to generate the required dV/dt in each switching cycle, after the transistor 20 is turned off, it is necessary to wait until the inductor current IL decays to zero before the next turn-on of the transistor 20 (the state of the element evaluation device 1 needs to be reset).
  • a voltage generation circuit 40 is added compared to the reference evaluation device 900.
  • the voltage generation circuit 40 generates a voltage drop V 40 in the freewheeling operation (see FIG. 6).
  • the generation of the voltage drop V 40 increases the consumption rate of the stored energy in the inductor L1, and the time until the inductor current IL decays to zero after the transistor 20 is turned off is shortened. In other words, the time required for the above standby is shorter in the element evaluation device 1 than in the reference evaluation device 900.
  • by generating a voltage drop V 40 of about 30 V in the freewheeling operation it is possible to increase the switching frequency to about 30 kHz.
  • the element evaluation device 1 is provided with a capacitor C1 as the above circuit element.
  • the number of rectifier diodes 41 connected in series in the voltage generating circuit 40 is arbitrary. If diodes having a sufficiently large forward voltage are used as the rectifier diodes 41, the total number of rectifier diodes 41 can be one.
  • Fig. 7 is a schematic external view of a semiconductor component 120 including the transistor 20.
  • the semiconductor component 120 includes a semiconductor chip 121 on which a MOSFET is formed, a package 122 which is a housing for accommodating the semiconductor chip 121 and is made of resin, and four metal terminals T D , T PS , T DS and T G exposed from the package 122.
  • the metal terminals T D , T PS , T DS and T G are a drain terminal, a power source terminal, a driver source terminal and a gate terminal, respectively.
  • the power source terminal may be composed of a plurality of metal terminals.
  • the MOSFET formed on the semiconductor chip 121 is an N-channel MOSFET and corresponds to the transistor 20.
  • Figure 8 is a diagram of the transistor 20 and the peripheral circuitry of the transistor 20, including an equivalent circuit of the semiconductor component 120.
  • N-type semiconductor regions separated from each other are formed in the semiconductor chip 121, one N-type semiconductor region is the source region and the other N-type semiconductor region is the drain region.
  • a source electrode is formed on the source region, and a drain electrode is formed on the drain region.
  • the source of the transistor 20 is formed by the source region and source electrode in the semiconductor chip 121, and the drain of the transistor 20 is formed by the drain region and drain electrode in the semiconductor chip 121.
  • a P-type semiconductor region is provided between the source region and drain region, and a gate electrode is formed on the P-type semiconductor region via a gate oxide film.
  • the gate of the transistor 20 is formed by the gate electrode in the semiconductor chip 121.
  • the gate electrode of the MOSFET in the semiconductor chip 121 is connected to a gate terminal T G inside the package 122.
  • the gate terminal T G is connected to a signal output terminal of the pulse generator PG via a gate resistor R1 outside the semiconductor component 120.
  • a resistor R G_INT represents a resistance component that exists inside the package 122 and is also a resistance component between the gate electrode of the transistor 20 and the gate terminal T G.
  • a drain electrode of the MOSFET in the semiconductor chip 121 is connected to a drain terminal T D inside the package 122.
  • the drain terminal T D is connected to a node ND2 outside the semiconductor component 120.
  • the drain electrode of the MOSFET in the semiconductor chip 121 is connected to the node ND2 via the drain terminal T D.
  • the source electrode of the semiconductor chip 121 is connected to a power source terminal T PS in the package 122.
  • the power source terminal T PS includes a relatively large inductance component.
  • the inductance component included in the power source terminal T PS is referred to as a package inductance component L S.
  • the source electrode of the semiconductor chip 121 is connected to a node ND3 via the power source terminal T PS including the package inductance component L S.
  • the current in the current loop LP2 (FIG. 5) flows through the drain terminal TD and the power source terminal T PS .
  • the switching speed of the transistor 20 will decrease due to the influence of the above-mentioned electromotive force.
  • the source electrode of the semiconductor chip 121 is connected to the driver source terminal TDS without passing through the power source terminal TPS .
  • the driver source driving means that the reference potential terminal of the pulse generator PG is connected to the driver source terminal TDS and a gate signal VG is supplied between the gate terminal TG and the driver source terminal TDS , as shown in Fig. 8, to switch the transistor 20.
  • the package inductance components of the gate terminal TG and the drain terminal TD are not shown in Fig. 8. It can be understood that the driver source terminal TDS also contains an inductance component, but the inductance component contained in the driver source terminal TDS is sufficiently smaller than the package inductance component LS .
  • the on-time t ON of the transistor 20 needs to be a certain length.
  • the time t ON 500 ns (nanoseconds) or less, for example.
  • the switching circuit 30 may switch the transistor 20 at a switching frequency of 10 kHz or more. That is, the frequency of the gate signal V may be 10 kHz or more. This allows the dV/dt resistance of the target element (10) to be evaluated in a short time.
  • a high-side switching circuit (not shown) connected to the gate and source of the transistor 10 may be provided in the element evaluation device 1, and the high-side switching circuit may switch the transistor 10 by supplying a signal between the gate and source of the transistor 10.
  • the high-side switching circuit performs synchronous rectification in cooperation with the switching circuit 30 so that the transistor 10 is off when the transistor 20 is on, and the transistor 10 is on when the transistor 20 is off.
  • the decay rate of the inductor current IL due to the current loop LP3 decreases by the amount of the voltage drop of the parasitic diode 10D. Therefore, it is often preferable not to perform the above-mentioned synchronous rectification.
  • FIG. 9 shows a circuit diagram of an element evaluation device 1A according to the second embodiment.
  • the element evaluation device 1A can be obtained by replacing the voltage generation circuit 40 with a voltage generation circuit 50 based on the element evaluation device 1 in FIG. 2. Apart from this replacement, the element evaluation device 1A in FIG. 9 has the same configuration as the element evaluation device 1 in FIG. 2.
  • the voltage generating circuit 50 is a DC voltage source inserted between the nodes ND4 and ND1.
  • the negative output terminal and the positive output terminal of the DC voltage source serving as the voltage generating circuit 50 are connected to the nodes ND4 and ND1, respectively.
  • the voltage generating circuit 50 outputs a predetermined positive voltage V50 (e.g., 30V) to the node ND1 with respect to the potential of the node ND4. Therefore, like the voltage generating circuit 40 according to the first embodiment, the voltage generating circuit 50 generates a voltage V50 in which the node ND4 is on the low potential side and the node ND1 is on the high potential side during the reflux operation (see FIG. 6). Therefore, the second embodiment can achieve the same functions and effects as the first embodiment.
  • the DC voltage source for the voltage generation circuit 50 may be any commercially available DC voltage source, but it is necessary to prepare a source that has a withstand voltage as seen from ground that is equal to or greater than the power supply voltage VDD. Alternatively, a floating power supply device may be used for the voltage generation circuit 50.
  • the target element is a semiconductor element whose dV/dt tolerance is to be evaluated.
  • the target element may be any type of transistor.
  • a transistor serving as a target element is hereinafter referred to as a target transistor.
  • the above-mentioned transistor 10 is an example of a target transistor, and hereinafter may be referred to as target transistor 10.
  • the semiconductor material for forming the target transistor 10 is arbitrary. That is, for example, the target transistor 10 may be a SiC-MOSFET, or a MOSFET formed using silicon.
  • the target transistor 10 may be a superjunction MOSFET. In any case, the target transistor 10 has a drain connected to node ND1 and a source connected to node ND2.
  • a first modification may be applied in which an N-channel IGBT 11 is used as the target transistor 10.
  • Fig. 10 shows a circuit diagram of the element evaluation device 1 when the first modification is applied to the first embodiment.
  • the IGBT is an insulated gate bipolar transistor.
  • the collector and emitter of the IGBT 11 are connected to nodes ND1 and ND2, respectively. That is, in the first modification, the voltage between the nodes ND1 and ND2 is the collector-emitter voltage VCE of the IGBT 11, and the tolerance to changes in the voltage VCE can be evaluated.
  • a gate voltage for fixing IGBT 11 in the off state may be applied to the gate of IGBT 11.
  • a diode 12 may be added in parallel to IGBT 11.
  • the anode and cathode of diode 12 are connected to nodes ND2 and ND1, respectively, and have the same function as parasitic diode 10D in FIG. 6. That is, in the freewheeling operation of FIG. 6, the inductor current IL (freewheeling current) in current loop LP3 flows through diode 12.
  • IGBT 11 may be turned on.
  • the target element may be any type of diode (e.g., a fast recovery diode).
  • the diode as the target element is hereinafter referred to as the target diode. That is, in the first and second embodiments, a second modification may be performed in which the target transistor 10 is replaced with a target diode.
  • FIG. 11 shows a circuit diagram of the element evaluation device 1 when the second modification is performed on the first embodiment.
  • the diode 13 is the target diode.
  • the anode of the target diode 13 is connected to the node ND2, and the cathode of the target diode 13 is connected to the node ND1. That is, in the second modification, the voltage between the nodes ND1 and ND2 is the cathode-to-anode voltage VKA of the diode 13, and the tolerance to changes in the voltage VKA can be evaluated.
  • the types of transistor channels shown in each embodiment are examples.
  • the type of channel of any transistor may be changed between P-channel and N-channel without compromising the above-mentioned spirit.
  • the element evaluation device (1, 1A) includes a target element (10, 11, 13) connected between a first node (ND1) and a second node (ND2), a drive switching element (20) connected between the second node and a third node (ND3), an inductor (L1) connected between a fourth node (ND4) to which a power supply voltage is applied and the second node, a switching circuit (30) configured to switch the drive switching element, a voltage generating circuit (40, 50) connected between the first node and the fourth node, and a capacitor (C1) connected between the first node and the third node, and the voltage generating circuit is configured (first configuration) to make the first node a high potential side and generate a voltage between the first node and the fourth node when a return current flows through a current loop (LP3) that returns to the fourth node from the fourth node via the second node, the first node, and the voltage generating circuit after the drive switching element switches from an on state to an off state.
  • a target element (10,
  • the voltage generation circuit (40) may be configured (second configuration) to include one or more diodes (41) having a forward direction from the first node toward the fourth node.
  • the voltage generating circuit (50) may be a DC voltage source (third configuration).
  • the target element may be a target transistor or a target diode (fourth configuration).
  • the target element may be a target transistor (10, 11) having a drain or collector connected to the first node and a source or emitter connected to the second node (fifth configuration).
  • the target transistor (10) may be a MOSFET having a drain connected to the first node and a source connected to the second node, and the MOSFET may be formed using silicon carbide (sixth configuration).
  • the target transistor may be fixed in an off state (seventh configuration).
  • the target element may be a target diode (13) having a cathode connected to the first node and an anode connected to the second node (8th configuration).
  • the turn-on delay time of the drive switching element may be 5 nanoseconds or less (ninth configuration).
  • the switching speed of the drive switching element is improved.
  • the above-mentioned tolerance can be evaluated while increasing the rate of change of the voltage applied to the target element. In other words, the tolerance of the target element related to high dV/dt can be evaluated.
  • the drive switching element may be configured as a semiconductor component (120) including a semiconductor chip (121) on which a MOSFET is formed, a package (122) for accommodating the semiconductor chip, and a drain terminal (T D ), a power source terminal (T PS ), a driver source terminal (T DS ) and a gate terminal (T G ) exposed from the package, a gate electrode of the MOSFET in the semiconductor chip is connected to the gate terminal, a drain electrode of the MOSFET in the semiconductor chip is connected to the second node via the drain terminal, and a source electrode of the MOSFET in the semiconductor chip is connected to the third node via the power source terminal including a package inductance component (L S ) while being connected to the driver source terminal without passing through the power source terminal, and the switching circuit may be configured (tenth configuration) to switch the drive switching element by supplying a gate signal (V G ) between the gate terminal and the driver source terminal.
  • V G gate signal
  • the tenth configuration improves the switching speed of the drive switching element.
  • the above-mentioned tolerance can be evaluated in a state where the rate of change of the voltage applied to the target element is increased.
  • the tolerance of the target element related to high dV/dt can be evaluated.
  • the drive switching element may be a MOSFET formed using silicon carbide (eleventh configuration).
  • the switching circuit may be configured to switch the drive switching element at a frequency of 10 kHz or more (twelfth configuration).
  • the switching circuit may be configured to switch the drive switching element at a predetermined frequency, and to set the on-time of the drive switching element to 500 nanoseconds or less in each period of switching of the drive switching element (thirteenth configuration).
  • the power supply voltage may be 600 V or more as viewed from the potential of the third node (14th configuration).

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Abstract

素子評価装置は、第１及び第２ノード間に接続される対象素子と、第２及び第３ノード間に接続される駆動スイッチング素子と、電源電圧が加わる第４ノードと第２ノードとの間に接続されるインダクタと、駆動スイッチング素子をスイッチングさせるスイッチング回路と、第１及び第４ノード間に接続される電圧発生回路と、第１及び第３ノード間に接続されるコンデンサと、を備える。電圧発生回路は、駆動スイッチング素子がオフに切り替わった後、第４ノードから第２ノード、第１ノード及び電圧発生回路を経由して第４ノードに戻る還流電流が流れるとき、第１ノードを高電位側にして第１及び第４ノード間に電圧を発生させる。

Description

素子評価装置
　本開示は、素子評価装置に関する。
　半導体素子に加わる電圧の急峻な変化は、半導体素子の正常な動作を妨げることがある又は半導体素子の劣化に繋がることがある。例えば、ＭＯＳＦＥＴのドレイン－ソース間電圧の時間に対する変化量は一般にｄＶ／ｄｔと称され、高いｄＶ／ｄｔはＭＯＳＦＥＴの正常な動作を妨げることがある又はＭＯＳＦＥＴの劣化に繋がることがある。ダブルパルステストなどにより、ｄＶ／ｄｔに対する耐量を評価することができる。
特開２０１９－１７６０７８号公報
　半導体素子に加わる電圧の急峻な変化に対する半導体素子の耐量を評価することは、半導体素子の特性を知る上で重要であり、当該半導体素子を組み込んだ回路を適正に設計するためにも必要である。評価の対象となる半導体素子（対象素子）について、耐量を良好に評価する技術の開発が期待される。
　本開示は、電圧変化に対する素子の耐量の良好な評価に寄与する素子評価装置を提供することを目的とする。
　本開示に係る素子評価装置は、第１ノードと第２ノードとの間に接続される対象素子と、前記第２ノードと第３ノードとの間に接続される駆動スイッチング素子と、電源電圧が加わる第４ノードと前記第２ノードとの間に接続されるインダクタと、前記駆動スイッチング素子をスイッチングさせるよう構成されたスイッチング回路と、前記第１ノードと前記第４ノードとの間に接続される電圧発生回路と、前記第１ノードと前記第３ノードとの間に接続されるコンデンサと、を備え、前記電圧発生回路は、前記駆動スイッチング素子がオン状態からオフ状態に切り替わった後、前記第４ノードから前記第２ノード、前記第１ノード及び前記電圧発生回路を経由して前記第４ノードに戻る電流ループに還流電流が流れるとき、前記第１ノードを高電位側にして前記第１ノード及び前記第４ノード間に電圧を発生させる。
　本開示によれば、電圧変化に対する素子の耐量の良好な評価に寄与する素子評価装置を提供することが可能となる。
図１は、参考評価装置の回路図である。 図２は、本開示の第１実施形態に係る素子評価装置の回路図である。 図３は、本開示の第１実施形態に係り、ゲート信号の波形と、ゲート信号を受けるトランジスタの状態遷移と、を示す図である。 図４は、本開示の第１実施形態に係り、素子評価装置の動作説明図である。 図５は、本開示の第１実施形態に係り、素子評価装置の動作説明図である。 図６は、本開示の第１実施形態に係り、素子評価装置の動作説明図である。 図７は、本開示の第１実施形態に係り、半導体部品の概略外観図である。 図８は、本開示の第１実施形態に係り、半導体部品の等価回路を含む、トランジスタ及びトランジスタの周辺回路図である。 図９は、本開示の第２実施形態に係る素子評価装置の回路図である。 図１０は、本開示の第３実施形態に係り、図２の素子評価装置を基準とする変形回路図である。 図１１は、本開示の第３実施形態に係り、図２の素子評価装置を基準とする変形回路図である。
　以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
　まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
　ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor  field-effect  transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。ＭＯＳＦＥＴとして構成された任意のトランジスタにおいて、ゲート－ソース間電圧とは、ソースの電位から見たゲートの電位を指す。
　以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。また、任意のトランジスタについて、トランジスタがオン状態となっている期間をオン期間と称することがあり、トランジスタがオフ状態となっている期間をオフ期間と称することがある。
　任意の回路素子、配線（ライン）、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
＜＜第１実施形態＞＞
　本開示の第１実施形態を説明する。第１実施形態の構成の説明に先立ち、図１を参照して参考評価装置９００を説明する。図１は参考評価装置９００の回路図である。参考評価装置９００は、Ｎチャネル型のＭＯＳＦＥＴであるトランジスタ９１０及び９２０を備える。トランジスタ９１０のドレインに対し電圧源ＶＳ’から正の電源電圧が印加される。また、トランジスタ９１０のソース及びトランジスタ９２０のドレイン間の接続ノードと電圧源ＶＳ’の正の出力端子との間にインダクタＬ９０１が挿入される。トランジスタ９２０のソースはグランドに接続される。トランジスタ９１０のゲートには、トランジスタ９１０をオフ状態で固定するための所定電位が与えられる。スイッチング回路９３０はトランジスタ９２０をスイッチングさせるためのゲート信号をトランジスタ９２０のゲートに供給する。
　トランジスタ９２０のオン期間において、電圧源ＶＳ’からインダクタＬ９０１及びトランジスタ９２０のチャネルを通じて電流が流れることでインダクタＬ９０１にエネルギが蓄積される。その後、トランジスタ９２０がターンオフされると、インダクタＬ９０１の蓄積エネルギに基づく還流電流が、インダクタＬ９０１及びトランジスタ９１０の寄生ダイオードを経由する電流ループで流れる。
　トランジスタ９２０のスイッチングの過程においてトランジスタ９１０のドレイン－ソース間電圧に変化が生じる。トランジスタ９１０のドレイン－ソース間電圧における急峻な変化は、トランジスタ９１０に望ましくない影響を与え得る。参考評価装置９００では、トランジスタ９２０のターンオン、ターンオフを繰り返すことで、トランジスタ９１０のドレイン－ソース間電圧の変化（ｄＶ／ｄｔ）に対する耐量を評価することができる。
　参考評価装置９００はダブルパルステスト回路の一種である。一般的なダブルパルステスト回路では、十分に高いｄＶ／ｄｔを得ることが難しい。また、スイッチングの周波数を高めることも難しく、２ｋＨｚ（キロヘルツ）程度が限界である。
　図２に第１実施形態に係る素子評価装置１の回路図を示す。素子評価装置１は、電圧源ＶＳと、ハイサイドトランジスタであるトランジスタ１０（対象トランジスタ）と、ローサイドトランジスタであるトランジスタ２０（駆動スイッチング素子）と、スイッチング回路３０と、電圧発生回路４０と、電圧源ＶＳと、インダクタＬ１と、コンデンサＣ１及びＣ２と、抵抗Ｒ２と、を備える。
　トランジスタ１０及び２０はＮチャネル型のＭＯＳＦＥＴである。トランジスタ１０はノードＮＤ１及びＮＤ２間に接続され、トランジスタ２０はノードＮＤ２及びＮＤ３間に接続される。より具体的には、トランジスタ１０のドレインはノードＮＤ１に接続され、トランジスタ１０のソース及びトランジスタ２０のドレインはノードＮＤ２に共通接続され、トランジスタ２０のソースはノードＮＤ３に接続される。ノードＮＤ３はグランドに接続され、故にグランド電位を有する。図２において、ダイオード１０Ｄはトランジスタ１０に付加された寄生ダイオードを表す。寄生ダイオード１０Ｄは、トランジスタ１０のソースに接続されたアノードと、トランジスタ１０のドレインに接続されたカソードと、を有する。
　図２において、トランジスタ１０はｄＶ／ｄｔの耐量が評価される半導体素子であって、対象素子の例である。本実施形態において、ｄＶ／ｄｔは、単位時間当たりにおける、ノードＮＤ１及びＮＤ２間の電圧の変化量を指す。対象素子がトランジスタ１０である場合、ノードＮＤ１及びＮＤ２間の電圧は、トランジスタ１０のドレイン及びソース間電圧である。以下、対象素子におけるｄＶ／ｄｔの耐量は、ｄＶ／ｄｔ耐量と表記されることがある。尚、耐量を耐性と読み替えても良い。
　トランジスタ１０のゲートはゲート抵抗Ｒ２を介して所定の固定電位（例えば－５Ｖ）を有する固定電位端に接続される。素子評価装置１では、トランジスタ１０のゲート電位が当該固定電位にて固定されることで、トランジスタ１０がオフ状態に固定される。但し、ゲート抵抗Ｒ２は省略可能であり、トランジスタ１０のゲートを上記の固定電位端に直接接続しても良い。
　スイッチング回路３０は、パルス発生器ＰＧ及びゲート抵抗Ｒ１を有する。スイッチング回路３０は、トランジスタ２０のゲートを駆動することでトランジスタ２０をスイッチングさせる、即ちトランジスタ２０の状態をオン状態及びオフ状態間で切り替える。トランジスタ２０をスイッチングさせる過程で、０Ｖを超えるｄＶ／ｄｔを発生させることができる。
　パルス発生器ＰＧは、信号出力端とノードＮＤ３（従ってグランド）に接続された基準電位端とを有し、信号出力端からハイレベル又はローレベルの信号を出力する。以下、パルス発生器ＰＧの信号出力端から出力される信号をゲート信号ＶGと称する。ゲート信号ＶGはトランジスタ２０のゲートに供給される。ハイレベルのゲート信号ＶGはトランジスタ２０のゲート閾電圧よりも高い電位を有する。ローレベルのゲート信号ＶGはトランジスタ２０のゲート閾電圧よりも低い電位を有し、ここでは０Ｖである。ゲート信号ＶGがハイレベルを有するとき、トランジスタ２０はオン状態となり、ゲート信号ＶGがローレベルを有するとき、トランジスタ２０はオフ状態となる。
　パルス発生器ＰＧはゲート信号ＶGのレベルを交互に且つ周期的にハイレベル及びローレベル間で変化させる。図３にゲート信号ＶGの波形とトランジスタ２０の状態遷移を示す。ゲート信号ＶGの周波数をスイッチング周波数と称する。ゲート信号ＶGの周波数はトランジスタ２０のスイッチング周波数でもある。ゲート信号ＶGの各周期において、ゲート信号ＶGがハイレベルを有する期間の長さは時間ｔHである。ゲート信号ＶGの各周期においてトランジスタ２０のオン期間の長さは時間ｔONである。トランジスタ２０のターンオン遅延時間及びターンオフ遅延時間が十分に短いとみなし、それらを無視すれば、“ｔH＝ｔON”である。
　パルス発生器ＰＧの信号出力端はゲート抵抗Ｒ１を介してトランジスタ２０のゲートに接続される。素子評価装置１においてゲート抵抗Ｒ１は可変抵抗であって良い。ゲート抵抗Ｒ１の抵抗値を変化させることで、トランジスタ１０のｄＶ／ｄｔを変化させることができる。
　電圧源ＶＳは、ノードＮＤ４に接続された正側出力端とノードＮＤ３（従ってグランド）に接続された負側出力端とを有する。電圧源ＶＳは、負側出力端の電位を基準に正側出力端から正の電源電圧ＶＤＤを出力する。このため、ノードＮＤ４に電源電圧ＶＤＤが加わる。電圧源ＶＳは電源電圧ＶＤＤが可変とされた可変電圧源であって良い。高いｄＶ／ｄｔを得るためにも、電源電圧ＶＤＤは６００Ｖ以上に設定されることが好ましい。
　インダクタＬ１はノードＮＤ２及びＮＤ４間に接続される。より具体的には、インダクタＬ１の第１端はノードＮＤ２に接続され、インダクタＬ１の第２端はノードＮＤ４に接続される。
　コンデンサＣ１はノードＮＤ１及びＮＤ３間に接続される。より具体的には、コンデンサＣ１の第１端はノードＮＤ１に接続され、コンデンサＣ１の第２端はノードＮＤ３に接続される。コンデンサＣ２はノードＮＤ４及びＮＤ３間に接続される。より具体的には、コンデンサＣ２の第１端はノードＮＤ４に接続され、コンデンサＣ２の第２端はノードＮＤ３に接続される。
　電圧発生回路４０はノードＮＤ１及びＮＤ４間に接続される。電圧発生回路４０は１以上の整流ダイオード４１から成る。電圧発生回路４０における各整流ダイオード４１はノードＮＤ１からノードＮＤ４に向かう向きに順方向を有する。電圧発生回路４０が複数の整流ダイオード４１から構成される場合、複数の整流ダイオード４１はノードＮＤ１及びノードＮＤ４間において互いに直列接続される。従って例えば、電圧発生回路４０が第１～第３整流ダイオード４１から構成される場合、第１整流ダイオード４１のアノードはノードＮＤ１に接続され、第１整流ダイオード４１のカソードは第２整流ダイオード４１のアノードに接続され、第２整流ダイオード４１のカソードは第３整流ダイオード４１のアノードに接続され、且つ、第３整流ダイオード４１のカソードはノードＮＤ４に接続される。電圧発生回路４０が単一の整流ダイオード４１にて構成される場合にあっては、単一の整流ダイオード４１のアノードがノードＮＤ１に接続され、且つ、単一の整流ダイオード４１のカソードがノードＮＤ４に接続される。
　素子評価装置１の動作を説明する。トランジスタ２０がオフであるときを起点に考える。トランジスタ２０がオフであるとき、図４に示す如く、ノードＮＤ４から、インダクタＬ１、寄生ダイオード１０Ｄ、コンデンサＣ１を経由してノードＮＤ３に至り、電圧源ＶＳ又はコンデンサＣ２を通じてノードＮＤ４に戻る電流ループＬＰ１で電流が流れる。電流ループＬＰ１での電流によりコンデンサＣ１が充電される。コンデンサＣ１の両端間電圧が電源電圧ＶＤＤになるまで充電されると、電流ループＬＰ１での電流はゼロとなる（ここで、寄生ダイオード１０Ｄの順方向電圧は電源電圧ＶＤＤより十分に小さいとして無視）。
　その後、スイッチング回路３０からのハイレベルのゲート信号ＶGを受けてトランジスタ２０がターンオンする。トランジスタ２０がターンオンすると、ノードＮＤ２の電位が実質的に０Ｖにまで低下し、図５に示す如く、ノードＮＤ４から、インダクタＬ１、トランジスタ２０のチャネルを経由してノードＮＤ３に至り、電圧源ＶＳ又はコンデンサＣ２を通じてノードＮＤ４に戻る電流ループＬＰ２で電流が流れる。電流ループＬＰ２での電流によりインダクタＬ１にエネルギが蓄積される。電流ループＬＰ２での電流はトランジスタ２０のオン時間の増大につれて増大し、電流ループＬＰ２での電流の増大につれてインダクタＬ１の蓄積エネルギは増大する。以下、ノードＮＤ４からノードＮＤ２に向けてインダクタＬ１に流れる電流をインダクタ電流ＩＬと称する。
　トランジスタ２０がターンオンすることでコンデンサＣ１の両端間電圧に基づきノードＮＤ１及びＮＤ２間の容量が充電され、当該充電の過程において高いｄＶ／ｄｔが発生する。ノードＮＤ１及びＮＤ２間の容量はトランジスタ１０のドレイン及びソース間容量ＣDS（不図示）である。詳細には、トランジスタ２０がターンオンすることでトランジスタ１０の出力容量ＣOSSが充電され、トランジスタ１０の出力容量ＣOSSの充電過程において高いｄＶ／ｄｔが発生する。トランジスタ１０の出力容量ＣOSSは、トランジスタ１０のドレイン及びソース間容量ＣDSと、トランジスタ１０のゲート及びドレイン間容量ＣGD（不図示）と、の和である。容量ＣDS及びＣGDはトランジスタ１０に付加される寄生容量であり、図２及び図５等では図示されていない。コンデンサＣ１の静電容量値は出力容量ＣOSSの静電容量値よりも十分に大きい。故に、トランジスタ２０がターンオンしたとき、コンデンサＣ１の蓄積電荷により容量ＣDSの両端間電圧は実質的に電源電圧ＶＤＤまで上昇する。
　更にその後、スイッチング回路３０からのゲート信号ＶGがハイレベルからローレベルに切り替わることでトランジスタ２０がターンオフする。トランジスタ２０がターンオフすると還流動作が行われる。還流動作では、図６に示す如く、インダクタＬ１の蓄積エネルギに基づき、ノードＮＤ４から、インダクタＬ１、ノードＮＤ２、寄生ダイオード１０Ｄ、ノードＮＤ１及び電圧発生回路４０を経由してノードＮＤ４に戻る電流ループＬＰ３にてインダクタ電流ＩＬが流れる。トランジスタ２０がターンオフする際にも高いｄＶ／ｄｔが発生する。
　電流ループＬＰ３でのインダクタ電流ＩＬは還流電流と称される。トランジスタ２０のターンオフ後、電流ループＬＰ３にてインダクタ電流ＩＬ（還流電流）が流れることでインダクタＬ１の蓄積エネルギが低下してゆく。インダクタＬ１の蓄積エネルギがゼロになることで電流ループＬＰ３でのインダクタ電流ＩＬはゼロとなり、図４の状態に戻る。電圧発生回路４０は還流動作において、ノードＮＤ４を低電位側とし且つノードＮＤ１を高電位側とする電圧降下Ｖ40を発生させる。電圧降下Ｖ40は、整流ダイオード４１の総数と各整流ダイオード４１の順方向電圧との積に相当する。
　素子評価装置１における具体的な数値例を挙げる。例えば、電源電圧ＶＤＤは８００Ｖであり、インダクタＬ１のインダクタンス値は５０μＨ（マイクロヘンリー）であり、コンデンサＣ１の静電容量値は０．４７μＦ（マイクロファラッド）であり、コンデンサＣ２の静電容量値は１０μＦである。還流動作における電圧降下Ｖ40は例えば３０Ｖである。本開示は、これらの数値に限定されない。
　特定のｄＶ／ｄｔを対象素子に与えたときに、対象素子がどの程度の時間、耐えることができるかを評価することで、特定のｄＶ／ｄｔに対する対象素子の耐量を知ることができる。更に、ｄＶ／ｄｔを様々に変化させれば対象素子の寿命曲線（様々なｄＶ／ｄｔに対して、対象素子が、どの程度の時間耐えることができるかをプロットした曲線）を得ることができる。
　十分に高いｄＶ／ｄｔを発生させることができれば、高ｄＶ／ｄｔに対する対象素子の耐量を評価することができる。高ｄＶ／ｄｔを得るためには、トランジスタ２０の高速化が有益である。そこで、本実施形態ではＳｉＣ－ＭＯＳＦＥＴをトランジスタ２０として用いた。ＳｉＣ－ＭＯＳＦＥＴは、炭化ケイ素（ＳｉＣ）を用いて形成されたＭＯＳＦＥＴである。トランジスタ２０は任意の種類のスイッチング素子（駆動スイッチング素子）であっても良いが、高いｄＶ／ｄｔを得るべく、５ｎｓ（ナノ秒）以下のターンオン遅延時間を有するＭＯＳＦＥＴをトランジスタ２０として用いると良い。更に、スイッチング回路３０にてトランジスタ２０をドライバソース駆動すると良い（ドライバソース駆動の意義については後述）。
　トランジスタ２０として５ｎｓ（ナノ秒）以下のターンオン遅延時間を有するＳｉＣ－ＭＯＳＦＥＴを用い、且つ、トランジスタ２０をドライバソース駆動することで、上記数値例の下、１５０ｋＶ／μｓの大きさを持つｄＶ／ｄｔを得ることができる。尚、トランジスタ２０のターンオン遅延時間とは、トランジスタ２０のゲート－ソース間電にトランジスタ２０のゲート閾電圧よりも高い電圧を与えてからトランジスタ２０の状態がオフ状態からオン状態に切り替わるまでの遅延時間であり、トランジスタ２０の電気的特性の仕様において規定された時間である。
　また、参考評価装置９００及び素子評価装置１の何れにおいても、対象素子のｄＶ／ｄｔ耐量（寿命曲線等）を短時間で評価するためには、スイッチング周波数の増大が必要となる。参考評価装置９００による対象素子（９１０）のｄＶ／ｄｔ耐量の評価において、スイッチングの各周期にて必要なｄＶ／ｄｔを発生させるには、トランジスタ９２０のターンオフの後、インダクタＬ９０１の電流がゼロに減衰するまで、トランジスタ９２０の次回のターンオンを待機させる必要がある（参考評価装置９００の状態をリセットする必要がある）。同様に、素子評価装置１による対象素子（１０）のｄＶ／ｄｔ耐量の評価において、スイッチングの各周期にて必要なｄＶ／ｄｔを発生させるには、トランジスタ２０のターンオフの後、インダクタ電流ＩＬがゼロに減衰するまで、トランジスタ２０の次回のターンオンを待機させる必要がある（素子評価装置１の状態をリセットする必要がある）。
　特筆すべき事項として、素子評価装置１では、参考評価装置９００から見て電圧発生回路４０が追加されている。上述したように、電圧発生回路４０は還流動作において電圧降下Ｖ40を発生させる（図６参照）。電圧降下Ｖ40の発生によりインダクタＬ１の蓄積エネルギの消費速度が大きくなり、トランジスタ２０のターンオフの後、インダクタ電流ＩＬがゼロに減衰するまでの時間が短縮される。つまり、上記待機に要する時間が、参考評価装置９００よりも素子評価装置１の方が短くなる。結果、スイッチング周波数を高めることが可能となる。具体的には、上記数値例の下、還流動作にて約３０Ｖの電圧降下Ｖ40を発生させることで、スイッチング周波数を３０ｋＨｚ程度まで高めることが可能となる。
　但し、整流ダイオード４１から成る電圧発生回路４０を設けたことで、電圧源ＶＳから電圧発生回路４０を通じた出力容量ＣOSSへの充電電流が整流ダイオード４１により阻止される。故に、トランジスタ１０の出力容量ＣOSSを充電する回路要素が別途に必要となる（ため）。素子評価装置１では上記回路要素としてコンデンサＣ１を設けている。
　必要な大きさの電圧降下Ｖ40が得られるのであれば、電圧発生回路４０における整流ダイオード４１の直列接続数は任意である。十分に大きな順方向電圧を有するダイオードを整流ダイオード４１として用いれば、整流ダイオード４１の総数は１となり得る。
　トランジスタ２０のドライバソース駆動について説明する。図７はトランジスタ２０を包含する半導体部品１２０の概略外観図である。半導体部品１２０は、ＭＯＳＦＥＴが形成された半導体チップ１２１と、半導体チップ１２１を収容する筐体であって且つ樹脂にて形成されたパッケージ１２２と、パッケージ１２２から露出する４本の金属端子ＴD、ＴPS、ＴDS及びＴGを備える。金属端子ＴD、ＴPS、ＴDS、ＴGは、夫々、ドレイン端子、パワーソース端子、ドライバソース端子、ゲート端子である。特にパワーソース端子は複数の金属端子にて構成されることもある。
　半導体チップ１２１に形成されるＭＯＳＦＥＴはＮチャネル型のＭＯＳＦＥＴであり、トランジスタ２０に相当する。図８は、半導体部品１２０の等価回路を含む、トランジスタ２０及びトランジスタ２０の周辺回路図である。
　半導体チップ１２１に互いに分離した２つのＮ型半導体領域が形成され、一方のＮ型半導体領域がソース領域であって、他方のＮ型半導体領域がドレイン領域である。ソース領域上にソース電極が形成され、ドレイン領域上にドレイン電極が形成される。半導体チップ１２１におけるソース領域及びソース電極にてトランジスタ２０のソースが形成され、半導体チップ１２１におけるドレイン領域及びドレイン電極にてトランジスタ２０のドレインが形成される。半導体チップ１２１において、ソース領域及びドレイン領域間にＰ型半導体領域が設けられ、Ｐ型半導体領域上にゲート酸化膜を介してゲート電極が形成される。半導体チップ１２１におけるゲート電極にてトランジスタ２０のゲートが形成される。
　半導体チップ１２１におけるＭＯＳＦＥＴのゲート電極は、パッケージ１２２内においてゲート端子ＴGに接続される。ゲート端子ＴGは半導体部品１２０の外部においてゲート抵抗Ｒ１を介しパルス発生器ＰＧの信号出力端に接続される。図８において、抵抗ＲG_INTは、パッケージ１２２内に存在する抵抗成分であって、且つ、トランジスタ２０のゲート電極及びゲート端子ＴG間の抵抗成分を表す。
　半導体チップ１２１におけるＭＯＳＦＥＴのドレイン電極は、パッケージ１２２内においてドレイン端子ＴDに接続される。ドレイン端子ＴDは半導体部品１２０の外部においてノードＮＤ２に接続される。つまり、半導体チップ１２１におけるＭＯＳＦＥＴのドレイン電極は、ドレイン端子ＴDを経由してノードＮＤ２に接続される。
　半導体チップ１２１のソース電極はパッケージ１２２内でパワーソース端子ＴPSに接続される。ここでパワーソース端子ＴPSは比較的大きなインダクタンス成分を含む。パワーソース端子ＴPSに含まれるインダクタンス成分をパッケージインダクタンス成分ＬSと称する。半導体チップ１２１のソース電極は、パッケージインダクタンス成分ＬSを含むパワーソース端子ＴPSを経由してノードＮＤ３に接続される。電流ループＬＰ２における電流（図５）はドレイン端子ＴD及びパワーソース端子ＴPSを通じて流れる。トランジスタ２０のスイッチングに伴ってトランジスタ２０のドレイン電流が変化するとパッケージインダクタンス成分ＬSにて起電力を発生する。
　仮に、パワーソース端子ＴPSとゲート端子ＴGとの間にゲート信号ＶGを供給したならば、上記起電力の影響を受けてトランジスタ２０のスイッチング速度が低下する。本実施形態において、半導体チップ１２１のソース電極はパワーソース端子ＴPSを経由することなくドライバソース端子ＴDSに接続される。半導体チップ１２１のソース電極とドライバソース端子ＴDSとの間にパッケージインダクタンス成分ＬSは存在しない。このため、トランジスタ２０を駆動するためのゲート電極及びソース電極間の電圧は、パッケージインダクタンス成分ＬSの影響を受けない。故にトランジスタ２０のスイッチング速度を向上させることができる。
　ドライバソース駆動とは、図８に示す如く、パルス発生器ＰＧの基準電位端をドライバソース端子ＴDSに接続し、ゲート端子ＴG及びドライバソース端子ＴDS間にゲート信号ＶGを供給することでトランジスタ２０をスイッチングさせることを指す。尚、図８では、ゲート端子ＴG及びドレイン端子ＴDのパッケージインダクタンス成分の図示を省略している。ドライバソース端子ＴDSにもインダクタンス成分は含まれると解することができるが、ドライバソース端子ＴDSに含まれるインダクタンス成分はパッケージインダクタンス成分ＬSよりも十分に小さい。
　また上述したように、素子評価装置１による対象素子（１０）のｄＶ／ｄｔ耐量の評価において、スイッチングの各周期にて必要なｄＶ／ｄｔを発生させるには、トランジスタ２０のターンオフの後、インダクタ電流ＩＬがゼロに減衰するまで、トランジスタ２０の次回のターンオンを待機させる必要がある（素子評価装置１の状態をリセットする必要がある）。この待機の時間を短くするためには、インダクタ電流ＩＬのピーク値を低く抑えた方が有利であり、トランジスタ２０のオン時間ｔON（図３参照）を短くすることでインダクタ電流ＩＬのピーク値は低くなる。但し、回路全体の動作安定化等を考慮すれば、トランジスタ２０のオン時間ｔONに或る程度の長さが必要である。一方で、インダクタ電流ＩＬのピーク値が大きすぎると各整流ダイオード４１での発熱量が問題となり得る。これらを総合勘案し、例えば、時間ｔONを５００ｎｓ（ナノ秒）以下に設定することが望ましい。
　また例えば、スイッチング回路３０は、トランジスタ２０を１０ｋＨｚ（キロヘルツ）以上のスイッチング周波数でスイッチングさせると良い。即ち、ゲート信号ＶGの周波数は１０ｋＨｚ以上であると良い。これにより、対象素子（１０）のｄＶ／ｄｔ耐量を短時間で評価することができる。
　尚、トランジスタ１０のゲート及びソースに接続されたハイサイドスイッチング回路（不図示）を素子評価装置１に設けておき、ハイサイドスイッチング回路がトランジスタ１０のゲート－ソース間に信号を供給することでトランジスタ１０をスイッチングさせるようにしても良い。この場合において、ハイサイドスイッチング回路は、トランジスタ２０がオンであるときにおいてトランジスタ１０がオフとなるように、且つ、トランジスタ２０がオフであるときにおいてトランジスタ１０がオンとなるように、スイッチング回路３０と協働して同期整流を行う。但し、このような同期整流を行ったとき、寄生ダイオード１０Ｄの電圧降下の分だけ、電流ループＬＰ３（図６参照）によるインダクタ電流ＩＬの減衰速度が低下する。故に、上記同期整流を行わない方が好ましいことが多い。
＜＜第２実施形態＞＞
　本開示の第２実施形態を説明する。第２実施形態及び後述の第３実施形態は第１実施形態を基礎とする実施形態であり、第２及び第３実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２及び第３実施形態にも適用される。但し、第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３実施形態についても同様）。矛盾の無い限り、第１～第３実施形態の内、任意の複数の実施形態を組み合わせても良い。
　図９に第２実施形態に係る素子評価装置１Ａの回路図を示す。図２の素子評価装置１を基準に電圧発生回路４０を電圧発生回路５０に置換することで素子評価装置１Ａが得られる。当該置換を除き、図９の素子評価装置１Ａは図２の素子評価装置１と同様の構成を有する。
　電圧発生回路５０はノードＮＤ４及びＮＤ１間に挿入された直流電圧源である。電圧発生回路５０としての直流電圧源の負側出力端、正側出力端は、夫々、ノードＮＤ４、ＮＤ１に接続される。電圧発生回路５０は、ノードＮＤ４の電位を基準に正の所定の電圧Ｖ50（例えば３０Ｖ）をノードＮＤ１に対して出力する。従って、電圧発生回路５０は、第１実施形態に係る電圧発生回路４０と同様、還流動作において（図６参照）、ノードＮＤ４を低電位側とし且つノードＮＤ１を高電位側とする電圧Ｖ50を発生させることになる。このため、第２実施形態によっても第１実施形態と同様の作用及び効果が得られる。
　電圧発生回路５０としての直流電圧源は、市販される任意の直流電圧源であって良いが、グランドから見た耐圧として電源電圧ＶＤＤ以上のものを用意する必要がある。或いは。フローティング電源装置を電圧発生回路５０に使用して良い。
＜＜第３実施形態＞＞
　本開示の第３実施形態を説明する。対象素子はｄＶ／ｄｔ耐量が評価されるべき半導体素子である。
　対象素子は任意の種類のトランジスタであって良い。対象素子としてのトランジスタを、以下、対象トランジスタと称する。上述のトランジスタ１０は対象トランジスタの例であり、以下、対象トランジスタ１０と表記され得る。
　第１及び第２実施形態において、対象トランジスタ１０を形成するための半導体材料は任意である。即ち例えば、対象トランジスタ１０は、ＳｉＣ－ＭＯＳＦＥＴであって良いし、シリコンを用いて形成されるＭＯＦＥＴであっても良い。対象トランジスタ１０は、スーパージャンクションＭＯＳＦＥＴであっても良い。何れにせよ、対象トランジスタ１０はノードＮＤ１に接続されるドレインと、ノードＮＤ２に接続されるソースを有する。
　第１及び第２実施形態において、Ｎチャネル型のＩＧＢＴ１１を対象トランジスタ１０として用いる第１変形を施しても良い。図１０に、第１実施形態に対して第１変形を施した場合における素子評価装置１の回路図を示す。ＩＧＢＴは絶縁ゲート型バイポーラトランジスタ（Insulated  Gate  Bipolar　Transistor）である。第１変形において、ＩＧＢＴ１１のコレクタ、エミッタを、夫々、ノードＮＤ１、ノードＮＤ２に接続する。つまり、第１変形において、ノードＮＤ１及びＮＤ２間の電圧はＩＧＢＴ１１のコレクタ及びエミッタ間電圧ＶCEであり、電圧ＶCEの変化に対する耐量を評価することができる。
　ＩＧＢＴ１１のゲートにはＩＧＢＴ１１をオフ状態に固定するためのゲート電圧を与えると良い。第１変形の採用時においては、ＩＧＢＴ１１に対して並列にダイオード１２を追加しておくと良い。ダイオード１２のアノード、カソードは、夫々、ノードＮＤ２、ＮＤ１に接続され、図６の寄生ダイオード１０Ｄと同様の機能を持つ。即ち、図６の還流動作において電流ループＬＰ３でのインダクタ電流ＩＬ（還流電流）はダイオード１２を通じて流れることになる。図６の還流動作が行われるとき、ＩＧＢＴ１１がオンとなるようにしても良い。
　対象素子は任意の種類のダイオード（例えばファストリカバリダイオード）であって良い。対象素子としてのダイオードを、以下、対象ダイオードと称する。即ち、第１及び第２実施形態において、対象トランジスタ１０を対象ダイオードに置換する第２変形を施しても良い。図１１に、第１実施形態に対して第２変形を施した場合における素子評価装置１の回路図を示す。図１１においてダイオード１３が対象ダイオードである。対象ダイオード１３のアノードがノードＮＤ２に接続され、対象ダイオード１３のカソードがノードＮＤ１に接続される。つまり、第２変形において、ノードＮＤ１及びＮＤ２間の電圧はダイオード１３のカソード及びアノード間電圧ＶKAであり、電圧ＶKAの変化に対する耐量を評価することができる。
　各実施形態に示されたトランジスタのチャネルの種類は例示である。上述の主旨を損なわない形で、任意のトランジスタのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。
　本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
＜＜付記＞＞
　上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
　本開示の一側面に係る素子評価装置（１、１Ａ）は、第１ノード（ＮＤ１）と第２ノード（ＮＤ２）との間に接続される対象素子（１０、１１，１３）と、前記第２ノードと第３ノード（ＮＤ３）との間に接続される駆動スイッチング素子（２０）と、電源電圧が加わる第４ノード（ＮＤ４）と前記第２ノードとの間に接続されるインダクタ（Ｌ１）と、前記駆動スイッチング素子をスイッチングさせるよう構成されたスイッチング回路（３０）と、前記第１ノードと前記第４ノードとの間に接続される電圧発生回路（４０、５０）と、前記第１ノードと前記第３ノードとの間に接続されるコンデンサ（Ｃ１）と、を備え、前記電圧発生回路は、前記駆動スイッチング素子がオン状態からオフ状態に切り替わった後、前記第４ノードから前記第２ノード、前記第１ノード及び前記電圧発生回路を経由して前記第４ノードに戻る電流ループ（ＬＰ３）に還流電流が流れるとき、前記第１ノードを高電位側にして前記第１ノード及び前記第４ノード間に電圧を発生させる構成（第１の構成）である。
　これにより、対象素子に加わる電圧の変化（第１及び第２ノード間の電圧の変化）に対する対象素子の耐量を、良好に評価（例えば効率的に評価）することができる。
　上記第１の構成に係る素子評価装置において、前記電圧発生回路（４０）は、前記第１ノードから前記第４ノードに向かう向きに順方向を有する１以上のダイオード（４１）を備える構成（第２の構成）であっても良い。
　上記第１の構成に係る素子評価装置において、前記電圧発生回路（５０）は、直流電圧源である構成（第３の構成）であっても良い。
　上記第１～第３の構成に係る素子評価装置において、前記対象素子は対象トランジスタ又は対象ダイオードである構成（第４の構成）であっても良い。
　上記第１～第３の構成に係る素子評価装置において、前記対象素子は対象トランジスタ（１０、１１）であって、前記第１ノードに接続されたドレイン又はコレクタ、及び、前記第２ノードに接続されたソース又はエミッタを有する構成（第５の構成）であっても良い。
　上記第５の構成に係る素子評価装置において、前記対象トランジスタ（１０）は、前記第１ノードに接続されたドレイン及び前記第２ノードに接続されたソースを有するＭＯＳＦＥＴであって、前記ＭＯＳＦＥＴは炭化ケイ素を用いて形成される構成（第６の構成）であっても良い。
　上記第５又は第６の構成に係る素子評価装置において、前記対象トランジスタはオフ状態で固定される構成（第７の構成）であっても良い。
　上記第１～第３の構成の何れかに係る素子評価装置において、前記対象素子は対象ダイオード（１３）であって、前記第１ノードに接続されたカソード及び前記第２ノードに接続されたアノードを有する構成（第８の構成）であっても良い。
　上記第１～第８の構成の何れかに係る素子評価装置において、前記駆動スイッチング素子のターンオン遅延時間は５ナノ秒以下である構成（第９の構成）であっても良い。
　駆動スイッチング素子のターンオン遅延時間の縮小により、駆動スイッチング素子のスイッチング速度が向上する。駆動スイッチング素子のスイッチング速度の向上により、対象素子に加わる電圧の変化速度を高めた状態で上記耐量を評価することができる。即ち、高ｄＶ／ｄｔに関わる対象素子の耐量を評価することができる。
　上記第１～第９の構成の何れかに係る素子評価装置において、前記駆動スイッチング素子は、ＭＯＳＦＥＴが形成された半導体チップ（１２１）と、前記半導体チップを収容するパッケージ（１２２）と、前記パッケージから露出するドレイン端子（ＴD）、パワーソース端子（ＴPS）、ドライバソース端子（ＴDS）及びゲート端子（ＴG）と、を備えた半導体部品（１２０）により構成され、前記半導体チップにおけるＭＯＳＦＥＴのゲート電極は前記ゲート端子に接続され、前記半導体チップにおけるＭＯＳＦＥＴのドレイン電極は前記ドレイン端子を経由して前記第２ノードに接続され、前記半導体チップにおけるＭＯＳＦＥＴのソース電極は、パッケージインダクタンス成分（ＬS）を含む前記パワーソース端子を経由して前記第３ノードに接続される一方、前記パワーソース端子を経由せずに前記ドライバソース端子に接続され、前記スイッチング回路は、前記ゲート端子及び前記ドライバソース端子間にゲート信号（ＶG）を供給することで前記駆動スイッチング素子をスイッチングさせる構成（第１０の構成）であっても良い。
　第１０の構成により駆動スイッチング素子のスイッチング速度が向上する。駆動スイッチング素子のスイッチング速度の向上により、対象素子に加わる電圧の変化速度を高めた状態で上記耐量を評価することができる。即ち、高ｄＶ／ｄｔに関わる対象素子の耐量を評価することができる。
　上記第１～第１０の構成の何れかに係る素子評価装置において、前記駆動スイッチング素子は、炭化ケイ素を用いて形成されるＭＯＳＦＥＴである構成（第１１の構成）であっても良い。
　上記第１～第１１の構成の何れかに係る素子評価装置において、前記スイッチング回路は前記駆動スイッチング素子を１０ｋＨｚ以上の周波数でスイッチングさせる構成（第１２の構成）であっても良い。
　駆動スイッチング素子のスイッチング周波数を高めることで、対象素子の上記耐量（寿命曲線等）を短時間で評価することが可能となる。
　上記第１～第１２の構成の何れかに係る素子評価装置において、前記スイッチング回路は前記駆動スイッチング素子を所定周波数でスイッチングさせ、前記駆動スイッチング素子のスイッチングにおける各周期において、前記駆動スイッチング素子のオン時間を５００ナノ秒以下に設定する構成（第１３の構成）であっても良い。
　上記第１～第１３の構成の何れかに係る素子評価装置において、前記第３ノードの電位から見て前記電源電圧は６００Ｖ以上である構成（第１４の構成）であっても良い。
９００　参考評価装置
９１０、９２０　トランジスタ
９３０　スイッチング回路
Ｌ９０１　インダクタ
ＶＳ’　電圧源
　　１、１Ａ　素子評価装置
　１０　トランジスタ（対象トランジスタ）
　１０Ｄ　寄生ダイオード
　１１　ＩＧＢＴ
　１２　ダイオード
　１３　対象ダイオード
　２０　トランジスタ（駆動スイッチング素子）
　３０　スイッチング回路
　４０、５０　電圧発生回路
　４１　整流ダイオード
　Ｌ１　インダクタ
　Ｃ１、Ｃ２　コンデンサ
　ＶＳ　電圧源
　Ｒ１　ゲート抵抗
　Ｒ２　抵抗
　ＰＧ　パルス発生器
　ＮＤ１～ＮＤ４　ノード
　ＶＤＤ　電源電圧
　ＶG　ゲート信号
ＬＰ１～ＬＰ３　電流ループ
　ＩＬ　インダクタ電流
１２０　半導体部品
１２１　半導体チップ
１２２　パッケージ
　ＴD　ドレイン端子
　ＴPS　パワーソース端子
　ＴDS　ドライバソース端子
　ＴG　ゲート端子
　ＬS　パッケージインダクタンス成分
　ＲG_INT　抵抗成分

Claims (14)

  1. 　第１ノードと第２ノードとの間に接続される対象素子と、
    　前記第２ノードと第３ノードとの間に接続される駆動スイッチング素子と、
    　電源電圧が加わる第４ノードと前記第２ノードとの間に接続されるインダクタと、
    　前記駆動スイッチング素子をスイッチングさせるよう構成されたスイッチング回路と、
    　前記第１ノードと前記第４ノードとの間に接続される電圧発生回路と、
    　前記第１ノードと前記第３ノードとの間に接続されるコンデンサと、を備え、
    　前記電圧発生回路は、前記駆動スイッチング素子がオン状態からオフ状態に切り替わった後、前記第４ノードから前記第２ノード、前記第１ノード及び前記電圧発生回路を経由して前記第４ノードに戻る電流ループに還流電流が流れるとき、前記第１ノードを高電位側にして前記第１ノード及び前記第４ノード間に電圧を発生させる
    、素子評価装置。
  2. 　前記電圧発生回路は、前記第１ノードから前記第４ノードに向かう向きに順方向を有する１以上のダイオードを備える
    、請求項１に記載の素子評価装置。
  3. 　前記電圧発生回路は、直流電圧源である
    、請求項１に記載の素子評価装置。
  4. 　前記対象素子は対象トランジスタ又は対象ダイオードである
    、請求項１～３の何れかに記載の素子評価装置。
  5. 　前記対象素子は対象トランジスタであって、前記第１ノードに接続されたドレイン又はコレクタ、及び、前記第２ノードに接続されたソース又はエミッタを有する
    、請求項１～３の何れかに記載の素子評価装置。
  6. 　前記対象トランジスタは、前記第１ノードに接続されたドレイン及び前記第２ノードに接続されたソースを有するＭＯＳＦＥＴであって、前記ＭＯＳＦＥＴは炭化ケイ素を用いて形成される
    、請求項５に記載の素子評価装置。
  7. 　前記対象トランジスタはオフ状態で固定される
    、請求項５又は６に記載の素子評価装置。
  8. 　前記対象素子は対象ダイオードであって、前記第１ノードに接続されたカソード及び前記第２ノードに接続されたアノードを有する
    、請求項１～３の何れかに記載の素子評価装置。
  9. 　前記駆動スイッチング素子のターンオン遅延時間は５ナノ秒以下である
    、請求項１～８の何れかに記載の素子評価装置。
  10. 　前記駆動スイッチング素子は、
    　ＭＯＳＦＥＴが形成された半導体チップと、
    　前記半導体チップを収容するパッケージと、
    　前記パッケージから露出するドレイン端子、パワーソース端子、ドライバソース端子及びゲート端子と、を備えた半導体部品により構成され、
    　前記半導体チップにおけるＭＯＳＦＥＴのゲート電極は前記ゲート端子に接続され、
    　前記半導体チップにおけるＭＯＳＦＥＴのドレイン電極は前記ドレイン端子を経由して前記第２ノードに接続され、
    　前記半導体チップにおけるＭＯＳＦＥＴのソース電極は、パッケージインダクタンス成分を含む前記パワーソース端子を経由して前記第３ノードに接続される一方、前記パワーソース端子を経由せずに前記ドライバソース端子に接続され、
    　前記スイッチング回路は、前記ゲート端子及び前記ドライバソース端子間にゲート信号を供給することで前記駆動スイッチング素子をスイッチングさせる
    、請求項１～９の何れかに記載の素子評価装置。
  11. 　前記駆動スイッチング素子は、炭化ケイ素を用いて形成されるＭＯＳＦＥＴである
    、請求項１～１０の何れかに記載の素子評価装置。
  12. 　前記スイッチング回路は前記駆動スイッチング素子を１０ｋＨｚ以上の周波数でスイッチングさせる
    、請求項１～１１の何れかに記載の素子評価装置。
  13. 　前記スイッチング回路は前記駆動スイッチング素子を所定周波数でスイッチングさせ、前記駆動スイッチング素子のスイッチングにおける各周期において、前記駆動スイッチング素子のオン時間を５００ナノ秒以下に設定する
    、請求項１～１２の何れかに記載の素子評価装置。
  14. 　前記第３ノードの電位から見て前記電源電圧は６００Ｖ以上である
    、請求項１～１３の何れかに記載の素子評価装置。
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