CN113949260A - 一种高速高压大电流调制电路 - Google Patents

Abstract

本发明涉及一种高速高压大电流调制电路，其中，死区控制电路将输入信号转化为互补信号且死区时间可调，保证调制电路高速运行要求。高边驱动电路为主功率开关管提供驱动信号，提高主功率开关管的开关速度。主功率开关管采用N沟道MOSFET，提高输出电流能力和耐压等级。储能单元采用钽电容或电解电容和陶瓷电容组合，提高耐压等级并减小输出调制信号的顶降；陶瓷电容与N沟道MOSFET就近放置，以减小调制输出信号的上升时间。低边驱动电路为泄放电路中的泄放开关管提供驱动信号，减小调制输出信号的下降时间。泄放电路在短路条件下起到保护主功率开关管和泄放开关管的作用。时序保护电路控制功放器件栅极与漏极的上电时序，防止功放器件过流损坏。

Description

一种高速高压大电流调制电路

技术领域

本发明是一种高速高压大电流调制电路，属于电能变换或微波技术领域。

背景技术

基于第一、二代半导体材料Si、GaAs研制的功率放大器电压等级以8V、28V较为常见，功率等级最高一般在几百瓦左右。第三代半导体材料GaN与Si、GaAs相比，在击穿电场、热导率、电子迁移率等方面具有明显优势。因此，GaN功率放大器具有高效率、高电压以及高功率等优点，其电压等级一般为50V左右，最高可达100V，功率等级已达五个千瓦。

目前调制电路的电压等级一般为28V，峰值电流小于30A，上升下降时间大于200ns，显然现有的调制电路已无法满足GaN功放器件的供电需求，所以研制高速高压大电流的调制电路对发挥GaN功放器件的性能优势至关重要。

发明内容

本发明提出的是一种高速高压大电流调制电路，其目的在于针对现有技术存在的缺陷，提供一种高速、高压、大电流的GaN功率器件漏极调制电路。

本发明的技术解决方案：一种高速高压大电流调制电路，包括死区控制电路1、高边驱动电路2、主功率开关管3、储能单元4、泄放电路6、时序保护电路7、栅极偏置电路8和功放器件9，总电路信号输入端连接死区控制电路1信号输入端，死区控制电路1的1#信号输出端连接高边驱动电路2信号输入端，2#信号输出端连接泄放电路6信号输入端，高边驱动电路2驱动信号输出端连接主功率开关管3驱动信号输入端，主功率开关管3调制电压输出端连接泄放电路6和连接功放器件9的调制电压输入端，储能单元4的能量输出端连接主功率开关管3的能量输入端，栅极偏置电路8的偏置电压输出端连接功放器件9的偏置电压输入端，栅极偏置电路8和功放器件9的电压信号输出端连接时序保护电路7的电压信号输入端，时序保护电路7的控制信号输出端连接总电路信号输入端。

还包括低边驱动电路5，2#信号输出端连接低边驱动电路5信号输入端，低边驱动电路5驱动信号输出端连接泄放电路6驱动信号输入端。

所述输入信号通过死区控制电路1变为两路互补信号，分别经过高边驱动电路2和低边驱动电路5进行驱动放大，分别为主功率开关管3和泄放电路6提供驱动信号；主功率开关管3和泄放电路6在E点相连，为功放器件9提供漏极调制电压；储能单元4为主功率开关管3提供能量；栅极偏置电路8为功放器件9的栅极提供偏置电压；时序保护电路7通过检测栅极偏置电路8的供电电压或功放器件9的栅极电压，控制输入信号，从而控制功放器件9的漏极电压。

所述死区控制电路1包括分压及RC延迟电路10、同相迟滞比较器11和反相迟滞比较器12，所述分压及RC延迟电路10包括R1电阻、R2电阻、R3电阻、R4电阻、C1电容、C2电容，R3电阻和C1电容串联，一端接地，另一端与R1电阻串联连接同相迟滞比较器11，R4电阻和C2电容串联，一端接地，另一端与R2电阻串联连接反相迟滞比较器12，根据同相迟滞比较器11和反相迟滞比较器12的门限电平，调整分压及RC延迟电路10的电容电阻取值设置死区时间；所述同相迟滞比较器11和反相迟滞比较器12采用集成芯片实现，或者分别采用具有迟滞功能的同相缓冲器和反相缓冲器实现。

所述高边驱动电路2采用自举结构，耐压等级大于等于功放器件9漏极供电的峰值电压；高边驱动电路2具有较强的驱动能力以提高开关速度并减小主功率开关管3的导通电阻，或者增加晶体管或MOSFET图腾柱结构。

所述主功率开关管3为N沟道MOSFET，其电流等级同时满足功放器件的平均电流和瞬时电流，或者采用多个开关管并联结构。

所述泄放电路6由泄放电阻和泄放开关管串联组合，两者的电流等级满足功放器件的瞬时电流，其中泄放开关管采用N沟道MOSFET。

所述储能单元4包括储能电容和陶瓷电容，储能电容采用钽电容或电解电容，采用串联结构进一步提高电压等级；所述陶瓷电容就近主功率开关管放置。

所述时序保护电路7包括分压及RC延迟电路13和逻辑执行电路14，其VEE检测信号是栅极偏置电路8的供电电压或者功放器件9的栅极电压；分压及RC延迟电路13用于设置栅极电压保护点以及保护时间；逻辑执行电路14用于在功放器件9的栅极电压异常情况下关闭输入。

所述栅极偏置电路8具有双向电流能力，采用线性稳压器或运算放大器构成。

本发明的有益效果：本发明提供的一种高速高压大电流调制电路利用迟滞比较器设置死区时间，简化了逻辑功能，提高了调制电路对射频信号的抗干扰能力。通过采用高边自举驱动电路和N沟道MOSFET的方案，可同时提高开关速度和电压、电流等级。储能单元采用储能电容和陶瓷电容结合的形式，提高开关过程的动态响应并减小脉内顶降。时序保护电路对功放器件上下电时序进行保护，保护电压以及保护时间可调，提高了调制电路的可靠性和灵活性。栅极偏置电路具有双向电流能力，保证在功放器件发生自激时也可正常工作。本专利提出的调制电路可达到如下性能指标：工作电压：80V；脉内峰值电流：160A；上升下降时间：＜100ns。

附图说明

附图1为本发明的总电路框图；

附图2为本发明的死区控制电路；

附图3为死区控制电路的时序图；

附图4为死区控制电路的实测波形图；

附图5为本发明的主功率电路；

附图6为本发明的时序保护电路；

附图7为调制电路输出波形图。

图中1是死区控制电路、2是高边驱动电路、3是主功率开关管、4是储能单元、5是低边驱动电路、6是泄放电路、7是时序保护电路、8是栅极偏置电路、9是功放器件。

具体实施方式

一种高速高压大电流调制电路，包括死区控制电路、高边驱动电路、主功率开关管、储能单元、低边驱动电路、泄放电路、时序保护电路、栅极偏置电路和功放器件。输入信号通过死区控制电路变为两路互补信号A、B，经过高边驱动电路和低边驱动电路进行驱动放大，分别为主功率开关管和泄放电路提供驱动信号。主功率开关管和泄放电路在E电相连，为功放器件提供漏极调制电压。储能单元为主功率开关管提供能量。栅极偏置电路为功放器件的栅极提供偏置电压。时序保护电路通过检测栅极偏置电路的电压，控制输入信号，从而控制功放器件的漏极电压。

进一步，所述死区控制电路包括分压及RC延迟电路，同相迟滞比较器和反相迟滞比较器。根据同相和反相迟滞比较器的门限电平，调整分压及RC延迟电路的电容电阻取值设置死区时间。此电路结构简单，可避免射频信号对逻辑功能的干扰；死区时间可调，可满足高速开关频率的需求。

进一步，所述高边驱动电路耐压等级大于等于功放器件漏极供电的峰值电压。高边驱动电路可提供较高的驱动电压和驱动电流，以减小主功率开关管的导通电阻并提高其开关速度。此外，可增加晶体管或MOSFET图腾柱结构进一步提高高边驱动电路的驱动能力。所述低边驱动电路所驱动的泄放开关管功率等级较低，所以对低边驱动电路的驱动能力要求较低，满足性能需求的条件下可省去，将死区控制电路输出端和泄放电路输入端直接相连。

进一步，所述主功率开关管为N沟道MOSFET，其电流等级同时满足功放器件的平均电流和瞬时电流，也可采用多个开关管并联结构进一步提高其电流能力。所述泄放电路由泄放电阻和泄放开关管串联组合，由于功放器件关断时的平均电流可忽略，所以泄放电阻和泄放开关管的电流等级大于功放器件关断时的瞬时电流即可。泄放开关管为N沟道MOSFET，用于减小调制电路下降沿的时间。泄放电阻用于限流保护，防止主功率开关管和泄放开关管过流而损坏。

进一步，所述储能单元由储能电容和陶瓷电容组合而成。储能电容采用大容量的钽电容或电解电容，以减小脉内顶降，并可采用串联结构进一步提高电压等级；陶瓷电容的寄生电感等参数较小，并靠近主功率开关管放置，以减小调制电路输出上升沿时间。

进一步，所述时序保护电路主要由分压及RC延迟电路和逻辑执行电路组成，其检测信号为栅极偏置电路的供电电压或功放器件的栅极电压。通过改变分压及RC延迟电路中的电容电阻值，可以设置栅极电压保护点以及保护时间。逻辑执行电路用于在功放器件栅极电压异常情况下将输入信号拉低，从而关闭调制电路输出。

进一步，所述栅极偏置电路采用线性稳压器或运算放大器构成，将输入的负压转换为功放器件栅极所需电压；栅极偏置电路具有双向电流能力，防止功放器件发生自激时产生反向电流。

下面结合附图对本发明技术方案进一步说明

本发明的总电路框图如图1所示，包括死区控制电路1、高边驱动电路2、主功率开关管3、储能单元4、低边驱动电路5、泄放电路6、时序保护电路7、栅极偏置电路8和功放器件9。输入信号通过死区控制电路1变为两路互补信号A、B，经过高边驱动电路2和低边驱动电路5进行驱动放大，分别为主功率开关管3和泄放电路6提供驱动信号。主功率开关管3和泄放电路6在E点相连，为功放器件9提供漏极调制电压。储能单元4为主功率开关管3提供能量。栅极偏置电路8为功放器件9的栅极提供偏置电压。时序保护电路7通过检测栅极偏置电路8的供电电压或功放器件9的栅极电压，控制输入信号，从而控制功放器件9的漏极电压。死区控制电路1如图2所示，包括分压及RC延迟电路10，同相迟滞比较器11和反相迟滞比较器12，其中同相迟滞比较器11和反相迟滞比较器12可采用集成芯片实现，如MICROCHIP公司的TC4428等，也可分别采用具有迟滞功能的同相缓冲器和反相缓冲器实现。死区控制电路的时序图如图4所示。假设同相迟滞比较器和反相迟滞比较器的开启和关断电压分别为Vtha和Vthb。由于电阻R1~R4分压，同相迟滞比较器的开启电压为Vth1=Vtha×(R1+R3)/R3，关断电压为Vth2=Vthb×(R1+R3)/。反相迟滞比较器的开启电压为Vth3=Vthb×(R2+R4)/R4，关断电压为Vth4=Vtha×(R2+R4)/R4。利用Vth1~Vth4的电压差可以形成死区时间，如图3中的t1~t2和t3~t4所示。死区时间大小可通过C1、C2调整，其时间常数分别为τ1=R1×C1，τ2=R2×C2。图4给出了死区控制电路的实测波形图。

高边驱动电路2采用自举结构，为主功率开管3提供驱动信号，考虑裕量，其耐压等级应至少大于等于功放器件9的工作电压的1.3倍。可选用商用器件如Linear Technology公司的LTC4440，江苏展芯公司的XCM660等。高边驱动电路2的驱动能力根据如下公式近似选取：ig,av≥max{Qgd/tr, Qgd/tf}，ig,pk≥Vg/(R12+Ron)。式中R12为驱动电阻，如图5所示，用于调整开关速度，防止上升沿过小而引起较大的过冲。特别地，R12的功率等级根据如下公式近似选取：Pdr≥Qg×fs×Vgs，其中Pdr表示驱动损耗，Qg为主功率开关管的栅极电荷，fs为高边驱动电路的开关频率，Vgs为高边驱动电路的驱动电压。图5中R14和D2用于加速主功率开关管的关断时间，防止主功率开关管与泄放开关管直通而出现过流。由于MOSFET的导通电阻Rds(on)与驱动电压Vgs有关，所以高边驱动电路2的驱动电压在允许范围内应尽量增加，典型值为12V。泄放开关管仅在关断瞬间内起到泄放电荷作用，因此电流等级要求较低，低边驱动电路5无需提供较大的驱动能力，一般地，可将反相迟滞比较器的输出直接与泄放开关管相连。

为满足大电流的需求，主功率开关管采用N沟道MOSFET的结构。这是因为在相同功率等级的条件下，N沟道MOSFET的导通电阻Rds(on)、寄生电容以及尺寸均小于P沟道MOSFET，如Infineon公司的N沟道MOSFET BSC060N10NS3G，电压等级100V，导通电阻为6mΩ，栅极电荷Qg为51nC，尺寸约为6mm×5mm。而其生产的P沟道MOSFET IRF4905SPbF电压等级55V，导通电阻20mΩ，栅极电荷Qg为120nC，尺寸约为15mm×10mm。进一步地，为了进一步增强主功率开关管的电流能力，可以采用两个N沟道MOSFET并联方式，如图5中的Q1、Q2所示。考虑裕量，主功率开关管的电压等级至少大于等于功放器件（9）的工作电压Vin的1.3倍，峰值电流能力应至少大于脉内峰值电流Ipk的1.5倍。由于主功率开关管承担了主要的功率，所以其平均电流能力应至少大于1.5sqrt(D)×Ipk。泄放开关管Q3也采用N沟道MOSFET，电压等级选取方法与主功率MOSFET相同。但是由于泄放开关管仅在关断的几百ns内通过电流，平均电流几乎可以忽略，所以仅需考虑其峰值电流能力，选取原则与主功率开关管相同。泄放电阻R1一方面用于调节下降沿的速度，一方面用于发生过流时保护泄放开关管，选取时主要考虑其瞬时功率能力。当发生过流时，R1断开，此时仅影响输出信号的下降沿时间，但整体电路仍能正常运行。

储能单元4选取需要同时考虑顶降和瞬态响应两个方面。由于钽电容和电解电容的功率密度远大于陶瓷电容，所以选用钽电容或电解电容C6~C9作为储能电容，如图5所示，减小主功率开关管导通时的脉内顶降。大容值的钽电容和电解电容耐压等级较低，为了满足高压的需求，一般采用串联的结构。但是钽电容和电解电容存在较大的寄生电感（ESL）、寄生电阻（ESR）等，构成一阶惯性环节，时间常数约为ESL/ESR，所以寄生电感越大，时间常数越大，导致在开通时调制输出的上升沿大大增加。为此，需要并联寄生参数较小的陶瓷电容C5以改善调制输出的上升沿。此外，为进一步减小PCB布线中寄生参数的影响，陶瓷电容C5应尽量靠近主功率开关管3放置。

时序保护电路如图6所示，主要由分压及RC延迟电路13和逻辑执行电路14组成。电容C3用于对检测电压VEE进行滤波。电阻R5和R6将VEE电压进行分压，所以F点电位为：VF=VEE×R5/(R5+R6)；R7和C4组成RC延迟电路，其时间常数τ=R7×C4。由于流过R7的电流很小，所以F、G两点电位近似相等，即VF≈VG。当VEE为负电平时，VF和VG也为负电平，此时H、G之间存在正向电压，Q1有导通条件。由图6可得，Vbe=VHG-VR8-VD1，当Vbe达到晶体管Q1的开启电压时，Q1导通，I点电位约为VI=VG+VD1+VQ1+VR9，由于VD1、VQ1、VR9均较小，可认为VI≈VG，此时Q2的栅源极为负电压，Q2关断，输入信号正常工作。当VEE为0时，此时VHG≈0V，Q1关断，此时I点电位为VI≈VCC，Q2导通，将输入信号TTLH拉低，从而关闭输出。

栅极偏置电路主要是将输入负压转换为电位可调的负压，为功放器件的栅极供电，典型的芯片有南京国博电子有限公司的WQD0057H、WQD0058H等，也可自行通过线性稳压器或运算放大器搭建而成。为了防止功放器件发生自激振荡，出现反向电流，栅极偏置电路应具有双向电流能力，如WQD0057H、WQD0058H均具有双向100mA的负载能力。

本发明提供的一种高速高压大电流调制电路利用迟滞比较器设置死区时间，简化了逻辑功能，提高了调制电路对射频信号的抗干扰能力。通过采用高边自举驱动电路和N沟道MOSFET的方案，可同时提高开关速度和电压、电流等级。储能单元采用储能电容和陶瓷电容结合的形式，提高开关过程的动态响应并减小脉内顶降。时序保护电路对功放器件上下电时序进行保护，保护电压以及保护时间可调，提高了调制电路的可靠性和灵活性。栅极偏置电路具有双向电流能力，保证在功放器件发生自激时也可正常工作。本专利提出的调制电路可达到如下性能指标，如图7所示：工作电压：80V；脉内峰值电流：160A；上升下降时间：＜100ns。

Claims (10)

1.一种高速高压大电流调制电路，其特征是包括死区控制电路（1）、高边驱动电路（2）、主功率开关管（3）、储能单元（4）、泄放电路（6）、时序保护电路（7）、栅极偏置电路（8）和功放器件（9），总电路信号输入端连接死区控制电路（1）信号输入端，死区控制电路（1）的1#信号输出端连接高边驱动电路（2）信号输入端，2#信号输出端连接泄放电路（6）信号输入端，高边驱动电路（2）驱动信号输出端连接主功率开关管（3）驱动信号输入端，主功率开关管（3）调制电压输出端连接泄放电路（6）和连接功放器件（9）的调制电压输入端，储能单元（4）的能量输出端连接主功率开关管（3）的能量输入端，栅极偏置电路（8）的偏置电压输出端连接功放器件（9）的偏置电压输入端，栅极偏置电路（8）和功放器件（9）的电压信号输出端连接时序保护电路（7）的电压信号输入端，时序保护电路（7）的控制信号输出端连接总电路信号输入端。

2.根据权利要求1所述的一种高速高压大电流调制电路，其特征是还包括低边驱动电路（5），2#信号输出端连接低边驱动电路（5）信号输入端，低边驱动电路（5）驱动信号输出端连接泄放电路（6）驱动信号输入端。

3.根据权利要求1或2所述的一种高速高压大电流调制电路，其特征是所述输入信号通过死区控制电路（1）变为两路互补信号，分别经过高边驱动电路（2）和低边驱动电路（5）进行驱动放大，分别为主功率开关管（3）和泄放电路（6）提供驱动信号；主功率开关管（3）和泄放电路（6）在E点相连，为功放器件（9）提供漏极调制电压；储能单元（4）为主功率开关管（3）提供能量；栅极偏置电路（8）为功放器件（9）的栅极提供偏置电压；时序保护电路（7）通过检测栅极偏置电路（8）的供电电压或功放器件（9）的栅极电压，控制输入信号，从而控制功放器件（9）的漏极电压。

4.根据权利要求1或2所述的一种高速高压大电流调制电路，其特征是所述死区控制电路（1）包括分压及RC延迟电路（10）、同相迟滞比较器（11）和反相迟滞比较器（12），所述分压及RC延迟电路（10）包括R1电阻、R2电阻、R3电阻、R4电阻、C1电容、C2电容，R3电阻和C1电容串联，一端接地，另一端与R1电阻串联连接同相迟滞比较器（11），R4电阻和C2电容串联，一端接地，另一端与R2电阻串联连接反相迟滞比较器（12），根据同相迟滞比较器（11）和反相迟滞比较器（12）的门限电平，调整分压及RC延迟电路（10）的电容电阻取值设置死区时间；所述同相迟滞比较器（11）和反相迟滞比较器（12）采用集成芯片实现，或者分别采用具有迟滞功能的同相缓冲器和反相缓冲器实现。

5.根据权利要求1或2所述的一种高速高压大电流调制电路，其特征是所述高边驱动电路（2）采用自举结构，耐压等级大于等于功放器件（9）漏极供电的峰值电压；高边驱动电路（2）提高开关速度并减小主功率开关管（3）的导通电阻，或者增加晶体管或MOSFET图腾柱结构。

6.根据权利要求1或2所述的一种高速高压大电流调制电路，其特征是所述主功率开关管（3）为N沟道MOSFET，其电流等级同时满足功放器件的平均电流和瞬时电流，或者采用多个开关管并联结构。

7.根据权利要求1或2所述的一种高速高压大电流调制电路，其特征是所述泄放电路（6）由泄放电阻和泄放开关管串联组合，两者的电流等级满足功放器件的瞬时电流，其中泄放开关管采用N沟道MOSFET。

8.根据权利要求1或2所述的一种高速高压大电流调制电路，其特征是所述储能单元（4）包括储能电容和陶瓷电容，储能电容采用钽电容或电解电容，采用串联结构进一步提高电压等级；所述陶瓷电容就近主功率开关管放置。

9.根据权利要求1或2所述的一种高速高压大电流调制电路，其特征是所述时序保护电路（7）包括分压及RC延迟电路（13）和逻辑执行电路（14），包括其VEE检测信号是栅极偏置电路（8）的供电电压或者功放器件（9）的栅极电压；分压及RC延迟电路（13）用于设置栅极电压保护点以及保护时间；逻辑执行电路（14）用于在功放器件（9）的栅极电压异常情况下关闭输入。

10.根据权利要求1或2所述的一种高速高压大电流调制电路，其特征是所述栅极偏置电路（8）具有双向电流能力，采用线性稳压器或运算放大器构成。

Images