JP2021110713A - 電圧制御型電力用半導体素子の負荷耐量試験方法および負荷耐量試験装置 - Google Patents
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Abstract
Description
図3に示す試験装置は、2つの被検体を試験するもので、直流電源101と、スイッチ102と、パルスジェネレータ103と、ゲートドライバユニット104,105と、インダクタ106と、コンデンサ107,108とを備えている。被検体は、上アーム側のMOSFET111と下アーム側のMOSFET112とがハーフブリッジ回路を構成するように組み込まれた2in1のモジュール110である。なお、MOSFET111,112は、還流ダイオードがそれぞれ逆並列に接続されている。
図1に示す負荷耐量試験装置は、直流電源11と、スイッチ12と、放電抵抗13と、パルスジェネレータ14と、ゲートドライバユニット15,16と、コンデンサ17とを備えている。被検体は、上アーム側のMOSFET21と下アーム側のMOSFET22とがハーフブリッジ回路を構成するように組み込まれた2in1のモジュール20である。なお、このモジュール20は、SiC−MOSFETであるMOSFET21,22を搭載したAll−SiCモジュールである。また、MOSFET21,22は、SiC−SBD(ショットキバリアダイオード)を逆並列に接続し、ボディダイオードとして使用することがある。
12 スイッチ
13 放電抵抗
14 パルスジェネレータ
15,16 ゲートドライバユニット
17 コンデンサ
20 モジュール
21,22 MOSFET
N 負極端子
P 正極端子
Claims (5)
- それぞれオフの状態で直列に接続した第1の電圧制御型電力用半導体素子および第2の電圧制御型電力用半導体素子の両端に高電圧を印加し、
前記第1の電圧制御型電力用半導体素子のゲート端子にゲート電圧を印加することにより前記第1の電圧制御型電力用半導体素子をオンの状態にしてゲート端子から高電位側端子および低電位側端子へ変位電流を流すステップと、
前記第1の電圧制御型電力用半導体素子のゲート端子へのゲート電圧の印加を停止するステップと、
前記第2の電圧制御型電力用半導体素子のゲート端子にゲート電圧を印加することにより前記第2の電圧制御型電力用半導体素子をオンの状態にしてゲート端子から高電位側端子および低電位側端子へ変位電流を流すステップと、
前記第2の電圧制御型電力用半導体素子のゲート端子へのゲート電圧の印加を停止するステップとを繰り返し実行する、
電圧制御型電力用半導体素子の負荷耐量試験方法。 - 前記第1の電圧制御型電力用半導体素子および前記第2の電圧制御型電力用半導体素子に主電流を流さないことを特徴とする、請求項1記載の電圧制御型電力用半導体素子の負荷耐量試験方法。
- 前記第1の電圧制御型電力用半導体素子および前記第2の電圧制御型電力用半導体素子の両端に印加される前記高電圧は、コンデンサに充電された電圧であり、
負荷耐量試験の終了時には、前記コンデンサに充電された電圧を放電するようにした、請求項1または2に記載の電圧制御型電力用半導体素子の負荷耐量試験方法。 - 高電圧を出力する直流電源と、
前記高電圧を受けて充電しながら直列に接続した第1の電圧制御型電力用半導体素子および第2の電圧制御型電力用半導体素子の両端に印加するコンデンサと、
同時にオンすることがない第1のパルス信号および第2のパルス信号を生成するパルスジェネレータと、
前記第1のパルス信号を受けて前記第1の電圧制御型電力用半導体素子を駆動するための第1のゲート電圧を生成する第1のゲートドライバユニットと、
前記第2のパルス信号を受けて前記第2の電圧制御型電力用半導体素子を駆動するための第2のゲート電圧を生成する第2のゲートドライバユニットと、
試験後に前記コンデンサに充電された電圧を放電する放電回路と、
を備え、前記第1の電圧制御型電力用半導体素子および前記第2の電圧制御型電力用半導体素子に主電流を流すことなく変位電流を生じさせるようにした、電圧制御型電力用半導体素子の負荷耐量試験装置。 - 前記第1の電圧制御型電力用半導体素子を上アームに配置し、前記第2の電圧制御型電力用半導体素子を下アームに配置してハーフブリッジ回路を構成したとき、上アームの前記第1の電圧制御型電力用半導体素子を駆動する前記第1のゲートドライバユニットの電源は、前記第2のゲートドライバユニットの電源の基準電位とは独立した基準電位を有している、請求項4記載の電圧制御型電力用半導体素子の負荷耐量試験装置。
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