JP6397266B2

JP6397266B2 - 半導体トランジスタのテスト方法

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Publication number: JP6397266B2
Application number: JP2014168628A
Authority: JP
Inventors: 利明井垣
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2014-08-21
Filing date: 2014-08-21
Publication date: 2018-09-26
Anticipated expiration: 2034-08-21
Also published as: JP2016045042A

Description

本発明は、半導体トランジスタのテスト方法に関し、特に、窒化ガリウム等の化合物半導体で製造された半導体トランジスタのＶｔｈ（閾値電圧）の特性変動を回復させ、次工程にＶｔｈ特性変動の影響を持ち越さないようにするためのテスト方法に関する。

一般に化合物半導体で製造されるパワーデバイス等の半導体トランジスタでは、主としてゲート端子に電圧を印加することでＶｔｈ（閾値電圧）が変動することがある。これはＶｔｈ特性変動と呼ばれている。閾値電圧の変動量はゲート端子に印加される電圧（ゲート‐ソース間の電圧差Ｖｇｓ）が大きいほど変動量が大きいことが知られている。このことは例えば特許文献１の課題に記載されている。

特に、信頼性不良のスクリーニング等の出荷前の試験工程では、通常の定格電圧以上の高電圧を印加する場合が多く、特性変動の影響が顕著となる。

通常の定格電圧Ｖｇｓ＝−１０Ｖでは１〜２％程度のＶｔｈ特性変動しか起きない場合であっても、試験工程では定格以上の高電圧を印加し、信頼性不良のスクリーニングを行う。このため、例えばＶｇｓ＝−６０Ｖで１秒間の高電圧印加を行う場合、４０％〜５０％程度のＶｔｈ特性変動が発生することがある。

Ｖｔｈ特性変動が発生する理由としては、ゲート下方の化合物半導体との界面における電荷のトラップ又はデトラップが原因と考えられている。

一方、かかるＶｔｈ特性変動は化合物半導体で製造されるパワーデバイス等の半導体トランジスタのほか、フラッシュメモリ等の不揮発性メモリにおいても発生することが知られている。不揮発性メモリにおいては、特許文献２で提案されているような、大きなＶｔｈ変動が発生するテストを実行した後、数時間のベーク処理（ウェハを電気的に導通せずに高温下で放置）によりＶｔｈ特性変動の回復処理を行う方法がある。しかしながらこの方法では、大きなＶｔｈ特性変動が発生するテストを実行した後、ベーク炉でベーク処理を行うために試験環境を変更する必要があり、またＶｔｈ特性変動を回復させた後、試験装置に戻して出荷テストを行うため、フロー及び作業工程数が増加する。

他に、Ｖｔｈ特性変動の影響を受けないように、Ｖｔｈ特性変動の影響を受け測定値が変化するテスト項目（Ｖｔｈ測定など）を最初に行い、Ｖｔｈ特性変動が発生する蓋然性の高いテスト項目を後で実行する方法がある。

特開２０１３−８４７２５号公報特開平２−１１７１７４号公報

しかしながら、ベーク処理を行う特許文献２に記載の方法の場合、数時間という長大な検査時間が必要となるほか、テストフローが増加するためにオペレータの作業工数が増加し、出荷コストが増加する。

一方で、Ｖｔｈ特性変動の影響を受け測定値が変化するテスト項目（Ｖｔｈ測定など）を最初に行い、Ｖｔｈ特性変動が発生する蓋然性の高いテスト項目を後で実行する方法では、次工程への出荷時においてＶｔｈ特性が変動したままの状態で流動するため、品質低下のリスクがある。

上記の状況を鑑み、本発明は、半導体トランジスタのＶｔｈ特性変動を数時間に渡るベーク処理ではなく、数秒以下の短期間で回復させ、次工程にＶｔｈ特性変動の影響を持ち越すことなく正確に試験を行うことのできるテスト方法を提供することをその目的とする。

上記目的を達成するための本発明に係るテスト方法は、半導体トランジスタのウェハ試験またはパッケージ試験において、信頼性不良を検出するテスト方法であって、
電圧印加により被試験トランジスタの閾値電圧変動が発生する蓋然性の高い試験の実行後、
前記閾値電圧変動を回復させるバイアス条件で前記被試験トランジスタの各端子に電圧を印加し、前記閾値電圧変動を回復させる工程を有することを特徴とする。

上記特徴の本発明に係るテスト方法は、更に、
前記バイアス条件が、前記被試験トランジスタがオフとなる状態で前記被試験トランジスタのソース‐ドレイン間に定格動作時に印加される電圧以上の所定の高電圧を印加する条件であることが好ましい。

上記特徴の本発明に係るテスト方法は、更に、
前記バイアス条件における前記被試験トランジスタのソース端子に印加される電圧を基準としたゲート端子の印加電圧が、前記閾値電圧の変動が発生する蓋然性の高い試験において前記被試験トランジスタのソース端子に印加される電圧を基準としたゲート端子の印加電圧よりも高いことが好ましい。

上記特徴の本発明に係るテスト方法は、更に、
前記被試験トランジスタのソース‐ドレイン間に電流が流れない状態を維持して、半導体トランジスタが形成された基板の裏面側から所定の基板電圧を印加する条件であることが好ましい。

上記特徴の本発明に係るテスト方法は、更に、
前記基板電圧が、前記被試験トランジスタのゲート端子に印加される電圧を基準として負の電圧であることが好ましい。

本発明に依れば、被試験トランジスタの閾値電圧変動が発生する蓋然性の高い試験の実行後に、所定のバイアス条件を設定して当該被試験トランジスタの各端子に電圧を印加することで、Ｖｔｈ（閾値電圧）変動を数秒以下の短時間で回復させることができる。また、次工程にＶｔｈ変動を持ち越すことがない。

バイアス条件としては、例えば、被試験トランジスタをオフ状態に設定したうえで、被試験トランジスタのソース‐ドレイン間に所定の高電圧を印加する方法が挙げられる。このバイアス条件により、ゲート‐ドレイン間に高電界を印加し、化合物半導体との界面にトラップされていた電荷（電子又は正孔）をデトラップさせて、Ｖｔｈ変動を回復させることができる。

或いは、例えば、ウェハ試験において、基板裏面（ウェハ裏面）から所定の基板電圧を印加する方法がある。このバイアス条件により、閾値電圧変動が発生する蓋然性の高い試験において印加される電界とは逆方向に高電界を印加し、化合物半導体との界面にトラップされていた電荷（電子又は正孔）をデトラップさせて、Ｖｔｈ変動を回復させることができる。

本発明の一実施形態に係る信頼性不良のテスト方法の構成例を示すフローチャート本発明の一実施形態に係るテスト方法において、被試験トランジスタのドレイン端子、ゲート端子、及び、ソース端子に印加される電圧の波形変化を示すタイミングチャート本発明の一実施形態に係るテスト方法において、被試験トランジスタと試験装置（電圧供給回路）との接続の様子を示す回路ブロック図本発明の一実施形態に係る信頼性不良のテスト方法の構成例を示すフローチャート本発明の一実施形態に係るテスト方法において、被試験トランジスタのドレイン端子、ゲート端子、及び、ソース端子、及び、ウェハ裏面に印加される電圧の波形変化を示すタイミングチャート本発明の一実施形態に係る信頼性不良のテスト方法の構成例を示すフローチャート本発明の一実施形態に係るテスト方法において、被試験トランジスタのドレイン端子、ゲート端子、及び、ソース端子、及び、ウェハ裏面に印加される電圧の波形変化を示すタイミングチャート被試験トランジスタの閾値電圧変動のバイアス条件に対する依存性を示すグラフ図８における各バイアス条件を電圧波形変化として示すタイミングチャート

以下に、本発明に係るテスト方法の実施形態につき、図面を参照して詳細に説明する。

〈第１実施形態〉
本発明は、特に、ＧａＮやＳｉＣなどの化合物半導体を材料としたパワートランジスタの信頼性不良のスクリーニング方法を想定している。一般に化合物半導体で製造されるパワーデバイス等の半導体トランジスタでは、主としてゲート端子へのバイアス印加（電圧印加など）によってＶｔｈ（閾値電圧）が変動することがある。この特性変動の影響により、Ｖｔｈ（閾値電圧測定）やＧＭ（相互コンダクタンス測定）、Ｓｕｂ−ｔｈ（サブスレッショルドリーク測定）等のテストを正確に行うことができなくなる。またＶｔｈ特性変動を発生させた状態で次工程へ移行した場合、不具合を発生させる虞がある。

本発明は、テスト実行中に発生したＶｔｈ変動を同一テストフロー内で回復させ、テスト項目の測定精度を上げる（正常な測定）とともに次工程にＶｔｈ変動を持ち越さないことを目的とする。そのための方法として、Ｖｔｈ変動を回復させるバイアス電圧を印加することを特徴とする。

本発明の一実施形態に係るテスト方法（以降、適宜「本発明方法１」と称する）の構成例を図１のフローチャートに示す。なお、本発明方法１は、上記図１のフローチャートで示される方法に限定されるものではない。

図１に示すフローチャートは、（ａ）初期Ｖｔｈ測定工程、（ｂ）Ｖｔｈ特性変動が発生する蓋然性の高い、Ｖｔｈ変動要因となる試験工程、（ｃ）Ｖｔｈ変動の回復工程、及び（ｄ）Ｖｔｈ特性変動の影響を大きく受ける試験工程を含んでいる。上記工程（ａ）〜（ｃ）において被試験トランジスタのゲート端子、ドレイン端子、及びソース端子に印加される電圧波形のタイミングチャートを図２に示す。

先ず、図３に示すように、被試験トランジスタ１０のゲート端子１１、ソース端子１２、ドレイン端子１３を試験装置（電圧供給回路：テスタ）３０ａ〜３０ｃに接続し、テストを開始する。なお、被試験トランジスタが製造されたウェハは、本実施形態では利用されないが、半導体トランジスタが形成された基板の裏面側からバイアス電圧（基板電圧）を供給可能な場合を想定し、当該裏面を端子１４としている。

各種テスト項目を必要に応じて適宜実行し、その後、図２の（ａ）の期間の電圧波形に示すように、初期Ｖｔｈを測定する。ソース端子１２に０Ｖ、ドレイン端子１３に１０Ｖを印加した状態で、ゲート端子１１に印加する電圧を−１０Ｖから徐々に上昇させ、オフ状態からオンに変化するゲート電圧を測定する。

次に、図２の（ｂ）の期間の電圧波形に示すように、Ｖｔｈ変動が発生する蓋然性の高い試験工程が実行される。具体的には、本実施形態では、例えば被試験トランジスタのドレイン端子１３及びソース端子１２をＧＮＤに固定した状態で、ゲート端子１１に−５０Ｖ程度の絶対値の大きな負電圧を印加し、被試験トランジスタ１０をオフ状態に維持する。これは、被試験トランジスタのゲート‐ソース間のリークの有無を測定する試験工程である。

このとき、ゲート端子に高電圧（Ｖｇｓ＝−５０Ｖ）が印加されることにより、被試験トランジスタの閾値電圧Ｖｔｈが変動する蓋然性が高い。

そこで、図２の（ｃ）の期間の電圧波形に示すように、Ｖｔｈ変動を回復させるため、被試験トランジスタがオフとなるバイアス状態でのドレイン端子１３への高電圧印加を行う。本実施形態では、被試験トランジスタのソース端子１２の電圧をＧＮＤとし、ゲート端子１１に、図２の（ｂ）の期間よりは高い（絶対値が小さい）、−１０Ｖ程度のオフ状態となる電圧（Ｖｇｓ＝−１０Ｖ）を印加したうえで、ドレイン端子１３に６５０Ｖ程度の定格動作時以上の高電圧を、数十〜数百ミリ秒の間印加する。このバイアス条件により、ゲート‐ドレイン間に高電界を印加し、化合物半導体との界面にトラップされていた電荷（電子又は正孔）をデトラップさせ、Ｖｔｈ変動を回復させる。

その後、Ｖｔｈ変動の影響を受ける試験工程を実行する。Ｖｔｈ変動は回復させてあるので、正常に測定を行うことができる。この方法は、パッケージテスト及びウェハテストのどちらでも実行可能である。

なお、Ｖｔｈ変動の影響を受けやすい試験としては、上述の閾値電圧の測定工程のほか、例えば、ＧＭ（相互コンダクタンス測定）、Ｓｕｂ−ｔｈ（サブスレッショルドリーク測定）等が挙げられる。ＧＭは、閾値電圧Ｖｔｈの近傍であってＶｔｈより高電圧側のゲート電圧領域において、ゲート印加電圧を変化させたときのドレイン電流の変化量Ｉｄｓ／Ｖｇｓを測定する工程である。Ｓｕｂ−ｔｈ（サブスレッショルドリーク測定）は、閾値電圧Ｖｔｈの近傍であってＶｔｈより低電圧側のゲート電圧領域において、オフ状態において流れるドレイン電流Ｉｄｓを測定する工程である。

その後、必要に応じて、他のテスト項目を実行する。これらのテスト項目の全てをパスしたものが、良品として次工程へ移行する。

〈第２実施形態〉
図４に、本発明のまた別の一実施形態に係るテスト方法（以降、適宜「本発明方法２」と称する）の構成例を示す。図４に示すフローチャートも、図１と同様、（ａ）初期Ｖｔｈ測定工程、（ｂ）Ｖｔｈ特性変動が発生する蓋然性の高い試験工程、（ｃ）Ｖｔｈ変動の回復工程、及び（ｄ）Ｖｔｈ特性変動の影響を受ける試験工程を含んでいる。上記工程（ａ）〜（ｃ）において被試験トランジスタのゲート端子、ドレイン端子、及びソース端子、並びに、ウェハ裏面に印加される電圧波形のタイミングチャートを図５に示す。

図１と同様、被試験トランジスタ１０を試験装置（電圧供給回路：テスタ）に接続し、テストを開始する。このとき、図３の被試験トランジスタ１０が製造された基板裏面（ウェハ裏面）の端子１４を、基板電圧供給用の試験装置３０ｄに接続する。

各種テスト項目を実行し、その後、図５の（ａ）の期間の電圧波形に示すように、初期Ｖｔｈを測定し、図５の（ｂ）の期間の電圧波形に示すように、Ｖｔｈ変動が発生する蓋然性の高い試験工程が実行される。具体的には、例えば被試験トランジスタ１０のドレイン端子１３及びソース端子１２をＧＮＤに固定した状態で、ゲート端子１１に−５０Ｖ程度の絶対値の大きな負電圧を印加し、被試験トランジスタをオフ状態に維持する。ウェハ裏面の電圧（基板電圧）はＧＮＤに固定される。

本実施形態では、図５の（ｃ）の期間の電圧波形に示すように、Ｖｔｈ変動を回復させるため、基板裏面（ウェハ裏面）側から基板電圧の印加を行う。具体的には、被試験トランジスタのドレイン端子１３及びソース端子１２をＧＮＤに固定し、ゲート端子１１に、図５の（ｂ）の期間よりは高い（絶対値が小さい）、−１０Ｖ程度のオフ状態となる電圧（Ｖｇｓ＝−１０Ｖ）を印加したうえで、ウェハ裏面から−６０Ｖ程度の高電圧（ゲート端子への印加電圧を基準として絶対値が大きい負の電圧）を、数十〜数百ミリ秒の間印加する。このバイアス条件により、Ｖｔｈ特性変動が発生する蓋然性の高い試験において印加されていた電界とは逆方向の高電界を、ゲート電極近傍の化合物半導体に印加し、化合物半導体との界面にトラップされていた電荷（電子又は正孔）をデトラップさせ、Ｖｔｈ変動を回復させる。

その後、Ｖｔｈ変動の影響を受ける試験工程を実行する。Ｖｔｈ変動は回復させてあるので、正常に測定を行うことができる。この方法は、ウェハテストにおいて実行が容易である。

〈第３実施形態〉
図６に、本発明のまた別の一実施形態に係るテスト方法（以降、適宜「本発明方法３」と称する）の構成例を示す。図６に示すフローチャートも、図１及び図４と同様、（ａ）初期Ｖｔｈ測定工程、（ｂ）Ｖｔｈ特性変動が発生する蓋然性の高い試験工程、（ｃ）Ｖｔｈ変動の回復工程、及び（ｄ）Ｖｔｈ特性変動の影響を受ける試験工程を含んでいる。上記工程（ａ）〜（ｃ）において被試験トランジスタのゲート端子、ドレイン端子、及びソース端子、並びに、ウェハ裏面に印加される電圧波形のタイミングチャートを図７に示す。

先ず、第２実施形態の本発明方法２と同様、被試験トランジスタ１０を試験装置（電圧供給回路：テスタ）３０ａ〜３０ｄ（図３）に接続し、テストを開始する。各種テスト項目を実行し、その後、図７の（ａ）の期間の電圧波形に示すように、初期Ｖｔｈを測定し、図７の（ｂ）の期間の電圧波形に示すように、Ｖｔｈ変動が発生する蓋然性の高い試験工程が実行される。具体的には、例えば被試験トランジスタ１０のドレイン端子１３及びソース端子１２をＧＮＤに固定した状態で、ゲート端子１１に−５０Ｖ程度の絶対値の大きな負電圧を印加し、被試験トランジスタをオフ状態に維持する。基板裏面（ウェハ裏面）の電圧（基板電圧）はＧＮＤに固定される。

本実施形態では、図７の（ｃ）の期間の電圧波形に示すように、Ｖｔｈ変動を回復させるため、オフバイアス状態でのドレイン端子への高電圧印加と、基板裏面（ウェハ裏面）側からの基板電圧の印加を同時に行う。具体的には、被試験トランジスタ１０のソース端子１２の電圧をＧＮＤとし、ゲート端子１１に、図７の（ｂ）の期間よりは高い（絶対値の小さい）、−１０Ｖ程度のオフ状態となる電圧（Ｖｇｓ＝−１０Ｖ）を印加したうえで、ドレイン端子１３に６５０Ｖ程度の通常使用時以上の高電圧を印加し、且つ、ウェハ裏面から−６０Ｖ程度の高電圧（ゲート端子への印加電圧を基準として絶対値が大きい負の電圧）を、数十〜数百ミリ秒の間印加する。このバイアス条件により、Ｖｔｈ特性変動が発生する蓋然性の高い試験において印加されていた電界とは逆方向の高電界が、ゲート電極近傍の化合物半導体に印加され、且つ、ゲート‐ドレイン間の高電界により、化合物半導体との界面にトラップされていた電荷（電子又は正孔）をデトラップさせ、Ｖｔｈ変動を回復させる。

その後、Ｖｔｈ変動の影響を受ける試験工程（Ｖｔｈ又はＧＭ又はＳｕｂ−ｔｈ等）を実行する。Ｖｔｈ変動は回復させてあるので、正常に測定を行うことができる。この方法は、ウェハテストにおいて実行が容易である。

以上、上記本発明方法１〜３によれば、被試験トランジスタに所定のバイアス条件を印加することで、Ｖｔｈ変動を回復させ、次工程においてＶｔｈ変動の影響を受けない状態で測定を行うことが可能となる。これにより、同一フロー内で、数秒以下の短期間で精度よく、Ｖｔｈ特性変動が発生する蓋然性の高いテスト項目の試験を行うことが可能となる。

図８に、種々のバイアス条件を課して被試験トランジスタの閾値電圧変動を測定した結果を示す。被試験トランジスタは、化合物半導体としてＧａＮを用いた縦型構造のＧａＮＦＥＴとした。図９に、各バイアス条件において印加した電圧波形を、タイミングチャートとして示す。図８において、各バイアス印加後の閾値電圧の絶対値（−Ｖｔｈ）の変化が示されている。つまり、閾値電圧は負の値であり、図８において閾値電圧の絶対値が低下している場合、閾値電圧は上昇していることを意味する。

先ず、図９の（ａ）では、図２の（ａ）と同様、閾値電圧の初期値を測定した。このときの測定時に印加した被試験トランジスタ１０のゲート１１、ドレイン１３、ソース端子１２の電圧、並びに基板裏面（ウェハ裏面）の電圧（基板電圧）波形が、図９の（ａ）の期間の電圧波形として示されている。

その後、図９の（ｂ）の期間の電圧波形に示すように、被試験トランジスタ１０のドレイン端子１３及びソース端子１２をＧＮＤに固定した状態で、ゲート端子１１に−５０Ｖ程度の絶対値の大きな負電圧を印加し、被試験トランジスタをオフ状態に維持した。この結果、Ｖｔｈ変動が発生し、閾値電圧を再度測定したところ、図８の（ｂ）に示すように、Ｖｔｈの絶対値は低下（Ｖｔｈは上昇）した。

しかしながら、その後、図９の（ｃ）の期間の電圧波形に示すように、被試験トランジスタ１０のソース端子１２の電圧をＧＮＤとし、ゲート端子１１に−１０Ｖ程度のオフ状態となる電圧を印加したうえで、ドレイン端子１３に６５０Ｖ程度の高電圧を印加したところ、Ｖｔｈ変動が回復し、閾値電圧を再度測定したところ、図８の（ｃ）に示すように、Ｖｔｈの絶対値が上昇（Ｖｔｈは低下）した。

その後、更に、図９の（ｄ）の期間の電圧波形に示すように、被試験トランジスタ１０のドレイン端子１３及びソース端子１２をＧＮＤに固定し、ゲート端子１１に−１０Ｖ程度のオフ状態となる電圧を印加したうえで、基板裏面側から−６０Ｖ程度の高電圧を印加したところ、Ｖｔｈ変動は完全に回復し、閾値電圧を再度測定したところ、図８の（ｄ）に示すように、Ｖｔｈはほぼ初期値に戻った。

その後、３分間放置してからＶｔｈを測定した結果、図８の（ｅ）に示すように、Ｖｔｈはほぼ変動することなく、初期値を維持していた。

その後、図９の（ｅ）の期間の電圧波形に示すように、再び被試験トランジスタ１０のドレイン端子１３及びソース端子１２をＧＮＤに固定した状態で、ゲート端子１１に−５０Ｖ程度の絶対値の大きな負電圧を印加し、被試験トランジスタをオフ状態に維持した。この結果、Ｖｔｈ変動が再び発生し、閾値電圧を再度測定したところ、図８の（ｆ）に示すように、Ｖｔｈの絶対値は低下（Ｖｔｈは上昇）した。

しかしながら、その後、図９の（ｆ）の期間の電圧波形に示すように、被試験トランジスタ１０のソース端子１２の電圧をＧＮＤとし、ゲート端子１１に−１０Ｖ程度のオフ状態となる電圧を印加したうえで、ドレイン端子１３に６５０Ｖ程度の高電圧を印加し、更に、基板裏面側から−６０Ｖ程度の高電圧を印加したところ、Ｖｔｈ変動は回復し、閾値電圧を再度測定したところ、図８の（ｇ）に示すように、Ｖｔｈはほぼ初期値に戻った。

なお、上記では被試験トランジスタがＦＥＴの場合の結果を示したが、本発明はこれに限られるものではなく、ＨＥＭＴ（High Electron Mobility Transistor）や、ＪＦＥＴ（JunctionFET）であっても同様の効果が期待される。

また、上記第２及び第３実施形態において、ウェハ裏面からゲート電圧に対して負となる絶対値の大きな基板電圧を印加し、Ｖｔｈ変動の回復を行っている。しかしながら、絶縁基板上にトランジスタを形成する場合や、或いはトランジスタの構造上の理由により、ウェハ裏面から電圧を印加するのが困難な場合も考えられる。一方で、その場合であっても、トランジスタがソース端子とは独立に基板電圧を印加可能な構造を有して、当該基板電圧を印加するための端子が基板表面（ウェハ表面）側に設けられていれば、当該端子を試験装置３０ｄに接続してＶｔｈ変動の回復を行うことができる。この場合、Ｖｔｈ変動の回復動作は、ウェハテストのほかパッケージテストにおいても実行可能である。

また、上記第２実施形態では、基板裏面側から基板電圧を印加するに際して、ゲート端子に被試験トランジスタをオフ状態とするための電圧を印加している。しかしながら、これは必ずしも必要ではなく、例えば図５に示すようにソース端子及びドレイン端子に同電圧を印加するのであれば、被試験トランジスタをオフ状態とするための電圧をゲート端子に印加する必要はない。つまり、ソース‐ドレイン間に電流が殆ど流れないように、ソース‐ドレイン間に流れる電流が制限されているのであれば、被試験トランジスタがオン状態となるのも許容される。このとき、ソース端子及びドレイン端子の少なくとも一方に電圧が印加されず、フローティングであっても構わない。

本発明は、半導体デバイスのテスト方法としての利用が可能であり、特に、化合物半導体を材料とした半導体トランジスタのＶｔｈ（閾値電圧）の特性変動を回復させ、次工程にＶｔｈ特性変動の影響を持ち越すことなく正確に試験を行うことのできるテスト方法として好適に利用可能である。

１〜３：本発明の一実施形態に係るテスト方法（本発明方法）
１０：被試験トランジスタ
１１：ゲート端子
１２：ソース端子
１３：ドレイン端子
１４：基板電圧を供給するための端子
３０ａ〜３０ｄ：試験装置（電圧供給回路）

Claims

半導体トランジスタのウェハ試験またはパッケージ試験において、
電圧印加により被試験トランジスタの閾値電圧変動が発生する蓋然性の高い試験の実行後、
前記閾値電圧変動を回復させるバイアス条件で前記被試験トランジスタの各端子に電圧を印加し、前記閾値電圧変動を回復させる工程を有し、
前記バイアス条件が、前記被試験トランジスタがオフとなる状態で前記被試験トランジスタのソース‐ドレイン間に定格動作時に印加される電圧以上の所定の高電圧を印加する条件であることを特徴とするテスト方法。
前記バイアス条件における前記被試験トランジスタのソース端子に印加される電圧を基準としたゲート端子の印加電圧が、前記閾値電圧の変動が発生する蓋然性の高い試験において前記被試験トランジスタのソース端子に印加される電圧を基準としたゲート端子の印加電圧よりも高いことを特徴とする請求項１に記載のテスト方法。
前記バイアス条件が、前記被試験トランジスタのソース‐ドレイン間に電流が流れない状態を維持して、半導体トランジスタが形成された基板の裏面側から所定の基板電圧を印加する条件であることを特徴とする請求項１または２に記載のテスト方法。
前記基板電圧が、前記被試験トランジスタのゲート端子に印加される電圧を基準として負の電圧であることを特徴とする請求項３に記載のテスト方法。