JP4646615B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に電源と負荷の間に直列に接続されるスイッチ素子用ＰチャネルＭＯＳ（metal oxide semiconductor）トランジスタをもつスイッチ回路を備えた半導体装置に関するものである。
このような半導体装置は例えばアナログＩＣ（集積回路）に適用される。

ＭＯＳトランジスタのゲート酸化膜とシリコン基板との界面には、シリコン単結晶からシリコン酸化物への遷移層が存在する。この遷移層にはＳｉ−Ｓｉ結合の歪みが多く存在している。また、水蒸気中で酸化するウエット酸化によってゲート酸化膜が形成された場合にはゲート酸化膜とシリコン基板の界面にＳｉ−Ｈ結合やＳｉ−ＯＨ結合が多く形成される。

これらの結合の結合力は弱いため、ＭＯＳトランジスタに例えば１００〜３００℃の温度条件で３ＭＶ／ｃｍ程度の電界ストレスがかかることで簡単に結合が破壊され、固定電荷や界面準位を形成する。この固定電荷や界面準位は、ＭＯＳトランジスタのしきい値を変動させたり駆動能力を劣化させたりするので、半導体集積回路の信頼性上の課題となっている。

このような現象は特にＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタという）に顕著であり、高温雰囲気下でゲート電極に負バイアスを印加した時のトランジスタ特性劣化は、ＮＢＴＩ(Negative Bias Temperature Instability)と呼ばれて注目されている（例えば非特許文献１を参照。）。

また、ゲート絶縁膜としてシリコン窒化膜を用いた場合には、ゲート絶縁膜とシリコン基板の界面に存在する窒素に起因してＮＢＴＩ現象が起こることが知られている（例えば特許文献１を参照。）。ＮＢＴＩ現象を低減させる方法として、トランジスタ全体をシリコン窒化膜で覆う方法がある。その方法は、上層の配線層間膜としてのプラズマ層間膜からＨ⁺やＨ₂ＯがＭＯＳトランジスタへ拡散するのを防止するためのものであり、ゲート絶縁膜形成時にゲート絶縁膜とシリコン基板との界面にＳｉ−Ｈ結合やＳｉ−ＯＨ結合が形成されるのを防止するものではない。
ＮＢＴＩ現象は、例えばＣＭＯＳプロセスなど、ＭＯＳトランジスタ形成プロセスの本質的な問題である。

ところで半導体集積回路において、例えば、ＣＥ（Chip enable）端子をもち、ＣＥ端子を介して回路全体に電源供給を行なうか否かを選択できる機能を備えている場合、その機能を実現するもっとも簡単な手段は、図７に示すように、電源２と内部回路４の間にスイッチ回路Ｓ３としてＰＭＯＳトランジスタＰ１を設けることである。ＰＭＯＳトランジスタＰ１のゲート電位が接地電位でＰＭＯＳトランジスタＰ１がオンしているときは内部回路４に電源が供給され、ゲート電位が電源電位ＶｄｄでＰＭＯＳトランジスタＰ１がオフしているときは内部回路４には電源が供給されない。

内部回路４に電源が供給される状態（すなわちＰＭＯＳトランジスタＰ１がオンしている状態）においては、ＰＭＯＳトランジスタＰ１のゲートとシリコン基板の間に−Ｖｄｄの負バイアスが印加され続ける。高温動作環境、例えば１２５℃程度での動作環境では、ＮＢＴＩ現象によりＰＭＯＳトランジスタＰ１のしきい値が上昇し、電子の移動度が低下する。
ＰＭＯＳトランジスタＰ１の特性劣化が生じた場合、例えば内部回路４の最低動作電圧が経時的に変化して高くなっていくなど、半導体集積回路の信頼性不良につながるという問題があった。
特開２００２−２２２９４１号公報 Digest of Technical Paper"2000 Symposium on VLSI Technology", p92

本発明は、スイッチ素子用ＰＭＯＳトランジスタをもつスイッチ回路を備えた半導体装置において、ＮＢＴＩ現象によるスイッチ素子用ＰＭＯＳトランジスタの特性劣化を回復させることができる半導体装置を提供することを目的とするものである。

本発明は、電源と負荷の間に直列に接続されるスイッチ素子用ＰＭＯＳトランジスタをもつスイッチ回路を備えた半導体装置であって、上記スイッチ回路は、上記スイッチ素子用ＰＭＯＳトランジスタがオフしているときに上記スイッチ素子用ＰＭＯＳトランジスタと前記負荷の間の端子をＧＮＤに接地するための接地用ＭＯＳトランジスタを備えているものである。

上記接地用ＭＯＳトランジスタの例としてＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタという）を挙げることができる。ただし、本発明において、接地用トランジスタはＮＭＯＳトランジスタに限定されるものではなくＰＭＯＳトランジスタであってもよい。
その場合、上記スイッチ素子用ＰＭＯＳトランジスタのゲートと上記ＧＮＤ接地用ＭＯＳトランジスタのゲートは互いに接続されていることが好ましい。

また、本発明の半導体装置は上記端子と上記負荷の間に接続されている切換え用ＭＯＳトランジスタをさらに備えている上記スイッチ回路を複数備えている。上記スイッチ素子用ＰＭＯＳトランジスタ及び上記切換え用ＭＯＳトランジスタがオンのときは上記接地用ＭＯＳトランジスタはオフし、上記スイッチ素子用トランジスタ及び上記切換え用ＭＯＳトランジスタがオフのときは上記接地用ＭＯＳトランジスタがオンするように制御される。

ただし、例えばスイッチ素子用ＰＭＯＳトランジスタがオンし接地用ＭＯＳトランジスタがオフした状態からスイッチ素子用ＰＭＯＳトランジスタをオフし、所定時間経過後、接地用ＭＯＳトランジスタをオンしたり、スイッチ素子用ＰＭＯＳトランジスタがオフし接地用ＭＯＳトランジスタがオンした状態から接地用ＭＯＳトランジスタをオフし、所定時間経過後、スイッチ素子用ＰＭＯＳトランジスタをオンしたりするなど、各ＭＯＳトランジスタのオンオフのタイミングは一致していなくてもよい。

上記切換え用ＭＯＳトランジスタの例としてＮＭＯＳトランジスタを挙げることができる。
さらに、上記スイッチ切換え用ＭＯＳトランジスタのゲートはインバータを介して上記スイッチ素子用ＰＭＯＳトランジスタのゲートと接続されていることが好ましい。

さらに、上記負荷に電源を供給するときには複数の上記スイッチ回路のうち少なくとも１つをオンさせて、残りの上記スイッチ回路をオフさせるための制御部を備えているようにしてもよい。
さらに、上記制御部は複数の上記スイッチ回路のうちオンさせるスイッチ回路を周期的に切り換える機能を備えているようにしてもよい。

本発明の半導体装置では、スイッチ回路は、スイッチ素子用ＰＭＯＳトランジスタがオフしているときにスイッチ素子用ＰＭＯＳトランジスタと負荷の間の端子を接地するための接地用ＭＯＳトランジスタを備えているようにしたので、スイッチ素子用ＰＭＯＳトランジスタがオフのとき、スイッチ素子用ＰＭＯＳトランジスタのドレインは接地用ＭＯＳトランジスタを介して接地電位に接続され、ゲート、ソース及び基板に対してドレインに負バイアスが印加される。これにより、スイッチ素子用ＰＭＯＳトランジスタのＮＢＴＩ現象によるトランジスタ特性の劣化を回復させることができる。

本発明の半導体装置において、接地用ＭＯＳトランジスタとしてＮＭＯＳトランジスタを用いるようにすれば、インバータを介すことなく両トランジスタを制御することができる。

さらに、上記スイッチ素子用ＰＭＯＳトランジスタのゲートと上記接地用ＭＯＳトランジスタのゲートが互いに接続されるようにすれば、１つの制御信号で両トランジスタのオン及びオフを制御することができる。

また、本発明の半導体装置でスイッチ回路は上記端子と上記負荷の間に接続されている切換え用ＭＯＳトランジスタをさらに備えており、本発明の半導体装置はそのようなスイッチ回路を複数備えているので、負荷に電源を供給するときにスイッチ回路を選択することができる。

さらに、切換え用ＭＯＳトランジスタとしてＮＭＯＳトランジスタを用いるようにすれば、ＮＢＴＩ現象による特性劣化が小さいので、ＮＭＯＳトランジスタはＰＭＯＳトランジスタに比べて切換え用ＭＯＳトランジスタについてＮＢＴＩ現象による特性劣化による不具合を防止することができる。

さらに、上記スイッチ切換え用ＭＯＳトランジスタのゲートはインバータを介してスイッチ素子用ＰＭＯＳトランジスタのゲートと接続されているようにすれば、１つの制御信号で両トランジスタのオン及びオフを制御することができる。

さらに、負荷に電源を供給するときには複数のスイッチ回路のうち少なくとも１つをオンさせて、残りのスイッチ回路をオフさせるための制御部を備えているようにすれば、オンしているスイッチ回路により負荷に電源を供給しつつ、オフしているスイッチ回路についてＮＢＴＩ現象によるスイッチ素子用ＰＭＯＳトランジスタの特性劣化を回復させることができる。これにより、スイッチ回路全体としての寿命を延ばすことができる。

さらに、制御部は複数のスイッチ回路のうちオンさせるスイッチ回路を周期的に切り換える機能を備えているようにすれば、自動で各スイッチ回路のスイッチ素子用ＰＭＯＳトランジスタのＮＢＴＩ現象による特性劣化を回復させることができる。

以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は本発明のスイッチ回路の一実施例を表す回路図である。
電源２と内部回路４の間に２つのスイッチ回路Ｓ１−１，Ｓ１−２が並列に接続されている。スイッチ回路Ｓ１−１はスイッチ素子用トランジスタＰ１−１、ＧＮＤ接地用トランジスタＮ１−１、切換え用トランジスタＮ２−１及びインバータ１０を備えている。

トランジスタＰ１−１について、ソースは電源２に接続され、ドレインは端子６を介して切換え用トランジスタＮ２−１のドレインに接続され、ゲートは制御信号Ａが入力される入力端子７に接続されている。また、トランジスタＮ１−１について、ソースは端子６に接続され、ドレインは接地電位ＧＮＤに接続され、ゲートは入力端子７に接続されている。また、トランジスタＮ２−１について、ソースは内部回路（負荷）４に接続され、ドレインは端子６に接続され、ゲートはインバータ１０を介して入力端子７に接続されている。

スイッチ回路Ｓ１−２は、スイッチ素子用トランジスタＰ１−２、ＧＮＤ接地用トランジスタＮ１−２、スイッチ切換え用トランジスタＮ２−２及びインバータ１２を備えており、スイッチ回路Ｓ１−１と同じ構成をもつ。すなわち、トランジスタＰ１−１について、ソースは電源２に接続され、ドレインは端子８を介して切換え用トランジスタＮ２−１のドレインに接続され、ゲートは制御信号Ａが入力される入力端子９に接続されている。また、トランジスタＮ１−１について、ソースは端子８に接続され、ドレインは接地電位ＧＮＤに接続され、ゲートは入力端子９に接続されている。また、トランジスタＮ２−１について、ソースは内部回路４に接続され、ドレインは端子８に接続され、ゲートはインバータ１２を介して入力端子９に接続されている。

次に同実施例の動作について説明する。
内部回路４に電源２を供給する場合、以下に述べる２つのモード１，２を周期的に繰り返すことで内部回路４に電源２を供給する。モード１とは制御信号Ａが「Ｌ」で、制御信号Ｂが「Ｈ」の場合であり、モード２はモード１と逆で、制御信号Ａが「Ｈ」で、制御信号Ｂが「Ｌ」の場合である。
例えば、「Ｈ」の制御信号は電源電圧であり、「Ｌ」の制御信号は接地電池である。
まず、制御信号Ａと制御信号Ｂがともに「Ｈ」の場合、トランジスタＰ１−１，Ｐ１−２はともにオフ状態となり、内部回路４に電源２が供給されることはない。また、制御信号Ａと制御信号Ｂがともに「Ｌ」の場合、トランジスタＰ１−１，Ｐ１−２はともにオン状態となり、内部回路４に電源２が供給される。

モード１の場合、スイッチ回路Ｓ１−１では、制御信号Ａが「Ｌ」であるのでトランジスタＰ１−１がオンし、トランジスタＮ１−１がオフする。また、トランジスタＮ２−１のゲートにはインバータ１０により反転された信号「Ｈ」が入力されるのでトランジスタＮ２−１はオンする。
一方、スイッチ回路Ｓ１−２では、制御信号Ｂが「Ｈ」であるのでトランジスタＰ１−２がオフし、トランジスタＮ１−２がオンする。また、トランジスタＮ２−２のゲートにはインバータ１２により反転された信号「Ｌ」が伝達されるのでトランジスタＮ２−２はオフする。
このように、モード１ではスイッチ回路Ｓ１−１がオン状態となり、スイッチ回路Ｓ１−２がオフ状態となるので、電源２はスイッチ回路Ｓ１−１を経て内部回路４に供給される。

このとき、トランジスタＰ１−１のゲート電位は「Ｌ」、ソース電位、ドレイン電位及び基板電位は「Ｈ」なので、ゲート、基板間に−Ｖｄｄの負バイアスがかかる。一方、トランジスタＰ１−２のゲート電位、ソース電位及び基板電位は「Ｈ」、ドレイン電位は「Ｌ」なのでゲート、ソース及び基板に対してドレインに−Ｖｄｄの負バイアスがかかっている。

モード２の場合、スイッチ回路Ｓ１−１では、制御信号Ａが「Ｈ」であるのでトランジスタＰ１−１がオフし、トランジスタＮ１−１がオンする。また、トランジスタＮ２−１のゲートにはインバータ１２により反転された信号「Ｌ」が入力されるのでトランジスタＮ２−１はオフする。
一方、スイッチ回路Ｓ１−２では、制御信号Ｂが「Ｌ」であるのでトランジスタＰ１−２がオンし、トランジスタＮ１−２がオフする。また、トランジスタＮ２−２のゲートにはインバータ１２により反転された信号「Ｈ」が伝達されるのでトランジスタＮ２−２はオンする。
このように、モード２ではスイッチ回路Ｓ１−１がオフ状態となり、スイッチ回路Ｓ１−２がオン状態となるので、電源２はスイッチ回路Ｓ１−２を経て内部回路４に供給される。

このとき、トランジスタＰ１−２のゲート電位は「Ｌ」、ソース電位、ドレイン電位及び基板電位は「Ｈ」なので、ゲート、基板間に−Ｖｄｄの負バイアスがかかる。一方、トランジスタＰ１−１のゲート電位、ソース電位及び基板電位は「Ｈ」、ドレイン電位は「Ｌ」なのでゲート、ソース及び基板に対してドレインに−Ｖｄｄの負バイアスがかかっている。

モード１の状態では、スイッチ回路Ｓ１−１のトランジスタＰ１−１はソース、ドレイン及び基板に対してゲートに負バイアスが印加される状態になるので、前述したＮＢＴＩ現象によりしきい値の上昇や移動度の劣化が生じる。
しかしモード２に切り換えると、今度はゲート、ソース及び基板に対してドレインに負バイアスが印加される状態になる。すなわち、トランジスタＰ１−１についてはモード１とは逆方向の電界が印加されることになり、ＮＢＴＩ現象で発生した固定電荷や界面準位を修復し、電荷移動に必要なしきい値を下げ、電荷の移動度を回復させることができる。

例えば、ゲート酸化膜厚が１.３ｎｍ(ナノメートル)、ゲート幅Ｗが１００μｍ(マイクロメートル)、ゲート長Ｌが１.０μｍのＰＭＯＳトランジスタに、１００℃、ゲート電位Ｖｇ＝−２.７Ｖ（ボルト）、ドレイン電位Ｖｄ＝ソース電位Ｖｓ＝基板電位Ｖｓｕｂ＝ＧＮＤの条件でストレスを１０００秒印加することで、しきい値電圧の上昇量ΔＶｔｈは約３０ｍＶになるが、その後に１００℃、Ｖｄ＝−２.７Ｖ、Ｖｓ＝Ｖｇ＝Ｖｓｕｂ＝ＧＮＤの条件でストレスを印加することによって、ΔＶｔｈは約１５ｍＶに回復する。

同様に、モード２の状態において、スイッチ回路Ｓ１−２のトランジスタＰ１−２はＮＢＴＩ現象によってトランジスタの特性は劣化するが、モード１に切り換わることでその特性は回復する。

例えば、モード１とモード２を周期的に（例えば１〜１０００秒周期、Ｄｕｔｙ比＝５０％）切り換えることで、一旦ＮＢＴＩ現象によって特性が劣化したトランジスタＰ１−１，Ｐ１−２の特性を回復させることができる。これによって、トランジスタＰ１−１，Ｐ１−２の特性が動作時間に比例して劣化していくことを防ぐことができ、内部回路４には安定した電源を供給することができる。

また、モード１とモード２の切換えは、Ｄｕｔｙ比＝５０％でなくてもよい。例えば図２に示すように、モード１とモード２が切換え時に一部重複するように、すなわち信号「Ｌ」が重複するように、制御信号Ａ及びＢにおいて信号「Ｌ」の方が信号「Ｈ」より長時間になるように設定してもよい。
ここではスイッチ回路が２つの場合の実施例を示したが、本発明はこれに限定されるものではなく、スイッチ回路が１つの場合や、３つ以上のスイッチ回路を有する場合も同様の原理で動作する。

図３は他の実施例を示すブロック図である。
ＣＥ端子２０に入力された制御信号は、発振回路１４、２ビットカウンター回路１６及びデコーダー回路１８にそれぞれ入力される。

発振回路１４からの信号は２ビットカウンター回路１６によって数値化され、数値化された信号はデコーダー回路１８に伝達される。その信号に基づき、デコーダー回路１８はスイッチ回路Ｓ１−１〜Ｓ１−４のオン及びオフを制御する。スイッチ回路Ｓ１−１〜Ｓ１−４は図１に示したスイッチ回路Ｓ１−１、Ｓ１−２と同じ構成をもつ。すなわち、スイッチ回路Ｓ１−１〜Ｓ１−４はデコーダー回路１８からの制御信号が「Ｌ」のときにオンして内部回路４に電源を供給し、制御信号が「Ｈ」のときにオフする。

スイッチ回路Ｓ１−１〜Ｓ１−４のタイミングチャートを図４に示す。デコーダー回路１８から各スイッチ回路Ｓ１−１〜Ｓ１−４に入力される制御信号は周期的に切り換わるが、内部回路４に連続的に電源を供給するためにはいずれかのスイッチ回路がオンしている必要がある。

デコーダー回路１８の制御により、スイッチ回路Ｓ１−１への制御信号が「Ｌ」で、スイッチ回路Ｓ１−２，Ｓ１−３，Ｓ１−４への制御信号が「Ｈ」のとき、すなわち、スイッチ回路Ｓ１−１がオンし、スイッチ回路Ｓ１−２，Ｓ１−３，Ｓ１−４がオフしている状態から、スイッチ回路Ｓ１−２への制御信号を「Ｌ」に切り換えてスイッチ回路Ｓ１−２がオンする。所定時間経過後、スイッチ回路Ｓ１−１への制御信号を「Ｈ」に切り換えてスイッチ回路Ｓ１−１をオフする。さらに所定時間経過後、スイッチ回路Ｓ１−３への制御信号を「Ｌ」に切り換えてスイッチ回路Ｓ１−３をオンし、次にスイッチ回路Ｓ１−２への制御信号を「Ｈ」に切り換えてオフにする。
このように、オンしているスイッチ回路をＳ１−１→Ｓ１−１及びＳ１−２→Ｓ１−２→Ｓ１−２及びＳ１−３→Ｓ１−３→Ｓ１−３及びＳ１−４→Ｓ１−４→Ｓ１−４及びＳ１−１→Ｓ１−１と切り換えることにより、内部回路４に連続して電源を供給することができる。

図５は他の実施例を示す回路図である。スイッチ回路Ｓ２はトランジスタＰ１及びＮ１を供えている。
スイッチ素子用トランジスタＰ１は電源２と内部回路４の間に直列に接続されている。トランジスタＰ１のドレイン、内部回路４間の端子６はＧＮＤ接地用トランジスタＮ１を介して接地電位に接続されている。両トランジスタＰ１，Ｎ１のゲートは制御信号Ｃが入力される信号端子７に接続されている。

次に同実施例の動作について説明する。制御信号Ｃが「Ｈ」の場合、トランジスタＰ１はオフし、トランジスタＮ１がオンして、内部回路４への電源供給は停止されている。制御信号Ｃが「Ｌ」の場合、トランジスタがオンし、トランジスタＮ１がオフして、内部回路４に電源２を供給する。

制御信号Ｃが「Ｌ」の場合、スイッチ回路Ｓ２のトランジスタＰ１において、ゲート電位は「Ｌ」、ソース電位、ドレイン電位及び基板電位は「Ｈ」なので基板に対してゲートに負バイアスが印加された状態になり、前述したＮＢＴＩ現象によって、しきい値の上昇や電荷の移動度の劣化が生じる。
しかし制御信号Ｃを「Ｈ」に切り換えると、今度はトランジスタＮ１がオンしてトランジスタＰ１のドレインがトランジスタＮ１を介して接地電位に接続され、トランジスタＰ１においてドレイン電位が「Ｌ」、ゲート電位、ソース電位及び基板電位が「Ｈ」になるので、制御信号が「Ｈ」のときとはゲート、ドレイン間に逆方向の電界が印加される状態になり、ＮＢＴＩ現象で発生した固定電荷や界面準位を修復し、しきい値を下げ、移動度を回復させる。

以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記の実施例では接地用ＭＯＳトランジスタとしてＮＭＯＳトランジスタを用いているが、ＰＭＯＳトランジスタを用いることもできる。
また、スイッチ切換え用ＭＯＳトランジスタとしてＮＭＯＳトランジスタを用いているが、ＰＭＯＳトランジスタを用いてもよい。

一実施例を示す回路図である。 同実施例のタイミングチャートの一例である。 他の実施例のブロック図である。 同実施例のタイミングチャートの一例である。 さらに他の実施例を示す回路図である。 従来のスイッチ回路を示す回路図である。

符号の説明

Ｓ１−１，Ｓ１−２，Ｓ１−３，Ｓ１−４，Ｓ２ スイッチ回路
Ｐ１，Ｐ１−１，Ｐ１−２ スイッチ素子用ＰＭＯＳトランジスタ
Ｎ１，Ｎ１−１，Ｎ１−２ 接地用ＮＭＯＳトランジスタ
Ｎ２−１，Ｎ２−２ 切換え用ＮＭＯＳトランジスタ
２ 電源
４ 内部回路（負荷）
６，８ ドレイン端子
７，９ 入力端子
１０，１２ インバータ
１４ 発振回路
１６ ２ビットカウンター回路
１８ デコーダー回路
２０ ＣＥ端子

Claims (7)

1. 電源と負荷の間に直列に接続されるスイッチ素子用ＰＭＯＳトランジスタをもつスイッチ回路を備えた半導体装置において、
   前記スイッチ回路は、前記スイッチ素子用ＰＭＯＳトランジスタがオフのときに前記スイッチ素子用ＰＭＯＳトランジスタと前記負荷の間の端子を接地するための接地用ＭＯＳトランジスタを備え、
   前記端子と前記負荷の間に接続されている切換え用ＭＯＳトランジスタをさらに備えている前記スイッチ回路を複数備えていることを特徴とする半導体装置。
2. 前記接地用ＭＯＳトランジスタはＮＭＯＳトランジスタである請求項１に記載の半導体装置。
3. 前記スイッチ素子用ＰＭＯＳトランジスタのゲートと前記接地用ＭＯＳトランジスタのゲートは互いに接続されている請求項２に記載の半導体装置。
4. 前記切換え用ＭＯＳトランジスタはＮＭＯＳトランジスタである請求項１から３のいずれか一項に記載の半導体装置。
5. 前記スイッチ切換え用ＭＯＳトランジスタのゲートはインバータを介して前記スイッチ素子用ＰＭＯＳトランジスタのゲートと接続されている請求項１から４のいずれか一項に記載の半導体装置。
6. 前記負荷に電源を供給するときには複数の前記スイッチ回路のうち少なくとも１つをオンさせて、残りの前記スイッチ回路をオフさせるための制御部を備えている請求項１から５のいずれか一項に記載の半導体装置。
7. 前記制御部は複数の前記スイッチ回路のうちオンさせるスイッチ回路を周期的に切り換える機能を備えている請求項６に記載の半導体装置。

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