TWI405297B - 微處理器、積體電路以及晶片雜訊減少方法 - Google Patents

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微處理器、積體電路以及晶片雜訊減少方法

本發明主要關於一種於微處理器晶粒(die)提供基底偏壓(substrate biasing)以減低次臨界漏電流(sub-threshold leakage)，特別係有關於一種分別箝制基底偏壓導線至核心電壓與參考電壓以最小化裝置基底之雜訊之裝置與方法，進而改善裝置執行性能。

因互補式金氧半導體(Complementary Metal-Oxide Semiconductor，以下簡稱CMOS)電路比其他類型的積體電路(integrated circuit，以下簡稱IC)較為密集(dense)且其消耗的電力較少，所以CMOS技術已成為於積體電路中之數位電路設計的主流(dominant style)。CMOS電路係由N通道金氧半導體(n-channel metal-oxide-semiconductor，以下簡稱NMOS)與P通道金氧半導體p-channel metal-oxide-semiconductor，以下簡稱PMOS)共同組成，根據設計、比例(scale)、材質(material)及製程(process)之不同，NMOS與PMOS分別具有一臨界電壓(此指閘極對源極之電壓)。由於積體電路設計及製造技術不斷發展，操作電壓及裝置尺寸也隨之降低。65微米(nanometer，nm)製程為應用於大量CMOS半導體製程之先進光蝕刻技術(lithographic process)且更有益於超大型積體電路(very large scale integrated circuit，以下簡稱VLSI)之製造，如微處理器等。隨著裝置尺寸與電壓位準的減少，每個裝置的通道長度與氧化層厚度(oxide thickness)也跟著減少。製造業者已改用具有較低臨界電壓之閘極材質以增加次臨界漏電流(sub-threshold leakage current)。當閘極對源極之電壓低於CMOS裝置之臨界電壓時，次臨界漏電流流經汲極(drain)與源極(source)之間。多個傳統電路之每個CMOS的基底介面(或為井區或基底接點(bulk tie/connection))係耦接於對應之一電力線(例如PMOS基底接點耦接於核心電壓VDD，NMOS基底接點耦接於參考電壓VSS)。在此類傳統結構，次臨界漏電流在動態環境(如正常操作期間)下可佔總耗電力的約30%或是以上之比例。

通常需要積體電路操作於低電力模式(low power mode)(如睡眠模式或冬眠(hibernation)模式)與儘可能地減少電力消耗。於低電力模式期間，偏壓產生器(bias generator)或充電幫浦(charge pump)以與供應電力不同之電壓位準來偏壓裝置之基底。偏壓產生器可提供於晶片上或晶片外(off chip)。另一種情況，偏壓產生器將PMOS的基底接點之電壓提升至高於核心電壓VDD的電壓並將NMOS的基底接點的電壓降低至低於參考電壓VSS的電壓。這樣的基底偏壓明顯減少於低電力模式下之次臨界電壓漏電流，藉以保存電力總量。然而，在大型積體裝置(如微處理器)，需要傳送基底偏壓至分佈於晶粒上的多個裝置。雖然有可能於晶粒上提供多個偏壓產生器，但上述多個偏壓產生器消耗了有價值(valuable)的晶粒範圍，所以需要求最小化偏壓產生器的數量。基底偏壓導線儘可能距晶粒較遠處來繞線，以傳送基底偏壓。於低電力模式，偏壓產生器驅動基底偏壓，以最小化次臨界漏電流與降低電力。於正常操作模式，偏壓產生器驅動偏壓導線之電壓至對應之供應電壓，以嘗試改進裝置的執行性能。偏壓導線分佈之相關的阻抗之位準將導致於遍佈(across)積體電路之基底之電壓變動(voltage variation)。基底偏壓導線也會由於電容耦合(capacitive coupling)導致引入雜訊，影響裝置的執行性能。

在最小化電壓變動與雜訊以及維持裝置執行性能的同時，要求將基底偏壓導線遍布於大型積體裝置(如微處理器)的晶粒，這是現有技術亟須解決的問題。

有鑑於此，根據一實施例所述之一種微處理器，包括：第一基底偏壓導線，於第一操作模式提供一第一基底偏壓。第一電源供應點提供核心電壓。至少一箝位裝置耦接於第一基底偏壓導線與第一供應點之間以及一控制裝置。於第二操作模式期間，控制裝置將箝位裝置導通，以箝制第一基底偏壓導線至第一電源供應節點，並於第一操作模式期間，不導通箝位裝置。

箝位裝置可為半導體裝置，例如N型通道裝置或P型通道裝置等。將第一基底偏壓導線驅動至相對於核心電壓一偏移電壓之第一基底偏壓。微處理器可包括位準移位電路用以偏壓箝位裝置，以確保於第一操作模式期間不導通箝位裝置。微處理器可包括緩衝器用以控制多個箝位裝置。

微處理器可包括第一基底偏壓導線與第二基底偏壓導線，其中第二基底偏壓導線於第一操作模式期間提供第二基底偏壓。根據一實施例，於第一操作模式期間，第一基底偏壓相對於核心電壓具有一正電壓偏移，而第二基底偏壓相對於參考電壓具有一負電壓偏移。

微處理器可包括一基底，具有第一區域與第二區域。於一實施例中，在第一操作模式期間，位於第一區域之第一基底偏壓導線偏壓位於第一區域的半導體裝置，而位於第二區域之半導體裝置保持電力開啟。第二區域可包括第二基底偏壓導線與箝位裝置。控制裝置可選擇導通或不導通耦接於第一基底偏壓導線與第二基底偏壓導線之箝位裝置。

根據一實施例所述之一種積體電路包括一基底、位於基底之第一基底偏壓導線與第二基底偏壓導線、位於基底之第一電源供應導體提供相對於參考電壓之核心電壓，上述參考電壓由位於基底之第二電源供應導體所提供、位於基底且耦接於第一電源供應導體與第一基底偏壓導線之間之至少一第一箝位裝置、位於基底且耦接於第二電源供應導體與第二基底偏壓導線之間之至少一第二箝位裝置、以及一控制裝置。於積體電路之第一操作模式期間，提供第一基底偏壓於第一基底偏壓導線，提供第二基底偏壓於第二基底偏壓導線，其中第一基底偏壓高於核心電壓，而第二基底偏壓低於參考電壓。控制裝置具有用以控制上述第一箝位裝置之第一輸出端，並且具有用以控制第二箝位裝置之第二輸出端。於第一操作模式時，控制裝置將第一與第二箝位裝置不導通，並於第二操作模式將上述第一與第二箝位裝置導通以箝制第一基底偏壓導線至第一電源供應導體以及箝制第二基底偏壓導線至第二電源供應導體。

積體電路可包括位準移位電路以根據基底偏壓位準將箝位裝置導通與不導通。積體電路可包括耦接於箝位裝置之緩衝器。基底可分為第一與第二區域，上述區域分別具有複數半導體裝置，其中第一基底偏壓導線與第二基底偏壓導線與至少一第一箝位裝置位於基底之第一區域。

根據一實施例所述之一種減低微處理晶片雜訊之方法，上述微處理晶片包括第一基底偏壓導線，用以減少次臨界漏電流。根據一實施例，當微處理器晶片於第一電力狀態時，第一基底偏壓導線箝制第一基底偏壓導線至核心電壓，微處理器晶片於第二電力狀態時，不箝制第一基底偏壓導線，並於提供第一基底偏壓至第一基底偏壓導線。

上述方法包括導通所選取的複數第一箝位裝置，上述複數第一箝位裝置用來維持第一基底偏壓導線之電壓於相對於上述核心電壓之變動在一第一既定最小電壓位準且複數第一箝位裝置沿著上述第一基底偏壓導線分佈。上述方法之步驟可包括將第一半導體裝置之汲極與源極耦接於第一基底偏壓導線與核心電壓之間，當微處理器於第一電力狀態，導通第一半導體裝置，當微處理器於第二電力狀態，不導通第一半導體裝置。上述方法可包括提供一偏移電壓以驅動第一基底偏壓導線的電壓高於核心電壓或是低於核心電壓，以及提供第一箝位致能信號以設置第一半導體裝置之閘極至高於或是低於核心電壓上述偏移電壓的電壓位準。上述方法可包括將第二半導體裝置之汲極與源極分別耦接於第一基底偏壓導線與核心電壓，以及於微處理器晶片提供一緩衝器，用以緩衝第一箝位致能信號以提供緩衝箝位致能信號至第二半導體裝置之一閘極。於一實施例，緩衝箝位致能信號與第一箝位致能信號之電壓位準相同。

微處理器晶片可分為第一與第二區域以及可包括第二基底偏壓導線。於一實施例，第一基底偏壓導線位於第一區域，第二基底偏壓導線位於第二區域。在本案中，上述方法更包括選擇箝制第一與第二基底偏壓導線至核心電壓或者是選擇不箝制基底偏壓導線以及在微處理器的多種電力狀態下於基底偏壓導線接收對應之偏壓。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：實施例：熟悉此技藝之人士皆可由以下描述，視其實際應用與需要，創造及使用本發明。然而，熟悉此技藝之人士皆可變動為較佳之實施例，以應用於其他實施例。因此，本發明的目的不只限於所顯示之實施例，也應揭露於包括與其原則一致之廣泛範圍及新的特點。

發明人考量傳統基底偏壓於低電力模式時將裝置基底偏壓至不同於供應電壓之電壓位準會具有明顯的阻抗與電容雜訊耦合(capacitive noise coupling)。例如，其缺點包括因沿著基底偏壓導線長度而增加的電壓降(voltage drop)將導致基底偏壓明顯之變動，而於正常操作模式時，耦接於裝置之雜訊使得執行性能下降。因此，發明人提供具有基底偏壓箝制之微處理器，以減少電壓變動與雜訊耦合，並於以下說明及結合第1圖至第8圖描述。

第1圖係顯示包括整合於P型基底101上之CMOS裝置之一積體電路100之一實施例以及根據一實施例所述之整合於積體電路100上之基底偏壓電路102之區塊圖。雖然所顯示之特定結構為雙層井(twin well)製程，但依然可考慮使用其他類型的製程(如N型井(N-well)、P型井((P-well)及三層井(triple well)等)。N型井區103、105與107形成於P型基底101內，並且第二N型井區105為深N型井區(deep N-well region)。隔離之P型井區(isolated P-well)109形成於深N型井區105內。第一N型井區103用以製造P型通道裝置111，而隔離之P型井區109用以製造N型通道裝置113。熟悉此技藝人士皆瞭解第三N型井區107可應用於其他裝置。雖然第1圖僅顯示二個通道裝置111與113，熟悉此技藝人士皆瞭解任何數量之額外裝置皆可應用於P型基底101上。

成對的P型擴散區(diffusion region)(P+)115與117以及N型擴散區(N+)119形成P型通道裝置111於N型井區103內。P型通道裝置111更包括將閘極絕緣層(gate insulator layer)121覆蓋在P型擴散區115及117之N型井區103上。P型擴散區(P+)115形成為汲極端，標註為“D”；P型擴散區(P+)117形成為源極端，標註為“S”；以及閘極絕緣層121形成為閘極端，標註為“G”。根據裝置的特別功能，P型通道裝置111的閘極端G與汲極端D耦接於積體電路100的對應信號(未繪示)。P型通道裝置111的源極端S耦接於一核心電壓(core voltage)VDD。在一實施例中，上述核心電壓VDD由一第一電源供應節點提供。N型擴散區119形成為一井區或基底接點(bulk connection)，標註為“B”，耦接於提供P型通道裝置111之基底偏壓VBNA之基底偏壓導線(substrate bias rail)104。對於N型通道裝置113，成對的N型擴散區(N+)123及125以及P型擴散區(P+)127形成於隔離之P型井區109內，而閘極絕緣層129形成在覆蓋於N型擴散區123及125之P型井區109上。N型擴散區125形成為汲極端D；N型擴散區123形成為源極端S；以及閘極絕緣層129形成為閘極端G。N型通道裝置113的閘極端G與汲極端D，根據裝置的特別功能耦接於積體電路100上的對應信號(未繪示)。N型通道裝置113的源極端S耦接另一核心電壓VSS，為了與上述核心電壓VDD區別，因此稱為參考電壓(core reference voltage)VSS，上述參考電壓VSS於實施例中為一接地信號。在一實施例中，上述參考電壓VSS由一第二電源供應節點提供。P型擴散區127形成為一井區或基底接點B，耦接於用以提供基底偏壓VBPA於N型通道裝置113之基底偏壓導線106。

核心電壓VDD與參考電壓VSS可透過導體或是導電線路等(例如熟悉此技藝人士皆瞭解之導電穿孔、導電節點、導電導線、導電匯流排與匯流排信號等)提供於整個積體電路或晶片。基底偏壓導線104與106也可透過導體或導電線路等實施。

基底偏壓電路102包括偏壓產生器112，上述偏壓產生器112具有輸出端以分別於基底偏壓導線104與106上提供基底偏壓VBNA與VBPA。雖然於實施例中偏壓產生器112係以位於積體電路100之電荷幫浦實施，但依然可考慮以其他類型的電壓產生器實施。偏壓產生器112由控制裝置114所提供之偏壓控制信號BCTL控制。控制裝置114有一輸出端，提供箝位致能信號ENP至P型位準移位電路(P-type level shifter，LSP)116之輸入端，而上述P型位準移位電路116有一輸出端，提供對應的箝制移位致能信號PEN至P型通道箝位裝置PC1的閘極。P型通道箝位裝置PC1具有耦接於核心電壓VDD的源極，其汲極與基底耦接至基底偏壓導線104。控制裝置114有另一輸出端，提供另一箝位致能信號ENN至N型位準移位(N-type level shifter，LSN)電路118之輸入端，上述N型位準移位電路118有一輸出端，提供對應的箝制移位致能信號NEN至N型通道箝位裝置NC1的閘極。N型通道箝位裝置NC1的源極耦接至參考電壓VSS，其汲極與基底耦接至基底偏壓導線106。控制裝置114切換箝位致能信號ENP與ENN於積體電路100之參考電壓VSS與核心電壓VDD之間。P型位準移位電路116移動箝制移位致能信號PEN之電壓範圍於參考電壓VSS與基底偏壓VBNA之間，N型位準移位電路118移動箝制移位致能信號NEN之電壓範圍於基底偏壓VBPA與核心電壓VDD之間。通常當控制裝置114設置(assert)箝位致能信號ENP為低位準時，箝制移位致能信號PEN設置為低位準以導通P型通道箝位裝置PC1以箝制基底偏壓導線104至核心電壓VDD。當控制裝置114設置箝位致能信號ENP為高位準時，則P型通道箝位裝置PC1將不導通。當控制裝置114設置箝位致能信號ENN為高位準時，則設置箝制移位致能信號NEN為高位準以導通N型通道箝位裝置NC1而箝制基底偏壓導線106至參考電壓VSS。當控制裝置114設置箝位致能信號ENN為低位準時，則N型通道箝位裝置NC1將不導通。

當要求積體電路100操作於低電力模式時，控制裝置114將設置箝位致能信號ENP為高位準，並設置箝位致能信號ENN為低位準，以不導通將箝位裝置PC1與NC1不導通。需注意的是積體電路100可能具有多個操作狀態或操作模式，上述多個操作狀態或模式包括一或多個低電力模式或低電力狀態。上述低電力模式是積體電路100之至少一部分區域操作於低電力狀態(condition)或者是關閉。於低電力模式，控制裝置114也控制偏壓產生器112，並以一第一基底偏移電壓(substrate bias offset voltage)驅動基底偏壓VBNA以高於核心電壓VDD之電壓，並以一第二基底偏移電壓驅動基底偏壓VBPA以低於參考電壓VSS。根據實際的結構，第一基底偏移電壓與第二基底偏移電壓可為等效或者是不同的電壓。亦即，於低電力模式時，基底偏壓VBNA相對於核心電壓VDD具有一正電壓偏移，基底偏壓VBPA相對於參考電壓VSS具有一負電壓偏移。因此，於低電力模式，將P型通道裝置111之基底電壓驅動為高於核心電壓VDD之電壓，並將N型通道裝置113的基底電壓驅動為低於參考電壓VSS之電壓，以使上述二者之裝置之次臨界漏電流最小化。當需要將積體電路100切換至正常操作模式以正常運作時，控制裝置114將控制偏壓產生器112以驅動基底偏壓VBNA至核心電壓VDD之電壓位準，以及驅動基底偏壓VBPA至參考電壓VSS之電壓位準。因此，於正常操作模式期間，P型通道裝置111之基底B驅動至核心電壓VDD，而N型通道裝置113之基底B驅動至參考電壓VSS。

基底偏壓導線104與106繞線(routed)至整合於P型基底101之每個裝置(包括N型通道裝置113與P型通道裝置111)。基底偏壓VBNA與VBPA需要分別與基底偏壓導線104及基底偏壓導線106保持一致。通常較大尺寸之P型基底101與/或較大之積體電路(integrated devices)具有較長的基底偏壓導線104與106。基底偏壓導線104與106可為實體導體(physical conductor)，其阻抗導致沿著遠離偏壓產生器112之導線長度而漸增之電壓降。若N型通道裝置113與P型通道裝置111之一者位於距離偏壓產生器112之相對較逺者，其基底偏壓VBNA與VBPA之電壓位準將分別與核心電壓VDD與參考電壓VSS有明顯之差異，並導致對操作機制之執行有負面的影響。再者，基底偏壓導線104與106容易傳送由電容耦合(capacitive coupling)或類似之效應所產生之雜訊，更影響操作並降低效能。

利用控制偏壓產生器112分別驅動基底偏壓VBNA與VBPA之電壓位準至核心電壓VDD與參考電壓VSS，並設置箝位致能信號ENP為低位準(所以箝制移位致能信號PEN為低位準)與箝位致能信號ENN為高位準(所以箝制移位致能信號NEN為低位準)以將積體電路100切換回正常操作模式。以此方式，箝位裝置PC1與NC1分別箝制基底偏壓導線104與106至核心電壓VDD與參考電壓VSS。雖然僅顯示用於基底偏壓導線104之一P型通道箝位裝置PC1以及用於基底偏壓導線106之一N型通道箝位裝置NC1，但可使用任何數量之箝位裝置分別沿著偏壓導線104與106之長度而分佈。在一實施例中，箝位裝置之數量與位置係根據箝制各基底偏壓導線相對於對應之核心電壓VDD與參考電壓VSS之既定最小電壓位準而定。在此方式下，當箝位裝置致能時，基底偏壓導線104之電壓箝制為具有既定最小電壓位準之核心電壓VDD，而基底偏壓導線106之電壓箝制為具有既定最小電壓位準之參考電壓VSS。上述之箝制機制可減少電容耦合效應所產生之雜訊，並最小化沿著基底偏壓導線104與106之電壓變動。在一實施例，當基底偏壓導線104與106箝制為核心電壓VDD與參考電壓VSS之後，若要求雜訊更少與維持電力，可將偏壓產生器112停止運作(shut down)或是切換為低電力模式。

第2圖係顯示根據一實施例所述之基底偏壓電路202整合於具有分佈之箝位裝置的微處理器200之晶粒之區塊圖。基底偏壓電路202大體與第1圖之基底偏壓電路102相同，類似之裝置與元件以相同標號表示。如圖所示，偏壓產生器112具有一輸出端，分別於基底偏壓導線104與106提供基底偏壓VBNA與VBPA。基底偏壓導線104與106繞線於微處理器的晶粒，以傳送出基底偏壓VBNA與VBPA至選取之整合於微處理器200之P型與N型通道裝置。一實施例所示之P型通道裝置P1具有一基底接點至基底偏壓導線104，其作法近似於第1圖之P型通道裝置111，N型通道裝置N1具有一基底接點至基底偏壓導線106，其作法近似於第1圖之N型通道裝置113。雖然僅顯示一個P型通道裝置與一個N型通道裝置，但熟悉此技藝之人士皆瞭解可於前述之近似方法，可將多個裝置提供於微處理器200，並以基底接點耦接至適合之基底偏壓導線104與106之一者(以圓點標示)。耦接於基底偏壓導線104之P型通道箝位裝置PC1、PC2...PC8沿著基底偏壓導線104分佈，耦接於基底偏壓導線106之N型通道箝位裝置NC1、NC2...NC8沿著基底偏壓導線106分佈。各P型通道裝置PC1-PC8之汲極與基底耦接至基底偏壓導線104，其源極耦接至電壓VDD。各N型通道箝位裝置NC1-NC8之汲極與基底分別耦接至基底偏壓導線106，其源極耦接至參考電壓VSS。控制裝置114提供控制信號BCTL以控制偏壓產生器112，其操作方法近似於第1圖應用於積體電路100的操作方法。如第2圖所示，控制裝置114分別提供四個P型箝位致能信號ENP<3:0>至四個P型位準移位電路LSP 116之輸入端，上述P型位準移位電路116輸出對應之四個箝制移位致能信號(level-shifted clamp enable signal)PEN<3:0>。同樣地，控制裝置114分別提供四個N型箝位致能信號ENN<3:0>至四個N型位準移位電路LSN 118之輸入端，上述N型位準移位電路輸出對應之四個箝制移位致能信號NEN<3:0>。

箝制移位致能信號PEN<3:0>分別提供至對應之P型通道箝位裝置PC1-PC4之閘極。具體的說，箝制移位致能信號PEN<3>提供至P型通道箝位裝置PC1之閘極；箝制移位致能信號PEN<2>提供至P型通道箝位裝置PC2之閘極；箝制移位致能信號PEN<1>提供至P型通道箝位裝置PC3之閘極以及箝制移位致能信號PEN<0>提供至P型通道箝位裝置PC4之閘極。各箝制移位致能信號PEN<3:0>分別提供於對應之四個P型緩衝器201之一者之一輸入端，P型緩衝器201並提供對應之四個緩衝箝制移位致能信號BPEN<3:0>。具體的說，緩衝箝制移位致能信號BPEN<3>為箝制移位致能信號PEN<3>之緩衝形式(version)；緩衝箝制移位致能信號BPEN<2>為箝制移位致能信號PEN<2>之緩衝形式；緩衝箝制移位致能信號BPEN<1>為箝制移位致能信號PEN<1>之緩衝形式以及緩衝箝制移位致能信號BPEN<0>為箝制移位致能信號PEN<0>之緩衝形式。緩衝箝制移位致能信號BPEN<3>提供至P型通道箝位裝置PC5之閘極；緩衝箝制移位致能信號BPEN<2>提供至P型通道箝位裝置PC6之閘極；緩衝箝制移位致能信號BPEN<1>提供至P型通道箝位裝置PC7之閘極以及緩衝箝制移位致能信號BPEN<0>提供至P型通道箝位裝置PC8之閘極。於此方式，不論何時箝位致能信號ENP<3:0>之任一者設置為低位準，其所對應之箝制移位致能信號PEN<3:0>之一者將設置為低位準，並導通對應之P型通道箝位裝置PC1-PC4，而對應之緩衝箝制移位致能信號BPEN<3:0>也設置為低位準以將對應之P型通道箝位裝置PC5-PC8導通。例如，當箝位致能信號ENP<1>設置為低位準，則箝制移位致能信號PEN<1>與緩衝箝制移位致能信號BPEN<1>也設置為低位準，因此P型通道箝位裝置PC3與PC7導通。以此方式，控制裝置114可選擇性致能任一對P型通道箝位裝置PC1-PC8。

與前述近似之方法，箝制移位致能信號NEN<3:0>分別提供至對應之N型通道箝位裝置NC1-NC4之閘極。具體的說，箝制移位致能信號NEN<3>提供至N型通道箝位裝置NC1之閘極；箝制移位致能信號NEN<2>提供至N型通道箝位裝置NC2之閘極；箝制移位致能信號NEN<1>提供至NP型通道箝位裝置NC3之閘極以及箝制移位致能信號NEN<0>提供至N型通道箝位裝置NC4之閘極。箝制移位致能信號NEN<3:0>分別提供於對應之四個N型緩衝器203之一者之一輸入端，N型緩衝器203提供對應之四個緩衝箝制移位致能信號BNEN<3:0>。具體的說，緩衝箝制移位致能信號BNEN<3>為箝制移位致能信號NEN<3>之緩衝形式；緩衝箝制移位致能信號BNEN<2>為箝制移位致能信號NEN<2>之緩衝形式；緩衝箝制移位致能信號BNEN<1>為箝制移位致能信號NEN<1>之緩衝形式以及緩衝箝制移位致能信號BNEN<0>為箝制移位致能信號NEN<0>之緩衝形式。緩衝箝制移位致能信號BNEN<3>提供至N型通道箝位裝置NC5之閘極；緩衝箝制移位致能信號BNEN<2>提供至N型通道箝位裝置NC6之閘極；緩衝箝制移位致能信號BNEN<1>提供至N型通道箝位裝置NC7之閘極以及緩衝箝制移位致能信號BNEN<0>提供至N型通道箝位裝置NC8之閘極。以此方式，不論何時將箝位致能信號ENN<3:0>之任一者設置為高位準，其所對應之箝制移位致能信號NEN<3:0>之一者將設置為高位準，以將其所對應之N型通道箝位裝置NC1-NC4導通，而對應之緩衝箝制移位致能信號BNEN<3:0>之一者也設置為高位準，以將對應之N型通道箝位裝置NC5-NC8之一者導通。例如，當控制裝置114設置箝位致能信號ENN<2>為高位準，則箝制移位致能信號NEN<2>與緩衝箝制移位致能信號BNEN<2>也設置為高位準，以將N型通道箝位裝置NC2與NC6導通。以此方式，控制裝置114可選擇性致能任一對N型通道箝位裝置NC1-NC8。

雖然第2圖只顯示八個P型通道箝位裝置PC1-PC8與八個N型通道箝位裝置NC1-NC8。但熟悉此技藝之人士可根據實際積體電路100之尺寸與架構來使用任何數量的通道箝位裝置與對應之箝位致能信號。同時，所顯示有關P型通道裝置P1的信號與P型通道箝位裝置以及有關N型通道裝置N1的信號與N型通道箝位裝置之群組(grouping)可為任意的，雖然僅顯示上述裝置，熟悉此技藝之人士亦可考量多個可能的變動。例如，由控制裝置114提供單一箝位控制信號，於移動位準之後，可根據箝位裝置的數量要求，以提供所要求的緩衝次數。同時，雖然第2圖顯示箝位裝置PC1-PC4為共同群組，但是上述裝置可分別位於實際要求之位置(如相近於對應之裝置)。例如，箝位裝置PC1與PC2雖然彼此互相相近，但是實際上卻是分離(separated)的，同時於微處理器200之晶粒上，箝位裝置PC1與PC5可實際鄰近(closed)。利用多個箝位控制信號於微處理器200之部分選擇區域，可以選擇性致能箝制之操作。於一實施例，沿著基底偏壓導線104與106之箝位裝置的數量與實際位置由動態模擬或類似之方式決定以維持雜訊位準於一最小位準，藉以取得微處理器200之最佳化執行性能。

如前述之積體電路100之近似方法，微處理器200有多個操作狀態或操作模式。上述多個操作狀態或模式包括一或多個低電力模式或低電力狀態，而上述低電力模式係指選擇性使微處理器200之至少一部分於低電力狀態或是不工作。多個箝位裝置，包括箝位裝置PC1-PC8與NC1-NC8，上述箝位裝置沿著基底偏壓導線104與106分佈及橫跨遍佈於微處理器200之基底。於微處理器200的正常操作模式期間，控制裝置114將導通或致能全部之箝位裝置，或是被選擇之箝位裝置，以分別箝制基底偏壓導線104與106至核心電壓VDD與參考電壓VSS。於正常操作模式，控制裝置114關閉將偏壓產生器112關閉或者是設定偏壓產生器112為低電力狀態，或者是控制偏壓產生器112以分別驅動基底偏壓VBNA與VBPA至核心電壓VDD與參考電壓VSS之電壓位準。控制裝置114先將所有箝位裝置不導通或者是選擇其中之至少一者為不導通，則可設置微處理器於低電力模式或低電力狀態。接下來，控制裝置114致能或者是控制偏壓產生器112以一第一基底偏移電壓驅動基底偏壓VBNA至高於核心電壓VDD之電壓，以及以一第二基底偏移電壓驅動基底偏壓VBPA至低於參考電壓VSS之電壓。第一與第二基底偏移電壓可為相同或不同的電壓位準。為將微處理器由低電力模式拉回正常操作模式，控制裝置114需先控制偏壓產生器112，以分別將基底偏壓導線104與106之基底偏壓VBNA與VBPA驅動回核心電壓VDD與參考電壓VSS。接下來，控制裝置114導通所有箝位裝置導通或至少一箝位裝置。如之前所述，控制裝置114設置所有箝位致能信號ENP<3:0>與ENN<3:0>，或者是選擇箝位致能信號ENP<3:0>與ENN<3:0>之至少一者來設置，以導通或是不導通箝位裝置PC1-PC8與NC1-NC8之至少一者。

第3圖係顯示根據本發明一實施例所述之一P型位準移位電路LSP 116。P型位準移位電路LSP 116包括反相器301、四個P型通道裝置P1、P2、P3與P4、以及N型通道裝置N1、N2、N3與N4。P型通道裝置P1、P2、P3與P4分別具有耦接至用以提供基底偏壓VBNA之基底偏壓導線104之源極與內部(internal)基底，N型通道裝置N1、N2、N3與N4分別具有耦接至參考電壓VSS之源極與內部基底。箝位致能信號ENP可提供給P型通道裝置P1的閘極與反相器301的輸入端。P型通道裝置P1的汲極耦接N型通道裝置N1的汲極與閘極與N型通道裝置N2的閘極。反相器301的輸出端耦接P型通道裝置P2的閘極，上述P型通道裝置P2的汲極耦接N型通道裝置N2的汲極以及P型通道裝置P3與N型通道裝置N3的閘極。P型通道裝置P3的汲極耦接N型通道裝置N3的汲極以及P型通道裝置P4與N型通道裝置N4的閘極。P型通道裝置P4與N型通道裝置N4的汲極耦接在一起，並輸出箝制移位致能信號PEN。在操作時，輸入之箝位致能信號ENP將設置於參考電壓VSS與核心電壓VDD之間。而輸出之箝制移位致能信號PEN之信號將設置於參考電壓VSS與基底偏壓VBNA之間。當箝位致能信號ENP信號設置為參考電壓VSS，P型通道裝置P1導通且P型通道裝置P2不導通(反相器301的輸出為核心電壓VDD)。P型通道裝置P1推動N型通道裝置N2的閘極之位準上升至基底偏壓VBNA，因此N型通道裝置N2將導通。N型通道裝置N2推動P型通道裝置P3及N型通道裝置N3的閘極至參考電壓VSS，因此將導通P型通道裝置P3而不導通N型通道裝置N3。P型通道裝置P3推動P型通道裝置P4與N型通道裝置N4的閘極至基底偏壓VBNA，將導通N型通道裝置N4與不導通P型通道裝置P4。因此，當箝位致能信號ENP設置為參考電壓VSS，透過N型通道裝置N4將使箝制移位致能信號PEN之信號為參考電壓VSS。當箝位致能信號ENP設置為核心電壓VDD，P型通道裝置P1不導通而P型通道裝置P2導通。由於P型通道裝置P1為不導通，N型通道裝置N1將推動N型通道裝置N2的閘極為低位準，所以N型通道裝置N2將不導通。P型通道裝置P2推動P型通道裝置P3與N型通道裝置N3的閘極至基底偏壓VBNA，則P型通道裝置P3不導通而N型通道裝置N3導通。N型通道裝置N3推動P型通道裝置P4與N型通道裝置N4的閘極至參考電壓VSS，將導通P型通道裝置P4而不導通N型通道裝置N4。因此，當箝位致能信號ENP信號設置為核心電壓VDD，P型通道裝置P4推動箝制移位致能信號PEN之信號至基底偏壓VBNA。在這種方式下，箝位致能信號ENP切換於參考電壓VSS與核心電壓VDD之間，則輸出箝制移位致能信號PEN切換於參考電壓VSS與基底偏壓VBNA之間。

第4圖係顯示根據本發明之一實施例所述之一N型位準移位電路LSN 118。N型位準移位電路LSN 118包括一反相器401，四個P型通道裝置P1、P2、P3與P4以及四個N型通道裝置N1、N2、N3與N4。P型通道裝置P1、P2、P3與P4分別具有耦接至核心電壓VDD之源極與內部基底。N型通道裝置N1、N2、N3與N4分別具有耦接至提供基底偏壓VBPA之基底偏壓導線106之源極與內部基底。箝位致能信號ENN可提供給N型通道裝置N1的閘極與反相器401的輸入端。P型通道裝置P1的汲極與閘極耦接N型通道裝置N1的汲極與P型通道裝置P2的閘極。反相器401的輸出端耦接至N型通道裝置N2的閘極，上述N型通道裝置N2的汲極耦接至P型通道裝置P2的汲極與P型通道裝置P3與N型通道裝置N3的閘極。P型通道裝置P3的汲極耦接至N型通道裝置N3的汲極以及P型通道裝置P4與N型通道裝置N4的閘極。P型通道裝置P4與N型通道裝置N4的汲極耦接在一起，並且輸出箝制移位致能信號NEN信號。在操作中，輸入之箝位致能信號ENN信號設置為參考電壓VSS與核心電壓VDD之間。而輸出之箝制移位致能信號NEN之信號設置於基底偏壓VBPA與核心電壓VDD之間。當箝位致能信號ENN設置為核心電壓VDD，N型通道裝置N1導通且N型通道裝置N2不導通(反相器401的輸出為參考電壓VSS)。N型通道裝置N1推動P型通道裝置P2的閘極至基底偏壓VBPA，因此P型通道裝置P2導通。P型通道裝置P2推動P型通道裝置P3及N型通道裝置N3的閘極至核心電壓VDD，因此P型通道裝置P3不導通而N型通道裝置N3導通。N型通道裝置N3推動P型通道裝置P4與N型通道裝置N4的閘極至基底偏壓VBPA，因此N型通道裝置N4不導通且P型通道裝置P4導通。因此，當箝位致能信號ENP信號設置為核心電壓VDD，透過P型通道裝置P4推動的箝制移位致能信號NEN之信號為核心電壓VDD。當箝位致能信號ENN設置為參考電壓VSS，將不導通N型通道裝置N1而導通N型通道裝置N2。由於N型通道裝置N1為不導通，P型通道裝置P1推動P型通道裝置P2的閘極為高位準，所以P型通道裝置P2不導通。N型通道裝置N2推動P型通道裝置P3與N型通道裝置N3的閘極至基底偏壓VBPA，將導通P型通道裝置P3而不導通N型通道裝置N3。P型通道裝置P3推動P型通道裝置P4與N型通道裝置N4的閘極至核心電壓VDD，將不導通P型通道裝置P4而導通N型通道裝置N4。因此，當箝位致能信號ENN設置為參考電壓VSS，N型通道裝置N4推動箝制移位致能信號NEN信號為基底偏壓VBPA。在這種方式下，箝位致能信號ENN切換於參考電壓VSS與核心電壓VDD之間，且箝制移位致能信號NEN切換於基底偏壓VBPA與核心電壓VDD之間。

請參考回第1圖，當偏壓產生器112驅動基底偏壓VBNA為高於核心電壓VDD之電壓，P型位準移位電路116將確保P型通道箝位裝置PC1於低電力模式下完全不導通。更具體的說，當偏壓產生器112驅動基底偏壓VBNA高於核心電壓VDD時，控制裝置114將設置箝位致能信號ENP之位準至核心電壓VDD，並使P型通道箝位裝置PC1不導通。若箝位致能信號ENP直接提供給P型通道箝位裝置PC1之閘極，則上述P型通道箝位裝置PC1之閘極電位將僅位於核心電壓VDD而其汲極之電位將高於核心電壓VDD，可能使得P型通道箝位裝置PC1部分導通。但是，經P型位準移位電路116驅動箝制移位致能信號PEN至基底偏壓VBNA的電壓位準，所以P型通道箝位裝置PC1的閘極與汲極都位於高於核心電壓VDD之基底偏壓VBNA的電壓位準，確保P型通道箝位裝置PC1完全不導通。當偏壓產生器112驅動基底偏壓VBPA為低於參考電壓VSS之電壓，N型位準移位電路118將確保N型通道箝位裝置NC1於低電力模式下，完全不導通。更具體的說，當偏壓產生器112驅動基底偏壓VBNA低於參考電壓VSS時，控制裝置114將設置箝位致能信號ENN之位準至參考電壓VSS以不導通N型通道箝位裝置NC1。若箝位致能信號ENN直接提供給N型通道箝位裝置NC1之閘極，上述N型通道箝位裝置NC1之閘極之電位將僅位於參考電壓VSS且其汲極之電位將低於參考電壓VSS，可能使得N型通道箝位裝置NC1部分導通。但是，經N型位準移位電路118驅動箝制移位致能信號NEN至基底偏壓VBPA之電壓位準，所以N型位準移位電路118的閘極與汲極之電位都低於參考電壓VSS之基底偏壓VBPA的電壓位準，確保N型通道箝位裝置NC1不導通。

接下來，參考第2圖，當基底偏壓導線104之基底偏壓VBNA驅動至高於核心電壓VDD之電壓位準，而對應之至少一箝位致能信號ENP<3:0>設置為高位準，P型位準移動電路116分別移動對應之箝制移位致能信號PEN<3:0>以確保一或多個P型通道箝位裝置PC1-PC4完全不導通。P型緩衝器電路201驅動緩衝箝制移位致能信號BPEN<3:0>至參考電壓VSS與基底偏壓VBNA之間之位準移位電壓區，以確保當緩衝箝制移位致能信號BPEN<3:0>設置為高位準時，箝位裝置PC5-PC8也完全不導通。同樣的，當基底偏壓導線106之基底偏壓VBPA驅動至低於參考電壓VSS之電壓位準，而對應之至少一箝位致能信號ENN<3:0>設置為低位準，N型位準移動電路118分別移動對應之箝制移位致能信號NEN<3:0>以確保一或多個N型通道箝位裝置NC1-NC4完全不導通。N型緩衝器203驅動緩衝箝制移位致能信號BNEN<3:0>至核心電壓VDD與基底偏壓VBPA之間之位準移位電壓區，以確保當緩衝箝制移位致能信號BNEN<3:0>設置為低位準時，箝位裝置NC5-NC8也完全不導通。

第5圖係顯示根據本發明之一實施例所述之一P型緩衝器201。箝制移位致能信號PEN信號提供至P型通道裝置P1與N型通道裝置N1的閘極。P型通道裝置P1的源極與基底耦接至基底偏壓導線104(提供基底偏壓VBNA)，P型通道裝置P1的汲極耦接至N型通道裝置N1的汲極。P型通道裝置P1與N型通道裝置N1的汲極耦接至P型通道裝置P2與N型通道裝置N2的閘極。P型通道裝置P2的源極與基底耦接至基底偏壓導線104，P型通道裝置P2的汲極耦接至N型通道裝置N2的汲極。N型通道裝置N1與N2的源極耦接至參考電壓VSS，P型通道裝置P2與N型通道裝置N2的汲極形成緩衝箝制移位致能信號BPEN。在操作機制下，當驅動箝制移位致能信號PEN之信號為參考電壓VSS時，P型通道裝置P1與N型通道裝置N2都將導通，同時P型通道裝置P2與N型通道裝置N1不導通，所以緩衝箝制移位致能信號BPEN將驅動至參考電壓VSS。當箝制移位致能信號PEN信號為基底偏壓VBNA時，P型通道裝置P1與N型通道裝置N2都不導通，同時P型通道裝置P2與N型通道裝置N1都為導通，以推動緩衝箝制移位致能信號BPEN至基底偏壓VBNA。在此方式下，緩衝箝制移位致能信號BPEN與箝制移位致能信號PEN具有相同邏輯狀態，並切換於參考電壓VSS與基底偏壓VBNA之位準移位電壓區之間。

第6圖係顯示根據本發明之一實施例所述之一N型緩衝器203。箝制移位致能信號NEN之信號提供給P型通道裝置P1與N型通道裝置N1的閘極。P型通道裝置P1的源極耦接至核心電壓VDD與P型通道裝置P1的汲極耦接至N型通道裝置N1的汲極。N型通道裝置N1的源極與基底耦接於基底偏壓導線106(提供給基底偏壓VBPA)。P型通道裝置P1與N型通道裝置N1的汲極耦接至P型通道裝置P2與N型通道裝置N2的閘極。P型通道裝置P2的源極耦接至核心電壓VDD與P型通道裝置P2的汲極耦接至N型通道裝置N2的汲極。N型通道裝置N2的源極與基底耦接至基底偏壓導線106以及P型通道裝置P2的汲極與N型通道裝置N2的汲極形成緩衝箝制移位致能信號BNEN信號。在操作機制下，當推動箝制移位致能信號NEN之信號至基底偏壓VBPA時，P型通道裝置P1與N型通道裝置N2都將導通，同時P型通道裝置P2與N型通道裝置N1不導通，所以驅動緩衝箝制移位致能信號BNEN至基底偏壓VBPA。當推動箝制移位致能信號NEN至核心電壓VDD時，P型通道裝置P1與N型通道裝置N2都不導通，同時P型通道裝置P2與N型通道裝置N1都為導通，以推動緩衝箝制移位致能信號BNEN至核心電壓VDD。在此方式下，緩衝箝制移位致能信號BNEN與箝制移位致能信號NEN具有相同邏輯狀態以及緩衝箝制移位致能信號BNEN切換於核心電壓VDD與基底偏壓VBPA之位準移位電壓區之間。

第7圖係顯示根據一實施例所述之整合於微處理器700之晶粒之選擇區域之基底偏壓電路706，上述微處理器包括分佈的多個箝位裝置。在一實施例中，把微處理器700分成四個區域或是象限(quadrants)701，702，703與704。於此實施例，於微處理器700之象限704之偏壓裝置為基底偏壓電路706。於實施例所示，於低電力模式時，基底偏壓電路706用以偏壓位於微處理器700之象限704之裝置。基底偏壓電路706近似於第2圖之基底偏壓電路202，以及完全位於或大體上位於微處理器700之象限704中。基底偏壓電路706包括用以偏壓位於象限704之多個P型通道裝置726之第一基底偏壓導線708以及用以偏壓位於象限704之多個N型通道裝置728之第二基底偏壓導線710。上述通道裝置726與728之架構係相似於第1圖之P型通道裝置111與N型通道裝置113。上述多個P型通道裝置726與N型通道裝置728分別具有多個基底接點耦接於基底偏壓導線708與710。用簡單的形式(如方塊)顯示裝置726與728與其基底接點至基底偏壓導線708與710。雖然熟悉此技藝之人士皆知上述多個P型通道裝置726與N型通道裝置728分佈遍及象限704之區域，但是於圖中依然顯示於象限704之一邊緣。

於此所顯示之實施例，其他裝置705(如多個P型通道裝置與N型通道裝置)分佈於微處理器700之象限701-703。於一低電力模式時，當象限704之裝置726與728停止運作，其他裝置705仍電力開啟與被致能(active)。象限704之外部(outside)之任一或多個其他裝置705，可根據微處理器700之實際架構，具有分離的基底偏壓電路或者是不具有分離的基底偏壓電路。於一實施例中，若為停止運作模式時，將分別提供分離的基底偏壓電路給其他象限701-703，以偏壓上述象限之基底。於另一實施例中，微處理器700之其他裝置705之任一者，可形成或為必要電路(critical path)之一部分，並且無須提供基底偏壓電路給這些裝置或者使得基底偏壓電路失能(disable)。

多個P型通道箝位裝置712耦接於基底偏壓導線708與核心電壓VDD之間，多個N型通道箝位裝置714耦接於基底偏壓導線710與參考電壓VSS之間。於一實施例中，P型通道箝位裝置712之架構與操作方法分別等同於第2圖中微處理器200之P型通道箝位裝置PC1-PC8，N型通道箝位裝置714之架構與操作方法分別等同於微處理器200之N型通道箝位裝置NC1-NC8，其中用簡單的形式(如圓圈符號)顯示箝位裝置712與714。微處理器700包括中央控制裝置707，上述中央控制裝置透過對應控制信號CCTL控制象限控制(QC)裝置716。雖然所顯示的中央控制裝置707位於象限702，但是於微處理器700之任何位置皆可放置中央控制裝置707。象限控制裝置716提供控制信號QCTL，以控制偏壓產生器(BG)718，上述偏壓產生器操作方法近似於前述的偏壓產生器112，並具有輸出端，分別於基底偏壓導線708與710形成基底偏壓VBPA與VBNA。象限控制裝置716提供箝位致能信號ENN與ENP至位準移位電路720。位準移位電路720包括P型位準移位電路(未繪示)與N型位準移位電路(未繪示)，上述P型與N型位準移位電路分別近似於前述的位準移位電路116與118，用以分別轉換由象限控制裝置716輸出之箝位致能信號ENN與ENP為箝制移位致能信號NEN與PEN。於所顯示的實施例，箝制移位致能信號NEN最後控制所有P型通道箝位裝置712，而箝制移位致能信號PEN最後控制所有N型通道箝位裝置714。P型緩衝器(PB)722沿著箝制移位致能信號PEN之信號線分佈，以滿足多個位置所要求緩衝箝制移位致能信號PEN。同樣地，N型緩衝器(NB)724沿著箝制移位致能信號NEN之信號線分佈，以滿足多個位置所要求的緩衝箝制移位致能信號NEN。

基底偏壓電路706操作方法近似於前述的基底偏壓電路202。於正常操作模式，當於象限704之裝置726與728電力開啟(power up)，象限控制裝置716係指示偏壓產生器718驅動基底偏壓導線708與710分別至核心電壓VDD與參考電壓VSS之電壓位準。象限控制裝置716設置箝位致能信號ENN與ENP，以將箝位裝置712與714導通，並分別箝制基底偏壓導線708與710至核心電壓VDD與參考電壓VSS。根據上述，位準移位電路720設置箝制移位致能信號NEN與PEN至位準移位(shift)之電壓位準。若有需求，則基底偏壓產生器718可為不導通或位於低電力模式。於低電力模式，當於象限704之裝置726與728電力關閉(power down)，象限控制裝置716設置箝位致能信號ENN與ENP，以將箝位裝置712與714不導通以及位準移位電路720設置箝制移位致能信號NEN與PEN信號至位準移位之電壓位準。於前述之近似方式，象限控制裝置716係指示偏壓產生器718驅動基底偏壓導線708至高於核心電壓VDD之一基底偏壓以及驅動基底偏壓導線710至低於參考電壓VSS之一基底偏壓。因此，於低電力模式，可減少次臨界漏電流並將箝位裝置722與724完全關閉。以此方式，當微處理器700之象限704有效的停止運作，於象限701-703的部份裝置或全部裝置仍保持電力開啟或致能。

熟悉此技藝之人士皆知可能會有多個的變動。中央控制裝置707可位於微處理器700的任何位置，且可控制其他基底偏壓電路(未繪示)，上述其他基底偏壓電路近似於基底偏壓電路706且位於微處理器700上。例如，其他象限701-703分別可包括一近似之基底偏壓電路，並利用中央控制裝置707控制上述基底偏壓電路，用以偏壓一或多個其他裝置705。雖然顯示的基底偏壓電路706用以偏壓位於微處理器700之實際象限區704之裝置，但基底偏壓電路706可調整偏壓的對應範圍及位置二者之一，以偏壓微處理器700的任何選擇的範圍或者是區域(如1/8、1/4、1/2及3/4等)之裝置。同時，任何數量之基底偏壓電路皆可用以偏壓位於微處理器700之選擇區域之裝置。在一實施例中，多個基底偏壓電路可共用一個偏壓產生器。

第8圖係顯示根據一實施例所述之分為多個區域之微處理器之區塊圖，上述區域分別包括分佈的箝位裝置與基底偏壓電路。中央控制裝置802提供控制信號CTL1、CTL2與CTL3以控制基底偏壓，分別用於區域804、806與808之裝置。控制信號CTL1控制區域804之基底偏壓電路810；控制信號CTL2控制區域806之基底偏壓電路816以及控制信號CTL3控制區域808之基底偏壓電路822。基底偏壓電路810、816與822分別近似於第7圖之基底偏壓電路706，用以提供基底偏壓至對應之每個區域之成對的基底偏壓導線。以此方式，基底偏壓電路810提供基底偏壓，用於區域804之P型通道裝置812與N型通道裝置814；基底偏壓電路816提供基底偏壓，用於區域806之P型通道裝置818與N型通道裝置820以及基底偏壓電路822提供基底偏壓，用於區域808之P型通道裝置824與N型通道裝置826。P型通道箝位裝置與N型通道箝位裝置分別用以耦接於每個區域804，806與808之基底偏壓導線，以及分別利用基底偏壓電路810，816與822控制上述箝位裝置之操作方法(未顯示於第8圖中)，近似於前述之偏壓電路706之操作方法。以此方式，中央控制裝置802能選擇性停止運作於任一或多個區域804、806與808之裝置，其中於被停止運作之區域中，對應基底偏壓電路提供基底偏壓至對應裝置，以停止運作上述區域，並且最小化次臨界漏電流。同時，當區域804、806與808之任一者停止運作，具有位準移位電路之基底偏壓電路將使箝位裝置完全不導通。然而，當區域804、806與808之任一者致能，將導通對應箝位裝置，以分別箝制基底偏壓導線至核心電壓VDD與參考電壓VSS以最小化雜訊。

前述之任一實施例皆可應用於更多類型之架構，參考電壓(如VSS)可近似於0伏特(Volts，V)與核心電壓(如VDD)可近似於1V。在一實施例中，偏壓產生器驅動一800毫伏(mill volts，mV)之偏移電壓(offset voltage)分別至對應之核心電壓位準以及參考電壓位準。於一實施例中，於低電力模式期間，當核心電壓VDD為1V，基底偏壓VBNA則近似於1.8V以及當參考電壓VSS為0V，基底偏壓VBPA則近似於-800毫伏。根據裝置的操作模式，可變化實際的核心電壓。例如，於實際架構模式或實際狀態之下，核心電壓VDD可變動在近似於500mV至1.4V之間。在一實施例中，基底偏壓VBNA之偏移電壓可不同於基底偏壓VBPA之偏移電壓，例如，偏移電壓分別為300mV與500mV。於任何事件中，偏壓產生器112分別驅動基底偏壓VBNA與VBPA之基底偏壓導線104與106一偏移電壓其相對於對應的核心電壓與參考電壓。

於一實施例之正常操作模式期間，箝位裝置沿著基底偏壓導線放置以確保當箝位裝置致能時，每一基底偏壓導線之電壓由核心電壓以及參考電壓變動的範圍不會超過一既定最小電壓位準。於一實施例中，該既定最小電壓位準近似於10mV。於一實施例中，由核心電壓以及參考電壓變動的既定最小電壓位準不相同。根據實際應用裝置(如積體電路100或者是微處理器200、700與800)的架構與參數以決定該既定最小電壓位準。可使用任何方法(如數學模型分析或動態模擬等)決定箝位裝置之位置，以確保基底偏壓導線之偏壓分別相對於核心電壓VDD與參考電壓VSS的變動維持在該既定最小電壓位準的範圍內。

在其他實施例，基底偏壓可由晶片外提供，所以積體電路或晶片基底可以包括偏壓產生器或者是不包括偏壓產生器。例如，積體電路100或微處理器200可不包括偏壓產生器112，因此基底偏壓VBNA與VBPA由外部提供。同樣地，微處理器700不包括偏壓產生器718，以及微處理器800之基底偏壓電路810、816與822之任一或多個電路。當微處理器700未包括偏壓產生器時，由於控制裝置依然控制箝位裝置以及對應之電路，因此會有大體相同之動作。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的區域，任何熟習此項技藝者，在不脫離本發明之精神和區內，當可做些許的更動與潤飾，因此本發明之保護區當視後附之申請專利範圍所界定者為準。

100．．．積體電路

101．．．P型基底

102、202、706、810、816、822．．．基底偏壓電路

103、105、107．．．N型井區

104、106、708、710．．．基底偏壓導線

109．．．P型井區

111、726、824、P1、P2、P3、P4．．．P型通道裝置

112、718．．．偏壓產生器

113、728、826、N1、N2、N3、N4．．．N型通道裝置

114．．．控制裝置

115、117、127．．．P型擴散區

116．．．P型位準移位電路、LSP

118．．．N型位準移位電路、LSN

119、123、125．．．N型擴散區

121、129．．．閘極絕緣層

200、700、800．．．微處理器

201、722．．．P型緩衝器

203．．．N型緩衝器

301、401．．．反相器

701、702、703、704．．．象限

705．．．其他裝置

712．．．多個P型通道箝位裝置

714．．．多個N型通道箝位裝置

707、802．．．中央控制裝置

716．．．象限控制裝置

720．．．位準移位電路

804、806、808．．．區域

BCTL．．．偏壓控制信號

CCTL、QCTL、CTL1、CTL2、CTL3．．．控制信號

ENP、ENN．．．箝位致能信號

NC1~NC8．．．N型通道箝位裝置

PEN、NEN．．．箝制移位致能信號

PC1~PC8．．．P型通道箝位裝置

VBPA、VBNA．．．基底偏壓

VDD．．．核心電壓

VSS．．．參考電壓

第1圖係顯示根據本發明一實施例之一基底偏壓電路，上述基底偏壓電路包括整合於P型基底上之傳統CMOS裝置以及更顯示根據一實施例之整合於積體電路之基底偏壓電路之示意圖。

第2圖係顯示根據本發明一實施例之整合於微處理器晶片之基底偏壓電路之區塊圖，上述微處理器包括分佈的箝位裝置。

第3圖係顯示根據本發明一實施例所述之P型位準移位電路之示意圖，上述P型位準移位電路可作為第1圖及第2圖之P型位準移位電路。

第4圖係顯示根據本發明一實施例所述之N型位準移位電路之示意圖，上述N型位準移位電路可作為第1圖及第2圖之N型位準移位電路。

第5及6圖係顯示根據本發明一實施例所述之P型與N型緩衝器之示意圖。

第7圖係顯示根據本發明一實施例所述之整合於微處理器晶片之選擇區域之基底偏壓電路之示意圖，上述微處理器包括分佈的箝位裝置。

第8圖係顯示根據本發明一實施例所述之微處理器分為多個區域之區塊圖，上述區域分別包括基底偏壓電路與分佈的箝位裝置。

112．．．偏壓產生器

BCTL．．．控制信號

114．．．控制裝置

116．．．P型位準移位電路

118．．．N型位準移位電路

200．．．微處理器

202．．．基底偏壓電路

201．．．P型緩衝器

203．．．N型緩衝器

PEN、NEN．．．箝制移位致能信號

ENP、ENN．．．箝位致能信號

P1．．．P型通道裝置

N1．．．N型通道裝置

VBNA、VBPA．．．基底偏壓

BPEN、BNEN．．．緩衝箝制移位致能信號

PC1~PC8．．．P型通道箝位裝置

NC1~NC8．．．N型通道箝位裝置

Claims (27)

1. 一種微處理器，包括：一第一基底偏壓導線，於一第一操作模式期間，提供一第一基底偏壓；一第一電源供應節點，提供一核心電壓；至少一箝位裝置，耦接於上述第一基底偏壓導線與上述第一電源供應節點之間；以及一控制裝置，耦接於至少一上述箝位裝置，於一第二操作模式期間，導通至少一上述箝位裝置以箝制上述第一基底偏壓導線至上述第一電源供應節點以及於上述第一操作模式期間，不導通至少一上述箝位裝置，其中至少一上述箝位裝置包括一半導體裝置，具有一閘極、耦接於上述第一電源供應節點之一源極與耦接於上述第一基底偏壓之一汲極；其中上述控制裝置提供一第一箝位致能信號，以控制上述半導體裝置之上述閘極；其中該微處理器更包括：一位準移位電路，具有接收上述第一箝位致能信號之一輸入端，以及提供一箝制移位致能信號至上述半導體裝置之一輸出端；以及其中於上述第一操作模式期間，上述控制裝置設置上述第一箝位致能信號至上述核心電壓，並導致上述位準移位電路設置上述箝制移位致能信號至上述第一基底偏壓以不導通上述半導體裝置。
2. 如申請專利範圍第1項所述之微處理器，其中上述半導體裝置包括選自一P型通道裝置與一N型通道裝置之一者。
3. 如申請專利範圍第1項所述之微處理器，更包括：一第二基底偏壓導線，於上述第一操作模式期間提供一第二基底偏壓；一第二電源供應節點，提供一參考電壓；其中於上述第一操作模式時，上述第一基底偏壓相對於上述核心電壓具有一正電壓偏移，上述第二基底偏壓相對於上述參考電壓具有一負電壓偏移；其中至少一上述箝位裝置包括耦接於上述第一基底偏壓導線與上述第一電源供應節點之間之複數P型通道裝置，以及耦接於上述第二基底偏壓導線與上述第二電源供應節點之間之複數N型通道裝置；以及其中上述控制裝置包括一第一輸出端以及一第二輸出端，上述第一輸出端用以提供一第一箝位致能信號以控制上述P型通道裝置，上述第二輸出端用以提供一第二箝位致能信號以控制上述N型通道裝置。
4. 如申請專利範圍第3項所述之微處理器，更包括：一P型位準移位電路，具有耦接於上述控制裝置之上述第一輸出端之一輸入端，與耦接於至少一上述P型通道裝置之閘極之一輸出端；以及一N型位準移位電路，具有耦接於上述控制裝置之上述第二輸出端之一輸入端，與耦接於至少一上述N型通道 裝置之閘極之一輸出端；其中上述控制裝置切換上述第一箝位致能信號與上述第二箝位致能信號於上述參考電壓與上述核心電壓之間，其中上述P型位準移位電路根據上述第一箝位致能信號切換上述P型位準移位電路之上述輸出端於上述參考電壓與上述第一基底偏壓之間，以及上述N型位準移位電路根據上述第二箝位致能信號切換上述N型位準移位電路之上述輸出端於上述核心電壓與上述第二基底偏壓之間。
5. 如申請專利範圍第4項所述之微處理器，更包括：一P型緩衝器，具有耦接於上述P型位準移位電路之上述輸出端之一輸入端，以及耦接於至少一上述P型通道裝置之一輸出端；一N型緩衝器，具有耦接於上述N型位準移位電路之上述輸出端之一輸入端，以及耦接於至少一上述N型通道裝置之一輸出端；以及其中上述P型緩衝器切換上述P型緩衝器之上述輸出端於上述參考電壓與上述第一基底偏壓之間，上述N型緩衝器切換上述N型緩衝器之上述輸出端於上述核心電壓與上述第二基底偏壓之間。
6. 如申請專利範圍第1項所述之微處理器，更包括：一基底，具有一第一區域與一第二區域；複數第一半導體裝置，位於上述第一區域；複數第二半導體裝置，位於上述第二區域；以及其中上述第一基底偏壓導線繞線於位於上述基底之 上述第一區域之上述第一半導體裝置以於上述第一操作模式偏壓上述第一半導體裝置，而上述第二半導體裝置保持電力開啟。
7. 如申請專利範圍第6項所述之微處理器，其中上述箝位裝置係沿著位於上述基底之上述第一區域之上述第一基底偏壓導線分佈。
8. 如申請專利範圍第1項所述之微處理器，更包括：一基底，具有一第一區域與一第二區域；其中上述第一基底偏壓導線位於上述第一區域；一第二基底偏壓導線位於上述第二區域，並且於一第三操作模式提供一第二基底偏壓；至少一上述箝位裝置包括位於上述第一區域並耦接於上述第一基底偏壓導線與上述第一電源供應節點之間之複數第一箝位裝置，以及位於上述第二區域並耦接於上述第二基底偏壓導線與上述第一電源供應節點之間之複數第二箝位裝置；以及其中上述控制裝置於上述第二操作模式期間，導通上述第一箝位裝置與上述第二箝位裝置以箝制上述第一基底偏壓導線與上述第二基底偏壓導線至上述第一電源供應節點，於上述第一操作模式期間不導通上述第一箝位裝置且導通上述第二箝位裝置，並於上述第三操作模式期間不導通上述第二箝位裝置。
9. 如申請專利範圍第1項所述之微處理器，更包括：一基底，具有一第一區域與一第二區域； 其中上述第一基底偏壓導線位於上述第一區域；一第二基底偏壓導線位於上述第二區域，並且於上述第二操作模式提供一第二基底偏壓；至少一上述箝位裝置包括位於上述第一區域並耦接於上述第一基底偏壓導線與上述第一電源供應節點之間之複數第一箝位裝置，以及位於上述第二區域並耦接於上述第二基底偏壓導線與上述第一電源供應節點之間之複數第二箝位裝置；以及其中上述控制裝置於上述第二操作模式期間，導通上述第一箝位裝置且不導通上述第二箝位裝置以箝制上述第一基底偏壓導線至上述第一電源供應節點，於上述第一操作模式期間不導通上述第一箝位裝置且導通上述第二箝位裝置以箝制上述第二基底偏壓導線至上述第一電源供應節點。
10. 一種積體電路，包括：一基底；一第一基底偏壓導線與一第二基底偏壓導線，位於上述基底；一第一電源供應導體，位於上述基底，用以提供一核心電壓，上述核心電壓係相對於位於上述基底之一第二電源供應導體所提供之一參考電壓；其中於上述積體電路之一第一操作模式期間，提供一第一基底偏壓於上述第一基底偏壓導線，且提供一第二基底偏壓於上述第二基底偏壓導線，其中上述第一基底偏壓 高於上述核心電壓而上述第二基底偏壓低於上述參考電壓；至少一第一箝位裝置提供於上述基底，至少一上述第一箝位裝置分別耦接於上述第一電源供應導體與上述第一基底偏壓導線之間；至少一第二箝位裝置提供於上述基底，至少一上述第二箝位裝置分別耦接於上述第二電源供應導體與上述第二基底偏壓導線之間；以及一控制裝置具有用以控制至少一上述第一箝位裝置之一第一輸出端，以及用以控制至少一上述第二箝位裝置之一第二輸出端；其中上述控制裝置於上述第一操作模式不導通至少一上述第一箝位裝置與至少一上述第二箝位裝置，於一第二操作模式導通至少一上述第一箝位裝置與至少一上述第二箝位裝置，以箝制上述第一基底偏壓導線至上述第一電源供應導體以及箝制上述第二基底偏壓導線至上述第二電源供應導體；其中至少一上述第一箝位裝置包括一第一P型通道裝置，具有耦接於上述第一電源供應導體之一源極、耦接於上述第一基底偏壓導線之一汲極及由上述控制裝置之上述第一輸出端所控制之一閘極，以及其中至少一上述第二箝位裝置包括一第一N型通道裝置，具有耦接於上述第二電源供應導體之一源極、耦接於上述第二基底偏壓導線之一汲極及由上述控制裝置之上述第二輸出端所控制之一 閘極；以及其中該積體電路更包括：一第一位準移位電路，具有耦接於上述控制裝置之上述第一輸出端之一輸入端，以及耦接於上述第一P型通道裝置之上述閘極之一輸出端，其中上述控制裝置切換上述控制裝置之上述第一輸出端至上述參考電壓以導通上述第一P型通道裝置，及切換上述控制裝置之上述第一輸出端至上述核心電壓以不導通上述第一P型通道裝置，以及其中上述第一位準移位電路切換上述第一P型通道裝置之上述閘極至上述參考電壓以導通上述第一P型通道裝置，及切換上述第一P型通道裝置之上述閘極至上述第一基底偏壓以不導通上述第一P型通道裝置；以及一第二位準移位電路，具有耦接於上述控制裝置之上述第二輸出端之一輸入端，以及耦接於上述第一N型通道裝置之上述閘極之一輸出端，其中上述控制裝置切換上述控制裝置之上述第二輸出端至上述核心電壓以導通上述第一N型通道裝置，及切換上述控制裝置之上述第二輸出端至上述參考電壓以不導通上述第一N型通道裝置，以及其中上述第二位準移位電路切換上述第一N型通道裝置之上述閘極至上述核心電壓以導通將上述第一N型通道裝置，及切換上述第一N型通道裝置之上述閘極至第二基底偏壓以不導通上述第一N型通道裝置。
11. 如申請專利範圍第10項所述之積體電路，其中上述第一P型通道裝置包括耦接於上述第一基底偏壓導線之 一基底接點以及其中上述第一N型通道裝置包括耦接於上述第二基底偏壓導線之一基底接點。
12. 如申請專利範圍第10項所述之積體電路，更包括：至少一上述第一箝位裝置包括一第二P型通道裝置，具有耦接於上述第一電源供應導體之一源極，耦接於上述第一基底偏壓導線之一汲極與一閘極；一第一緩衝器，具有耦接於上述第一位準移位電路之上述輸出端之一輸入端，以及耦接上述第二P型通道裝置之上述閘極之一輸出端，其中上述第一緩衝器切換上述第一緩衝器之上述輸出端隨著上述第一位準移位電路之上述輸出端於上述參考電壓與上述第一基底偏壓之間；至少一上述第二箝位裝置包括一第二N型通道裝置，具有耦接於上述第二電源供應導體之一源極、耦接於上述第二基底偏壓導線之一汲極與一閘極；以及一第二緩衝器，具有耦接於上述第二位準移位電路之上述輸出端之一輸入端，以及耦接上述第二N型通道裝置之上述閘極之一輸出端，其中上述第二緩衝器切換上述第二緩衝器之上述輸出端隨著上述第二位準移位電路之上述輸出端於上述核心電壓與上述第二基底偏壓之間。
13. 如申請專利範圍第10項所述之積體電路，其中至少一上述第一箝位裝置包括沿著上述第一基底偏壓導線分佈的複數第一箝位裝置，用以於一第二狀態導通上述第一箝位裝置以維持上述第一基底偏壓導線之電壓於相對 於上述核心電壓之變動在一第一既定最小電壓位準內，其中至少一上述第二箝位裝置包括沿著上述第二基底偏壓導線分佈的複數第二箝位裝置，用以於上述第二操作模式導通上述第二箝位裝置以維持上述第二基底偏壓導線之電壓於相對於上述參考電壓之變動在一第二既定最小電壓位準內。
14. 如申請專利範圍第10項所述之積體電路，其中上述基底分為第一區域與第二區域，分別具有複數半導體裝置，以及其中上述第一基底偏壓導線、第二基底偏壓導線與至少一上述第一箝位裝置位於上述基底之上述第一區域。
15. 一種晶片雜訊減少方法，適用於一微處理器晶片，上述微處理器晶片包括用以減少次臨界漏電流之一第一基底偏壓導線，上述方法包括：當上述微處理器晶片於一第一電力狀態，箝制上述第一基底偏壓導線至一核心電壓；當上述微處理器晶片於一第二電力狀態，不箝制上述第一基底偏壓導線，並且提供一第一基底偏壓至上述第一基底偏壓導線；耦接一第一半導體裝置之一汲極與一源極於上述第一基底偏壓導線與上述核心電壓之間；當微處理器晶片於上述第一電力狀態，導通上述第一半導體裝置；當微處理器微處理器晶片於上述第二電力狀態，不導 通上述第一半導體裝置；其中提供第一基底偏壓之步驟更包括提供一偏移電壓以驅動上述第一基底偏壓導線的電壓高於上述核心電壓；以及其中不導通上述第一半導體裝置之步驟包括提供一第一箝制致能信號，上述第一箝制致能信號設置上述第一半導體裝置之一閘極至高於上述核心電壓之上述偏移電壓的電壓位準。
16. 如申請專利範圍第15項所述之晶片雜訊減少方法，其中箝制上述第一基底偏壓導線至上述核心電壓之步驟包括導通所選取的複數第一箝位裝置，上述複數第一箝位裝置用來維持上述基底偏壓導線之電壓於相對於上述核心電壓之變動在一第一既定最小電壓位準且複數第一箝位裝置沿著上述第一基底偏壓導線分佈。
17. 如申請專利範圍第15項所述之晶片雜訊減少方法，其中：提供第一基底偏壓之步驟更包括提供一偏移電壓以驅動上述第一基底偏壓導線的電壓低於上述核心電壓；以及其中不導通上述第一半導體裝置之步驟包括提供一第一箝制致能信號，上述第一箝制致能信號設置上述第一半導體裝置之一閘極至低於上述核心電壓之上述偏移電壓的電壓位準。
18. 如申請專利範圍第15項所述之晶片雜訊減少方 法，更包括：耦接一第二半導體裝置之一汲極與一源極於上述第一基底偏壓導線與上述核心電壓之間；以及於上述微處理器晶片提供一緩衝器，上述緩衝器用以緩衝上述第一箝位致能信號以提供一緩衝箝位致能信號至上述第二半導體裝置之一閘極，其中上述緩衝箝位致能信號與上述第一箝位致能信號之電壓位準相同。
19. 如申請專利範圍第17項所述之晶片雜訊減少方法，更包括：耦接一第二半導體裝置之一汲極與一源極於上述第一基底偏壓導線與上述核心電壓之間；以及於上述微處理器晶片提供一緩衝器，上述緩衝器用以緩衝上述第一箝位致能信號以提供一緩衝箝位致能信號至上述第二半導體裝置之一閘極，其中上述緩衝箝位致能信號與上述第一箝位致能信號之電壓位準相同。
20. 如申請專利範圍第15項所述之晶片雜訊減少方法，其中上述微處理器晶片分為一第一區域與一第二區域，並且包括一第二基底偏壓導線，其中上述第一基底偏壓導線位於上述第一區域，上述第二基底偏壓導線位於上述第二區域，上述晶片雜訊減少方法更包括：當上述微處理器晶片於上述第一電力狀態與上述第二電力狀態時，箝制上述第二基底偏壓導線至上述核心電壓；以及當上述微處理器晶片於一第三電力狀態，不箝制上述 第二基底偏壓導線並提供一第二基底偏壓至上述第二基底偏壓導線。
21. 如申請專利範圍第15項所述之晶片雜訊減少方法，其中上述微處理器晶片分為一第一區域與一第二區域，並且包括一第二基底偏壓導線，其中上述第一基底偏壓導線位於上述第一區域，上述第二基底偏壓導線位於上述第二區域，上述晶片雜訊減少方法更包括：當上述微處理器晶片於上述第二電力狀態時，箝制上述第二基底偏壓導線至上述核心電壓；以及當上述微處理器晶片於上述第一電力狀態，不箝制上述第二基底偏壓導線並提供一第二基底偏壓至上述第二基底偏壓導線。
22. 一種微處理器，包括：一第一基底偏壓導線，於一第一操作模式期間，提供一第一基底偏壓；一第一電源供應節點，提供一核心電壓；至少一箝位裝置，耦接於上述第一基底偏壓導線與上述第一電源供應節點之間；一控制裝置，耦接於至少一上述箝位裝置，於一第二操作模式期間，導通至少一上述箝位裝置以箝制上述第一基底偏壓導線至上述第一電源供應節點以及於上述第一操作模式期間，不導通至少一上述箝位裝置；一第二基底偏壓導線，於上述第一操作模式期間提供一第二基底偏壓； 一第二電源供應節點，提供一參考電壓；其中於上述第一操作模式時，上述第一基底偏壓相對於上述核心電壓具有一正電壓偏移，上述第二基底偏壓相對於上述參考電壓具有一負電壓偏移；其中至少一上述箝位裝置包括耦接於上述第一基底偏壓導線與上述第一電源供應節點之間之複數P型通道裝置，以及耦接於上述第二基底偏壓導線與上述第二電源供應節點之間之複數N型通道裝置；以及其中上述控制裝置包括一第一輸出端以及一第二輸出端，上述第一輸出端用以提供一第一箝位致能信號以控制上述P型通道裝置，上述第二輸出端用以提供一第二箝位致能信號以控制上述N型通道裝置；一P型位準移位電路，具有耦接於上述控制裝置之上述第一輸出端之一輸入端，與耦接於至少一上述P型通道裝置之閘極之一輸出端；一N型位準移位電路，具有耦接於上述控制裝置之上述第二輸出端之一輸入端，與耦接於至少一上述N型通道裝置之閘極之一輸出端；其中上述控制裝置切換上述第一箝位致能信號與上述第二箝位致能信號於上述參考電壓與上述核心電壓之間，其中上述P型位準移位電路根據上述第一箝位致能信號切換上述P型位準移位電路之上述輸出端於上述參考電壓與上述第一基底偏壓之間，以及上述N型位準移位電路根據上述第二箝位致能信號切換上述N型位準移位電路 之上述輸出端於上述核心電壓與上述第二基底偏壓之間；一P型緩衝器，具有耦接於上述P型位準移位電路之上述輸出端之一輸入端，以及耦接於至少一上述P型通道裝置之一輸出端；一N型緩衝器，具有耦接於上述N型位準移位電路之上述輸出端之一輸入端，以及耦接於至少一上述N型通道裝置之一輸出端；以及其中上述P型緩衝器切換上述P型緩衝器之上述輸出端於上述參考電壓與上述第一基底偏壓之間，上述N型緩衝器切換上述N型緩衝器之上述輸出端於上述核心電壓與上述第二基底偏壓之間。
23. 一種微處理器，包括：一第一基底偏壓導線，於一第一操作模式期間，提供一第一基底偏壓；一第一電源供應節點，提供一核心電壓；至少一箝位裝置，耦接於上述第一基底偏壓導線與上述第一電源供應節點之間；一控制裝置，耦接於至少一上述箝位裝置，於一第二操作模式期間，導通至少一上述箝位裝置以箝制上述第一基底偏壓導線至上述第一電源供應節點以及於上述第一操作模式期間，不導通至少一上述箝位裝置；一基底，具有一第一區域與一第二區域；其中上述第一基底偏壓導線位於上述第一區域；一第二基底偏壓導線位於上述第二區域，並且於一第 三操作模式提供一第二基底偏壓；至少一上述箝位裝置包括位於上述第一區域並耦接於上述第一基底偏壓導線與上述第一電源供應節點之間之複數第一箝位裝置，以及位於上述第二區域並耦接於上述第二基底偏壓導線與上述第一電源供應節點之間之複數第二箝位裝置；以及其中上述控制裝置於上述第二操作模式期間，導通上述第一箝位裝置與上述第二箝位裝置以箝制上述第一基底偏壓導線與上述第二基底偏壓導線至上述第一電源供應節點，於上述第一操作模式期間不導通上述第一箝位裝置且導通上述第二箝位裝置，並於上述第三操作模式期間不導通上述第二箝位裝置。
24. 一種微處理器，包括：一第一基底偏壓導線，於一第一操作模式期間，提供一第一基底偏壓；一第一電源供應節點，提供一核心電壓；至少一箝位裝置，耦接於上述第一基底偏壓導線與上述第一電源供應節點之間；一控制裝置，耦接於至少一上述箝位裝置，於一第二操作模式期間，導通至少一上述箝位裝置以箝制上述第一基底偏壓導線至上述第一電源供應節點以及於上述第一操作模式期間，不導通至少一上述箝位裝置；一基底，具有一第一區域與一第二區域；其中上述第一基底偏壓導線位於上述第一區域； 一第二基底偏壓導線位於上述第二區域，並且於上述第二操作模式提供一第二基底偏壓；至少一上述箝位裝置包括位於上述第一區域並耦接於上述第一基底偏壓導線與上述第一電源供應節點之間之複數第一箝位裝置，以及位於上述第二區域並耦接於上述第二基底偏壓導線與上述第一電源供應節點之間之複數第二箝位裝置；以及其中上述控制裝置於上述第二操作模式期間，導通上述第一箝位裝置且不導通上述第二箝位裝置以箝制上述第一基底偏壓導線至上述第一電源供應節點，於上述第一操作模式期間不導通上述第一箝位裝置且導通上述第二箝位裝置以箝制上述第二基底偏壓導線至上述第一電源供應節點。
25. 一種晶片雜訊減少方法，適用於一微處理器晶片，上述微處理器晶片包括用以減少次臨界漏電流之一第一基底偏壓導線，上述方法包括：當上述微處理器晶片於一第一電力狀態，箝制上述第一基底偏壓導線至一核心電壓；當上述微處理器晶片於一第二電力狀態，不箝制上述第一基底偏壓導線，並且提供一第一基底偏壓至上述第一基底偏壓導線；耦接一第一半導體裝置之一汲極與一源極於上述第一基底偏壓導線與上述核心電壓之間；當微處理器晶片於上述第一電力狀態，導通上述第一 半導體裝置；當微處理器微處理器晶片於上述第二電力狀態，不導通上述第一半導體裝置；其中：提供第一基底偏壓之步驟更包括提供一偏移電壓以驅動上述第一基底偏壓導線的電壓低於上述核心電壓；以及其中不導通上述第一半導體裝置之步驟包括提供一第一箝制致能信號，上述第一箝制致能信號設置上述第一半導體裝置之一閘極至低於上述核心電壓之上述偏移電壓的電壓位準。
26. 一種晶片雜訊減少方法，適用於一微處理器晶片，上述微處理器晶片包括用以減少次臨界漏電流之一第一基底偏壓導線，上述方法包括：當上述微處理器晶片於一第一電力狀態，箝制上述第一基底偏壓導線至一核心電壓；以及當上述微處理器晶片於一第二電力狀態，不箝制上述第一基底偏壓導線，並且提供一第一基底偏壓至上述第一基底偏壓導線；其中上述微處理器晶片分為一第一區域與一第二區域，並且包括一第二基底偏壓導線，其中上述第一基底偏壓導線位於上述第一區域，上述第二基底偏壓導線位於上述第二區域，上述晶片雜訊減少方法更包括：當上述微處理器晶片於上述第一電力狀態與上述第 二電力狀態時，箝制上述第二基底偏壓導線至上述核心電壓；以及當上述微處理器晶片於一第三電力狀態，不箝制上述第二基底偏壓導線並提供一第二基底偏壓至上述第二基底偏壓導線。
27. 一種晶片雜訊減少方法，適用於一微處理器晶片，上述微處理器晶片包括用以減少次臨界漏電流之一第一基底偏壓導線，上述方法包括：當上述微處理器晶片於一第一電力狀態，箝制上述第一基底偏壓導線至一核心電壓；以及當上述微處理器晶片於一第二電力狀態，不箝制上述第一基底偏壓導線，並且提供一第一基底偏壓至上述第一基底偏壓導線；其中上述微處理器晶片分為一第一區域與一第二區域，並且包括一第二基底偏壓導線，其中上述第一基底偏壓導線位於上述第一區域，上述第二基底偏壓導線位於上述第二區域，上述晶片雜訊減少方法更包括：當上述微處理器晶片於上述第二電力狀態時，箝制上述第二基底偏壓導線至上述核心電壓；以及當上述微處理器晶片於上述第一電力狀態，不箝制上述第二基底偏壓導線並提供一第二基底偏壓至上述第二基底偏壓導線。