JP2010122055A - 半導体装置の評価方法、評価装置、および、評価プログラム - Google Patents

Abstract

【課題】従来よりも正確な信頼性寿命を簡単に予測することのできる半導体装置の評価方法、評価装置、および、評価プログラムを提供する。
【解決手段】ＰＭＯＳトランジスタのゲート電極にストレス電圧を一定時間印加するストレス電圧印加ステップＳ４２と、一定時間の経過後、ドレイン電流Ｉｄを測定する測定ステップＳ４３と、ゲート電極にストレス電圧より絶対値の小さい回復電圧を一定時間印加する回復電圧印加ステップＳ４５と、一定時間の経過後、ドレイン電流Ｉｄを測定する測定ステップＳ４６と、測定ステップＳ４３で測定したドレイン電流Ｉｄと、測定ステップＳ４６で測定したドレイン電流Ｉｄとから、ドレイン電流劣化率ΔＩｄと作動時間の関係を近似した近似式を求める近似ステップと、近似式のドレイン電流劣化率ΔＩｄに、信頼性寿命の判断基準となる数値を代入することにより、信頼性寿命を算出する算出ステップと、を含む。
【選択図】 図４

Description

本発明は、電界効果トランジスタの電気的ストレスによる信頼性寿命を高精度で求める半導体装置の評価方法、評価装置、および、評価プログラムに関する。

Ｌｏｇｉｃ、ＥＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡＭなどのＬＳＩをはじめとする半導体装置において、信頼性保証は極めて重要であり、通常、１０〜１５年の保証が必要とされる。一方、これらの半導体装置を構成する電界効果トランジスタにおいて、バイアス温度不安定性（ＢＴＩ：Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）や、ホットキャリア（ＨＣ：Ｈｏｔ Ｃａｒｒｉｅｒ）注入による素子特性（トランジスタ特性）の劣化は、回路の動作不良を引き起こす原因となるので、これらの素子特性の劣化を加速試験により正確に予測する必要がある。さらに、近年ゲート絶縁膜の薄膜化が進み、素子特性の劣化による半導体装置の寿命劣化が深刻化している。

なお、ＢＴＩ劣化とは、ゲートに電圧を印加することにより素子特性に劣化が起こる現象をいい、ＰＭＯＳトランジスタのゲートに負のバイアスを印加することで発生するＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）劣化と、ＮＭＯＳトランジスタのゲートに正のバイアスを印加することで発生するＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）劣化の２つがある。

また、ＨＣ劣化とは、チャネル内のキャリアがチャネル方向の電界から大きなエネルギーを得て、ゲート絶縁膜界面のエネルギー障壁を越えて膜中に注入されることにより、素子特性に劣化が起こる現象をいう。

通常、電界効果トランジスタの信頼性寿命予測を行う場合、実際の使用環境よりも高温の環境で回路に高電圧を印加する加速試験（ストレス印加）を行い、実際の使用環境での素子特性の劣化量を予測している。

例えば、非特許文献１では、初めに、素子が劣化する前のトランジスタの特性値を測定し、その後、回路にＤＣ（直流）電圧によるストレス印加を行い、素子が劣化した後のトランジスタの特性値を測定する。そして、劣化前と劣化後の特性値の差から実際の使用環境での劣化量を予測することにより、半導体装置の寿命予測を行っている。

Ｍ．Ｅｒｓｈｏｖ， ｅｔ ａｌ．， Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．８３ １６４７（２００３）

しかしながら、実際の半導体装置では、このようなＤＣ的な回路動作はあまりしておらず、むしろ、電圧が変化するＡＣ（交流）的な回路動作をしている場合の方が多い。例えば、デジタル回路の実際の動作を考えた場合、ゲート電極に電圧が印加されている状態（オン）とゲート電極に印加される電圧が０Ｖとなる状態（オフ）とを繰り返すＡＣ動作である。したがって、非特許文献１の加速試験のように、一定電圧を印加して求めるＤＣ測定による寿命予測は、実際の動作を考えると寿命を過小評価してしまうという問題がある。

本発明は、上記に鑑みてなされたものであって、従来よりも正確な信頼性寿命を簡単に予測することのできる半導体装置の評価方法、評価装置、および、評価プログラムを提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、電界効果トランジスタの信頼性寿命を求める半導体装置の評価方法において、前記電界効果トランジスタのゲート電極に第１の電圧を第１の時間印加する第１の印加ステップと、前記第１の印加ステップの後、前記電界効果トランジスタの特性値を測定する第１の測定ステップと、前記第１の測定ステップの後、前記電界効果トランジスタの前記ゲート電極に前記第１の電圧より絶対値の小さい第２の電圧を第２の時間印加する第２の印加ステップと、前記第２の印加ステップの後、前記特性値を測定する第２の測定ステップと、前記第１の測定ステップで測定した前記特性値と、前記第２の測定ステップで測定した前記特性値とから、前記特性値と前記電界効果トランジスタの前記ゲート電極に電圧を印加する時間の合計の関係を近似した近似式を求める近似ステップと、前記近似式の前記特性値に、前記信頼性寿命の判断基準となる数値を代入することにより、前記信頼性寿命を算出する算出ステップと、を含むこと、を特徴とする。

また、本発明は、電界効果トランジスタの信頼性寿命を求める半導体装置の評価方法において、前記電界効果トランジスタのゲート電極に第１の電圧を第１の時間印加する第１の印加ステップと、前記第１の印加ステップの後、前記電界効果トランジスタの前記ゲート電極に前記第１の電圧より絶対値の小さい第２の電圧を第２の時間印加する第２の印加ステップと、前記第２の印加ステップの後、前記電界効果トランジスタの特性値を測定する測定ステップと、前記測定ステップで測定した前記特性値から、前記特性値と前記電界効果トランジスタの前記ゲート電極に電圧を印加する時間の合計の関係を近似した近似式を求める近似ステップと、前記近似式の前記特性値に、前記信頼性寿命の判断基準となる特定の数値を代入することにより、前記信頼性寿命を算出する算出ステップと、を含むこと、を特徴とする。

また、本発明は、電界効果トランジスタのゲート電極に、第１の電圧を第１の時間、または、前記第１の電圧より絶対値の小さい第２の電圧を第２の時間印加する印加手段と、前記印加手段による前記第１の時間印加後、および、前記第２の時間印加後、前記電界効果トランジスタの特性値を測定する測定手段と、前記第１の時間印加後に測定した前記特性値と、前記第２の時間印加後に測定した前記特性値とから、前記特性値と前記電界効果トランジスタの前記ゲート電極に電圧を印加する時間の合計の関係を近似した近似式を求める近似手段と、前記近似式の前記特性値に、前記電界効果トランジスタの信頼性寿命の判断基準となる数値を代入することにより、前記信頼性寿命を算出する算出手段と、を備えたこと、を特徴とする。

また、本発明は、電界効果トランジスタのゲート電極に、第１の電圧を第１の時間、または、前記第１の電圧より絶対値の小さい第２の電圧を第２の時間印加する印加手段と、前記印加手段による前記第２の時間印加後、前記電界効果トランジスタの特性値を測定する測定手段と、前記第２の時間印加後に測定した前記特性値から、前記特性値と前記電界効果トランジスタの前記ゲート電極に電圧を印加する時間の合計の関係を近似した近似式を求める近似手段と、前記近似式の前記特性値に、前記電界効果トランジスタの信頼性寿命の判断基準となる特定の数値を代入することにより、前記信頼性寿命を算出する算出手段と、を備えたこと、を特徴とする。

また、本発明は、電界効果トランジスタのゲート電極に第１の電圧を第１の時間印加する第１の印加ステップと、前記第１の印加ステップの後、前記電界効果トランジスタの特性値を測定する第１の測定ステップと、前記第１の測定ステップの後、前記電界効果トランジスタの前記ゲート電極に前記第１の電圧より絶対値の小さい第２の電圧を第２の時間印加する第２の印加ステップと、前記第２の印加ステップの後、前記特性値を測定する第２の測定ステップと、前記第１の測定ステップで測定した前記特性値と、前記第２の測定ステップで測定した前記特性値とから、前記特性値と前記電界効果トランジスタの前記ゲート電極に電圧を印加する時間の合計の関係を近似した近似式を求める近似ステップと、前記近似式の前記特性値に、前記電界効果トランジスタの信頼性寿命の判断基準となる数値を代入することにより、前記信頼性寿命を算出する算出ステップと、をコンピュータに実行させる。

また、本発明は、電界効果トランジスタのゲート電極に第１の電圧を第１の時間印加する第１の印加ステップと、前記第１の印加ステップの後、前記電界効果トランジスタの前記ゲート電極に前記第１の電圧より絶対値の小さい第２の電圧を第２の時間印加する第２の印加ステップと、前記第２の印加ステップの後、前記電界効果トランジスタの特性値を測定する測定ステップと、前記測定ステップで測定した前記特性値から、前記特性値と前記電界効果トランジスタの前記ゲート電極に電圧を印加する時間の合計の関係を近似した近似式を求める近似ステップと、前記近似式の前記特性値に、前記電界効果トランジスタの信頼性寿命の判断基準となる特定の数値を代入することにより、前記信頼性寿命を算出する算出ステップと、をコンピュータに実行させる。

本発明によれば、ゲート電極に、劣化が起こる第１の電圧と回復が起こる第２の電圧という異なる２つの電圧を交互に印加するステップを繰り返し、各ステップの終了後に特性値を測定し、特性値と電界効果トランジスタのゲート電極に電圧を印加する時間の合計（作動時間）の関係を近似した近似式を求め、近似式を使用して電界効果トランジスタの劣化による信頼性寿命を求めることができるので、従来よりも正確な信頼性寿命を簡単に求めることができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の評価方法、評価装置、および、評価プログラムの最良な実施の形態を詳細に説明する。図１は、本実施の形態にかかる評価装置のハードウェア構成を示す図である。評価装置１は、パーソナルコンピュータ２、半導体パラメータアナライザ３、および、配線４から構成されている。

パーソナルコンピュータ２は、ＣＰＵなどの制御装置と、ＲＯＭ（Read Only Memory）やＲＡＭなどの記憶装置と、ＨＤＤ、ＣＤドライブ装置などの外部記憶装置と、ディスプレイ装置などの表示装置と、キーボードやマウスなどの入力装置を備えている。

半導体パラメータアナライザ３は、半導体の電気特性の評価をする。配線４は、トランジスタのゲート、ソースおよびドレインの各電極と半導体パラメータアナライザ３を接続する。なお、本例では、電界効果トランジスタとしてＰＭＯＳトランジスタ５を使用した場合について説明する。

図２は、評価装置１の機能構成を示すブロック図である。評価装置１は、電圧印加部６、測定部７、近似部８、および、算出部９を備えて構成されている。

電圧印加部６は、ＰＭＯＳトランジスタ５のゲート、ソースおよびドレインの各電極に電圧を印加する。電圧印加部６は、具体的には、評価状況に応じて、ＰＭＯＳトランジスタ５のＩｄ−Ｖｇ特性（ドレイン電流−ゲート電圧特性）やドレイン電流Ｉｄ（閾値電圧Ｖｔｈ）を測定するために、ゲート電極およびドレイン電極に電圧を印加し、または、ＢＴＩ劣化が発生するようにゲート電極にストレス電圧を印加し、または、ＢＴＩ劣化が回復するようにゲート電極に回復電圧を印加する。

測定部７は、ＰＭＯＳトランジスタ５の各特性値を測定する。測定部７は、具体的には、Ｉｄ−Ｖｇ特性を測定し、または、ストレス電圧印加ステップにおける測定電圧下でのドレイン電流Ｉｄ（閾値電圧Ｖｔｈ）を測定し、または、回復電圧印加ステップにおける測定電圧下でのドレイン電流Ｉｄ（閾値電圧Ｖｔｈ）を測定する。

近似部８は、ＰＭＯＳトランジスタ５の各特性値と作動時間の関係を近似して近似式を求める。近似部８は、具体的には、ドレイン電流劣化率ΔＩｄと作動時間（または閾値電圧シフトΔＶｔｈと作動時間）の関係を近似して近似式を求める。なお、近似部８による近似方法については、後ほど詳しく説明する。

算出部９は、近似式からＰＭＯＳトランジスタ５の信頼性寿命を算出する。算出部９は、具体的には、ドレイン電流劣化率ΔＩｄと作動時間（または閾値電圧シフトΔＶｔｈと作動時間）の関係を近似した近似式に、特定のドレイン電流劣化率ΔＩｄ（閾値電圧シフトΔＶｔｈ）を代入することにより、信頼性寿命を算出する。なお、算出部９による信頼性寿命の算出方法については、後ほど詳しく説明する。

（従来のＢＴＩ劣化による信頼性寿命の算出方法）
ここで、従来の方法でＰＭＯＳトランジスタ５のＢＴＩ劣化による信頼性寿命を求める場合の問題点について説明する。初めに、ＢＴＩ劣化による信頼性寿命を求める従来の方法について説明する。図３は、ＢＴＩ劣化による信頼性寿命を求めるための従来の測定方法の一例を示すフローチャートである。

初めに、ＰＭＯＳトランジスタ５のＩｄ−Ｖｇ特性を測定し（ステップＳ３１）、初期（劣化前）のドレイン電流Ｉｄを求める。次に、ゲート電極に一定時間ストレス電圧を印加し（ステップＳ３２）、その後、ドレイン電流Ｉｄを測定する（ステップＳ３３）。次に、ストレス電圧印加時間が規定時間を越えたか否かを判断し（ステップＳ３４）、超えていない場合（ステップＳ３４：Ｎｏ）、一定時間のストレス電圧の印加（ステップＳ３２）とドレイン電流Ｉｄの測定（ステップＳ３３）とを繰り返す。そして、超えた場合（ステップＳ３４：Ｙｅｓ）、ＰＭＯＳトランジスタ５の動作確認のためＩｄ−Ｖｇ特性を測定し（ステップＳ３５）、測定を終了する。

そして、測定により得られた時間に対する劣化指標（本例では、ドレイン電流劣化率ΔＩｄ）をＰＭＯＳトランジスタ５の作動時間のべき乗で近似した近似式を求め、この近似式に特定のドレイン電流劣化率ΔＩｄを代入することにより、信頼性寿命を算出する。

このように、従来の方法では、ＤＣ（直流）電圧によるストレス印加を行い、ストレス印加による劣化前と劣化後の特性値の差から実際の使用環境での劣化量を予測することにより、半導体装置の寿命予測を行っている。しかしながら、ゲート電極にストレス電圧を印加して引き起こされるＢＴＩ劣化（ＨＣ劣化も含む）では、回復と呼ばれる現象が起こることが知られている。この現象は、ストレス印加後に再度ゲート電極にストレス印加の電圧値よりも絶対値の小さい電圧（回復電圧）を印加し、その後に、改めてドレイン電流Ｉｄ（閾値電圧Ｖｔｈ）の測定を行うと、ドレイン電流劣化率ΔＩｄ（閾値電圧シフトΔＶｔｈ）が小さくなるというものである。

そして、実際のデジタル回路の動作を考えると、ＡＣ的な動作、すなわち、ストレス印加による劣化とその後の回復が交互に起こると考えられるため、従来の方法では、測定による劣化量が実際の劣化量より大きくなってしまい、信頼性寿命を過小評価してしまうという問題がある。

これに対して、本実施の形態では、ゲート電極に、劣化が起こる電圧と回復が起こる電圧という異なる２つの電圧を交互に印加するステップを繰り返し、各ステップの終了後に、ドレイン電流Ｉｄ（閾値電圧Ｖｔｈ）を測定する。そして、測定により得られた時間に対するドレイン電流劣化率ΔＩｄ（閾値電圧シフトΔＶｔｈ）をＰＭＯＳトランジスタ５の作動時間のべき乗で近似した近似式を求め、この近似式に、特定のドレイン電流劣化率ΔＩｄ（閾値電圧シフトΔＶｔｈ）を代入することにより、より正確な信頼性寿命を算出する。

（本実施の形態におけるＢＴＩ劣化による信頼性寿命の算出方法）
次に、本実施の形態の方法で、ＰＭＯＳトランジスタ５のＢＴＩ劣化による信頼性寿命を求める方法について説明する。図４は、本実施の形態にかかるＢＴＩ劣化による信頼性寿命を求めるための測定方法を示すフローチャートである。本測定は、電圧印加部６および測定部７により行われる。なお本例では、測定は１２５度の雰囲気中で行われる。

初めに、ＰＭＯＳトランジスタ５のＩｄ−Ｖｇ特性を測定し（ステップＳ４１）、初期（劣化前）のドレイン電流Ｉｄを求める。本例では、ドレイン電極にＶｄ＝−５０［ｍＶ］または−１．２［Ｖ］を印加した状態で、ゲート電圧をＶｇ＝０〜−１．２［Ｖ］まで５０［ｍＶ］間隔で変化させ、その時のドレイン電流Ｉｄを測定することにより、初期（劣化前）のドレイン電流Ｉｄを求める。

次に、ゲート電極に一定時間ストレス電圧を印加する（ステップＳ４２）。ストレス電圧には、ゲート電極のゲート絶縁膜に劣化を引き起こす電圧値を設定する。本例では、ストレス電圧を、Ｖｇ^ｓｔ＝−１．３２［Ｖ］とする。また本例では、ストレス電圧の印加時間は、最初は５［秒］とし、これ以降巡ってきたステップＳ４２では、順に、５、１０、２０、４０、８０、１６０［秒］とする。すなわち、ストレス電圧の印加開始後、５×２^ｎ（ｎ＝０、１、２、３、４、５、６）［秒］経過した段階で、次のステップＳ４３へ移行する。

次に、ゲート電極およびドレイン電極に測定電圧を印加した状態で、ドレイン電流Ｉｄを測定する（ステップＳ４３）。本例では、ゲート電圧Ｖｇ＝−１．２［Ｖ］、ドレイン電圧Ｖｄ＝−１．２［Ｖ］を印加した状態で、ドレイン電流Ｉｄを測定する。

次に、ストレス電圧印加時間が、規定時間を越えたか否かを判断する（ステップＳ４４）。本例では、ストレス電圧印加時間が５×２^６＝３２０［秒］を越えたか否かを判断し、超えていない場合（ステップＳ４４：Ｎｏ）、ステップＳ４２へ戻り以下のステップを繰り返す。超えている場合（ステップＳ４４：Ｙｅｓ）、ステップＳ４５へ進む。図５は、ステップＳ４２〜Ｓ４４における測定方法の概念を説明する図である。従って、ストレス電圧の印加（ステップＳ４２）とドレイン電流Ｉｄの測定（ステップＳ４３）が規定時間内で繰り返されることとなる。なお、ステップＳ４２からステップＳ４３への移行、および、ステップＳ４３からステップＳ４２への移行は、瞬時に行われることが望ましい。

次に、ステップＳ４５で、ゲート電極に一定時間回復電圧を印加する。回復電圧は、ストレス電圧より絶対値が小さくゲート電極のゲート絶縁膜に劣化を引き起こさない電圧であれば、任意に設定することができる。本例では、回復電圧を、Ｖｇ＝０［Ｖ］とする。また本例では、回復電圧の印加時間は、最初は５［秒］とし、これ以降巡ってきたステップＳ４５では、順に、５、１０、２０、４０、８０、１６０［秒］とする。すなわち、回復電圧の印加開始後、５×２^ｎ（ｎ＝０、１、２、３、４、５、６）［秒］経過した段階で、次のステップＳ４６へ移行する。なお、ステップＳ４２におけるストレス電圧の印加時間とステップＳ４５における回復電圧の印加時間とが異なっていても、その差を考慮することにより、後ほど説明する近似式を求めることができる。

次に、ゲート電極およびドレイン電極に測定電圧を印加した状態で、ドレイン電流Ｉｄを測定する（ステップＳ４６）。本例では、ゲート電圧Ｖｇ＝−１．２［Ｖ］、ドレイン電圧Ｖｄ＝−１．２［Ｖ］を印加した状態で、ドレイン電流Ｉｄを測定する。

次に、回復電圧印加時間が、規定時間を越えたか否かを判断する（ステップＳ４７）。本例では、回復電圧印加時間が５×２^６＝３２０［秒］を越えたか否かを判断し、超えていない場合（ステップＳ４７：Ｎｏ）、ステップＳ４５へ戻り以下のステップを繰り返す。超えている場合（ステップＳ４７：Ｙｅｓ）、ステップＳ４８へ進む。従って、回復電圧の印加（ステップＳ４５）とドレイン電流Ｉｄの測定（ステップＳ４６）が規定時間内で繰り返されることとなる。なお、ステップＳ４５からステップＳ４６への移行、および、ステップＳ４６からステップＳ４５への移行は、瞬時に行われることが望ましい。

次に、ステップＳ４８で、劣化（ステップＳ４２〜Ｓ４４）と回復（ステップＳ４５〜Ｓ４７）のサイクルが所定の回数終了したか否かを判断し、終了しない場合（ステップＳ４８：Ｎｏ）、ステップＳ４２へ戻り以下のステップを繰り返す。劣化と回復のサイクル数は任意であるが、後ほど説明する近似式を求めるため最低２回は繰り返す必要があり、近似式の精度を高めるため３回以上繰り返すことが望ましい。

劣化と回復のサイクル数が所定の回数を終了している場合（ステップＳ４８：Ｙｅｓ）、Ｉｄ−Ｖｇ特性を測定し（ステップＳ４９）、測定を終了する。最後にＩｄ−Ｖｇ特性を測定するのは、ＰＭＯＳトランジスタ５が測定の最後まで正常に動作していたかを確認するためであり、必須の工程ではない。

上述したＢＴＩ劣化による信頼性寿命を求めるための測定方法では、ドレイン電流Ｉｄを測定する時に、ゲート電極およびドレイン電極に測定電圧を印加しており、厳密には、ドレイン電流Ｉｄの測定時にＨＣ劣化が発生しているが、測定にかかる時間は１秒以下と非常に短時間なため、ＨＣ劣化は非常に小さく無視することができる。

なお、本例では、ストレス電圧または回復電圧の印加開始後、５×２^ｎ（ｎ＝０、１、２、３、４、５、６）［秒］経過した段階で、ドレイン電流Ｉｄを測定しているが、ストレス電圧または回復電圧の印加開始後、所定の時間が経過する度に、ドレイン電流Ｉｄを測定してもよい。

上述した測定により、劣化と回復を繰り返した時の電流劣化率ΔＩｄの時間変化を得ることができる。図６は、上述した測定方法で得られた劣化時のドレイン電流劣化率ΔＩｄおよび回復時のドレイン電流劣化率ΔＩｄの変化と、時間との関係を示したグラフである。ここで、ドレイン電流劣化率ΔＩｄは、式（１）のように定義される。

ここで、Ｉｄ（ｔ）はｔ秒時におけるドレイン電流、Ｉｄ（０）は０秒（初期）時におけるドレイン電流である。そして、式（１）より、ドレイン電流劣化率ΔＩｄは、ドレイン電流の変化量を表すことがわかる。なお、本グラフでは、劣化と回復のサイクル（１サイクルあたり６４０秒）を十数回繰り返しており、グラフにおける時間は、最初の測定からの累計を表す。ここで、グラフ内の１サイクル内における劣化時のドレイン電流劣化率ΔＩｄの最終点（ストレス電圧印加時間の合計が３２０秒の時のドレイン電流劣化率ΔＩｄ）どうしを結ぶと劣化包絡線を描くことができる。同様に、グラフ内の１サイクル内における回復時のドレイン電流劣化率ΔＩｄの最終点（回復電圧印加時間の合計が３２０秒の時のドレイン電流劣化率ΔＩｄ）どうしを結ぶと回復包絡線を描くことができる。

図７は、図６における横軸の時間の一部を拡大したグラフであり、具体的には、０秒（測定開始）から２５６０秒（４サイクル終了）までの時間を拡大している。ここで、１サイクル中の劣化開始から終了までのドレイン電流劣化率ΔＩｄの変化を劣化の振幅と定義し、同様に、１サイクル中の回復開始から終了までのドレイン電流劣化率ΔＩｄの変化を回復の振幅と定義する。そうすると、劣化の振幅および回復の振幅は、最初の測定からの時間にほとんど依存せず、これらの絶対値もほぼ同程度であることがわかる。図８は、図７における劣化の振幅および回復の振幅と、時間との関係を示したグラフであるが、このグラフを見れば、劣化の振幅および回復の振幅が時間にほとんど依存せず、これらの絶対値もほぼ同程度であることがはっきりとわかる。

また、図９は、図６のグラフを両対数グラフで表示したグラフであり、さらに図１０は、図９における横軸の時間の一部を拡大したグラフである。そして、劣化包絡線および回復包絡線は、時間の経過とともに上昇し、ともに時間のべき乗（ａ×ｔ^ｂ）で表現することが可能である。ＰＭＯＳトランジスタ５が劣化と回復とを繰り返す場合、回復時と劣化時のドレイン電流劣化率ΔＩｄの差は、回復可能成分（定数ｃ）を意味し、この回復可能成分（定数ｃ）は、時間変化に対して変わらない。一方、回復包絡線（ａ×ｔ^ｂ）は、回復不可能な成分が時間の経過とともに蓄積されるため、時間経過とともに上昇していることがわかる。

これらの結果より、ドレイン電流劣化率ΔＩｄの劣化包絡線は、回復包絡線（ａ×ｔ^ｂ）に、回復可能成分（定数ｃ）をプラスした式（２）の近似式により表すことができる。

ここで、ｔは作動時間［秒］、ａ、ｂおよびｃは数値である。

図１１は、周波数が異なる場合のドレイン電流劣化率ΔＩｄの変化と、時間との関係を示したグラフである。本図では、周波数がそれぞれ、１／３２０、１／１６０、１／８０、１ｋ、１０ｋ、および、５００ｋ［Ｈｚ］の場合について示している。図をみると、低周波（１／３２０、１／１６０、１／８０［Ｈｚ］）、および、高周波（１ｋ、１０ｋ、５００ｋ［Ｈｚ］）のいずれも、回復包絡線がほぼ一致していることがわかる。また、同じ周波数（１／８０［Ｈｚ］）で２回測定した結果でも回復包絡線がほぼ一致しており、再現性があることがわかる。

また、図をみると、高周波ほどドレイン電流劣化率ΔＩｄが低下していることがわかる。従って、本実施の形態にかかる測定方法では、高周波で実動作する場合にも、信頼性寿命を過大評価しない。このため、本実施の形態にかかる測定方法は、従来の測定方法に比べて高精度に求めることが可能である一方、信頼性寿命を過大評価することはない。

図１２は、上述した測定方法による測定結果からＢＴＩ劣化による信頼性寿命を求める方法を示すフローチャートである。初めに、近似部８は、劣化終了点のドレイン電流劣化率ΔＩｄを抽出する（ステップＳ１２１）。本例の場合はサイクル数が３であるので、ストレス電圧印加時間の合計が３２０秒、９６０秒、および、１６００秒の時のドレイン電流劣化率ΔＩｄを抽出する。

次に、近似部８は、回復終了点のドレイン電流劣化率ΔＩｄを抽出する（ステップＳ１２２）。本例の場合はサイクル数が３であるので、ストレス電圧印加時間の合計が６４０秒、１２８０秒、および、１９２０秒の時のドレイン電流劣化率ΔＩｄを抽出する。

次に、近似部８は、劣化の振幅および回復の振幅を抽出する（ステップＳ１２３）。本例では、劣化の振幅として、劣化時のドレイン電流劣化率ΔＩｄの差（ストレス電圧印加時間の合計が０秒と３２０秒、６４０秒と９６０秒、１２８０秒と１６００秒の時のドレイン電流劣化率ΔＩｄの差）を抽出する。また、回復の振幅として、回復時のドレイン電流劣化率ΔＩｄの差（ストレス電圧印加時間の合計が３２０秒と６４０秒、９６０秒と１２８０秒、１６００秒と１９２０秒の時のドレイン電流劣化率ΔＩｄの差）を抽出する。

次に、近似部８は、ステップＳ１２１〜Ｓ１２３で抽出した値から、ドレイン電流劣化率ΔＩｄと作動時間ｔの関係を近似し、前述した式（２）の近似式を求める（ステップＳ１２４）。

最後に、近似部８は、ＰＭＯＳトランジスタ５のＢＴＩ劣化による信頼性寿命を算出する（ステップＳ１２５）。近似部８は、具体的には、式（２）の近似式に、ＢＴＩ劣化によりＰＭＯＳトランジスタ５の信頼性を保証できないと判断する基準となるドレイン電流劣化率ΔＩｄを代入することにより、そのドレイン電流劣化率ΔＩｄに対応する作動時間ｔを求める。なお、この時のドレイン電流劣化率ΔＩｄは、任意に設定可能である。そして、算出された作動時間ｔが、ＢＴＩ劣化による信頼性寿命となる。このようにして正確な信頼性寿命の予測が可能となる。

本発明は、回復の包絡線が劣化の時間変化の主要な要因であり、回復の包絡線を寿命予測の指針とすることを特徴とする。そして、実際の動作に近いＡＣ電圧でのストレス印加を行うことにより、ＡＣ的な動作環境下でのトランジスタ特性の劣化量の評価が可能となり、従来よりも高精度に信頼性寿命を予測して求めることが可能となる。

（変形例）
前述したように、ドレイン電流劣化率ΔＩｄの劣化包絡線は、回復包絡線（ａ×ｔ^ｂ）に、回復可能成分（定数ｃ）をプラスした式（２）のような近似式により表すことができる。しかしながら、回復可能成分（定数ｃ）の値が回復包絡線（ａ×ｔ^ｂ）の部分の数値と比べて小さく無視できる場合には、ドレイン電流劣化率ΔＩｄの劣化包絡線は、回復包絡線（ａ×ｔ^ｂ）のみの式（３）の近似式により表すことができる。

ここで、ｔは作動時間［秒］、ａおよびｂは数値である。

図１３は、測定結果からＢＴＩ劣化による信頼性寿命を求める方法の変形例を示すフローチャートである。初めに、近似部８は、回復終了点のドレイン電流劣化率ΔＩｄを抽出する（ステップＳ１３１）。本例の場合はサイクル数が３であるので、ストレス電圧印加時間の合計が６４０秒、１２８０秒、および、１９２０秒の時のドレイン電流劣化率ΔＩｄを抽出する。

次に、近似部８は、ステップＳ１３１で抽出した値から、ドレイン電流劣化率ΔＩｄと作動時間ｔの関係を近似し、前述した式（３）の近似式を求める（ステップＳ１３２）。

最後に、近似部８は、ＰＭＯＳトランジスタ５のＢＴＩ劣化による信頼性寿命を算出する（ステップＳ１３３）。近似部８は、具体的には、式（３）の近似式に、ＢＴＩ劣化によりＰＭＯＳトランジスタ５の信頼性を保証できないと判断する基準となるドレイン電流劣化率ΔＩｄを代入することにより、そのドレイン電流劣化率ΔＩｄに対応する作動時間ｔを求める。そして、算出された作動時間ｔが、ＢＴＩ劣化による信頼性寿命となる。このようにして正確な信頼性寿命の予測が可能となる。

このように、変形例では、劣化終了点のドレイン電流劣化率ΔＩｄを抽出しないで、すなわち、ストレス印加後のドレイン電流Ｉｄを測定しなくても近似式を求めることが可能となる。

なお、上述したＢＴＩ劣化による信頼性寿命の算出方法では、ドレイン電流劣化率ΔＩｄと作動時間ｔの関係を近似した近似式を用いて、ＰＭＯＳトランジスタのＢＴＩ劣化による信頼性寿命を求めているが、同様に、ドレイン電流Ｉｄの代わりに閾値電圧Ｖｔｈを測定し、閾値電圧シフトΔＶｔｈと作動時間ｔの関係を近似した式（４）の近似式を用いて、ＰＭＯＳトランジスタのＢＴＩ劣化による信頼性寿命を求めることができる。

ここで、ｔは作動時間［秒］、ａ、ｂおよびｃは数値である。

さらに、ドレイン電流劣化率ΔＩｄの代わりに、ＢＴＩ劣化と依存性がある他の物理量、例えば、相互コンダクタンス変化量、界面準位量を用いて、ＰＭＯＳトランジスタのＢＴＩ劣化による信頼性寿命を求めることができる。

また、本実施の形態では、ＰＭＯＳトランジスタのＢＴＩ（ＮＢＴＩ）劣化による信頼性寿命を求める方法について説明しているが、同様に、ＮＭＯＳトランジスタのＢＴＩ（ＰＢＴＩ）劣化による信頼性寿命を求めることができる。さらに、ストレス電圧印加時および回復電圧印加時に、ゲート電極だけでなくドレイン電極にもストレス電圧または回復電圧を印加することにより、ＨＣ劣化による信頼性寿命を求めることができる。

その他、本発明の要旨を逸脱しない範囲で、種々変形しても実施可能である。

また、本実施の形態にかかる評価装置で実行される評価プログラムは、ＲＯＭ等に予め組み込まれて提供される。

本実施の形態にかかる評価装置で実行される評価プログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。

さらに、本実施の形態にかかる評価装置で実行される評価プログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施の形態にかかる評価装置で実行される評価プログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。

本実施の形態の評価装置で実行される評価プログラムは、上述した各部（電圧印加部、測定部、近似部、および、算出部）を含むモジュール構成となっており、実際のハードウェアとしてはＣＰＵ（プロセッサ）が上記ＲＯＭから評価プログラムを読み出して実行することにより上記各部が主記憶装置上にロードされ、電圧印加部、測定部、近似部、および、算出部が主記憶装置上に生成されるようになっている。

このように、本実施の形態にかかる評価装置によれば、ゲート電極に、劣化が起こるストレス電圧と回復が起こる回復電圧という異なる２つの電圧を交互に印加するステップを繰り返し、各ステップの終了後にドレイン電流Ｉｄを測定し、測定により得られたドレイン電流Ｉｄからドレイン電流劣化率ΔＩｄと作動時間ｔの関係を近似した近似式を求め、この近似式を使用してＰＭＯＳトランジスタの劣化による信頼性寿命を求めることができるので、従来よりも正確な信頼性寿命を簡単に求めることが可能となる。

本発明は、全ての電界効果トランジスタに有用である。

本実施の形態にかかる評価装置のハードウェア構成を示す図である。 評価装置の機能構成を示すブロック図である。 ＢＴＩ劣化による信頼性寿命を求めるための従来の測定方法の一例を示すフローチャートである。 本実施の形態にかかるＢＴＩ劣化による信頼性寿命を求めるための測定方法を示すフローチャートである。 ステップＳ４２〜Ｓ４４における測定方法の概念を説明する図である。 上述した測定方法で得られた劣化時のドレイン電流劣化率および回復時のドレイン電流劣化率の変化と、時間との関係を示したグラフである。 図６における横軸の時間の一部を拡大したグラフである。 図７における劣化の振幅および回復の振幅と、時間との関係を示したグラフである。 図６のグラフを両対数グラフで表示したグラフである。 図９における横軸の時間の一部を拡大したグラフである。 周波数が異なる場合のドレイン電流劣化率の変化と、時間との関係を示したグラフである。 上述した測定方法による測定結果からＢＴＩ劣化による信頼性寿命を求める方法を示すフローチャートである。 測定結果からＢＴＩ劣化による信頼性寿命を求める方法の変形例を示すフローチャートである。

符号の説明

１ 評価装置
２ パーソナルコンピュータ
３ 半導体パラメータアナライザ
４ 配線
５ ＰＭＯＳトランジスタ
６ 電圧印加部
７ 測定部
８ 近似部
９ 算出部

Claims (15)

1. 電界効果トランジスタの信頼性寿命を求める半導体装置の評価方法において、
   前記電界効果トランジスタのゲート電極に第１の電圧を第１の時間印加する第１の印加ステップと、
   前記第１の印加ステップの後、前記電界効果トランジスタの特性値を測定する第１の測定ステップと、
   前記第１の測定ステップの後、前記電界効果トランジスタの前記ゲート電極に前記第１の電圧より絶対値の小さい第２の電圧を第２の時間印加する第２の印加ステップと、
   前記第２の印加ステップの後、前記特性値を測定する第２の測定ステップと、
   前記第１の測定ステップで測定した前記特性値と、前記第２の測定ステップで測定した前記特性値とから、前記特性値と前記電界効果トランジスタの前記ゲート電極に電圧を印加する時間の合計の関係を近似した近似式を求める近似ステップと、
   前記近似式の前記特性値に、前記信頼性寿命の判断基準となる数値を代入することにより、前記信頼性寿命を算出する算出ステップと、を含むこと、
   を特徴とする半導体装置の評価方法。
2. 前記近似ステップは、前記近似式として、下記式（１）を求めること、を特徴とする請求項１に記載の半導体装置の評価方法。
   

   

   （ｔは前記ゲート電極に電圧を印加する時間の合計［秒］、ａ、ｂおよびｃは数値である。）
3. 前記近似ステップは、前記第２の測定ステップで測定した前記特性値から、前記特性値と、前記電界効果トランジスタの前記ゲート電極に電圧を印加する時間の合計の関係を求めるとともに、前記第１の測定ステップで測定した前記特性値と、前記第２の測定ステップで測定した前記特性値の差を求めること、を特徴とする請求項１または２に記載の半導体装置の評価方法。
4. 前記第１の印加ステップ、前記第１の測定ステップ、前記第２の印加ステップ、および、前記第２の測定ステップを、少なくとも３回以上繰り返すこと、を特徴とする請求項１から３のいずれか一項に記載の半導体装置の評価方法。
5. 前記特性値は、ドレイン電流変化量であること、を特徴とする請求項１から４のいずれか一項に記載の半導体装置の評価方法。
6. 前記特性値は、閾値電圧シフトであること、を特徴とする請求項１から４のいずれか一項に記載の半導体装置の評価方法。
7. 電界効果トランジスタの信頼性寿命を求める半導体装置の評価方法において、
   前記電界効果トランジスタのゲート電極に第１の電圧を第１の時間印加する第１の印加ステップと、
   前記第１の印加ステップの後、前記電界効果トランジスタの前記ゲート電極に前記第１の電圧より絶対値の小さい第２の電圧を第２の時間印加する第２の印加ステップと、
   前記第２の印加ステップの後、前記電界効果トランジスタの特性値を測定する測定ステップと、
   前記測定ステップで測定した前記特性値から、前記特性値と前記電界効果トランジスタの前記ゲート電極に電圧を印加する時間の合計の関係を近似した近似式を求める近似ステップと、
   前記近似式の前記特性値に、前記信頼性寿命の判断基準となる数値を代入することにより、前記信頼性寿命を算出する算出ステップと、を含むこと、
   を特徴とする半導体装置の評価方法。
8. 前記近似ステップは、前記近似式として、下記式（２）を求めること、を特徴とする請求項７に記載の半導体装置の評価方法。
   

   

   （ｔは前記ゲート電極に電圧を印加する時間の合計［秒］、ａおよびｂは数値である。）
9. 前記第１の印加ステップ、前記第２の印加ステップ、および、前記測定ステップを、少なくとも３回以上繰り返すこと、を特徴とする請求項７または８に記載の半導体装置の評価方法。
10. 前記特性値は、ドレイン電流変化量であること、を特徴とする請求項７から９のいずれか一項に記載の半導体装置の評価方法。
11. 前記特性値は、閾値電圧シフトであること、を特徴とする請求項７から９のいずれか一項に記載の半導体装置の評価方法。
12. 電界効果トランジスタのゲート電極に、第１の電圧を第１の時間、または、前記第１の電圧より絶対値の小さい第２の電圧を第２の時間印加する印加手段と、
    前記印加手段による前記第１の時間印加後、および、前記第２の時間印加後、前記電界効果トランジスタの特性値を測定する測定手段と、
    前記第１の時間印加後に測定した前記特性値と、前記第２の時間印加後に測定した前記特性値とから、前記特性値と前記電界効果トランジスタの前記ゲート電極に電圧を印加する時間の合計の関係を近似した近似式を求める近似手段と、
    前記近似式の前記特性値に、前記電界効果トランジスタの信頼性寿命の判断基準となる数値を代入することにより、前記信頼性寿命を算出する算出手段と、を備えたこと、
    を特徴とする半導体装置の評価装置。
13. 電界効果トランジスタのゲート電極に、第１の電圧を第１の時間、または、前記第１の電圧より絶対値の小さい第２の電圧を第２の時間印加する印加手段と、
    前記印加手段による前記第２の時間印加後、前記電界効果トランジスタの特性値を測定する測定手段と、
    前記第２の時間印加後に測定した前記特性値から、前記特性値と前記電界効果トランジスタの前記ゲート電極に電圧を印加する時間の合計の関係を近似した近似式を求める近似手段と、
    前記近似式の前記特性値に、前記電界効果トランジスタの信頼性寿命の判断基準となる数値を代入することにより、前記信頼性寿命を算出する算出手段と、を備えたこと、
    を特徴とする半導体装置の評価装置。
14. 電界効果トランジスタのゲート電極に第１の電圧を第１の時間印加する第１の印加ステップと、
    前記第１の印加ステップの後、前記電界効果トランジスタの特性値を測定する第１の測定ステップと、
    前記第１の測定ステップの後、前記電界効果トランジスタの前記ゲート電極に前記第１の電圧より絶対値の小さい第２の電圧を第２の時間印加する第２の印加ステップと、
    前記第２の印加ステップの後、前記特性値を測定する第２の測定ステップと、
    前記第１の測定ステップで測定した前記特性値と、前記第２の測定ステップで測定した前記特性値とから、前記特性値と前記電界効果トランジスタの前記ゲート電極に電圧を印加する時間の合計の関係を近似した近似式を求める近似ステップと、
    前記近似式の前記特性値に、前記電界効果トランジスタの信頼性寿命の判断基準となる数値を代入することにより、前記信頼性寿命を算出する算出ステップと、
    をコンピュータに実行させるための評価プログラム。
15. 電界効果トランジスタのゲート電極に第１の電圧を第１の時間印加する第１の印加ステップと、
    前記第１の印加ステップの後、前記電界効果トランジスタの前記ゲート電極に前記第１の電圧より絶対値の小さい第２の電圧を第２の時間印加する第２の印加ステップと、
    前記第２の印加ステップの後、前記電界効果トランジスタの特性値を測定する測定ステップと、
    前記測定ステップで測定した前記特性値から、前記特性値と前記電界効果トランジスタの前記ゲート電極に電圧を印加する時間の合計の関係を近似した近似式を求める近似ステップと、
    前記近似式の前記特性値に、前記電界効果トランジスタの信頼性寿命の判断基準となる数値を代入することにより、前記信頼性寿命を算出する算出ステップと、
    をコンピュータに実行させるための評価プログラム。

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