JP2010205882A - 半導体装置の信頼性試験方法及び信頼性試験装置 - Google Patents
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Abstract
【課題】トランジスタ特性劣化量の回復に起因する誤差を発生させることなく、しきい値電圧シフトを正確に評価する。
【解決手段】初期しきい値電圧Vt、初期線形ドレイン電流Idlin1及び初期飽和ドレイン電流Idsat1を測定する。次に、ストレスゲート電圧Vgstress を印加しながら、Vgstress よりも小さい測定ゲート電圧Vgを間欠的に印加し、線形ドレイン電流Idlin2及び飽和ドレイン電流Idsat2を測定する。次に、Idlin1及びIdlin2から線形ドレイン電流の劣化率ΔIdlin/Idlinを求め、Idsat1及びIdsat2から飽和ドレイン電流の劣化率ΔIdsat/Idsatを求め、ΔVt=−(ΔIdsat/Idsat−ΔIdlin/Idlin)×(Vg−Vt)に従ってしきい値電圧シフトΔVtを算出する。
【選択図】図1
【解決手段】初期しきい値電圧Vt、初期線形ドレイン電流Idlin1及び初期飽和ドレイン電流Idsat1を測定する。次に、ストレスゲート電圧Vgstress を印加しながら、Vgstress よりも小さい測定ゲート電圧Vgを間欠的に印加し、線形ドレイン電流Idlin2及び飽和ドレイン電流Idsat2を測定する。次に、Idlin1及びIdlin2から線形ドレイン電流の劣化率ΔIdlin/Idlinを求め、Idsat1及びIdsat2から飽和ドレイン電流の劣化率ΔIdsat/Idsatを求め、ΔVt=−(ΔIdsat/Idsat−ΔIdlin/Idlin)×(Vg−Vt)に従ってしきい値電圧シフトΔVtを算出する。
【選択図】図1
Description
本発明は、MIS型トランジスタの特性劣化であるBTI劣化に対する信頼性試験方法及び信頼性試験装置に関する。
近年、半導体集積回路装置の高集積化、微細化及び高性能化に伴って、MIS(metal insulator semiconductor )トランジスタに用いられるゲート絶縁膜においては、世代ごとに薄膜化が進行している。トランジスタの駆動能力の向上には、このゲート絶縁膜の薄膜化が非常に有効であるため、ゲート絶縁膜の薄膜化は電源電圧の低電圧化のスピードを上回るペースで進行している。その結果、ゲート絶縁膜に印加される電界強度は世代ごとに増大の一途をたどっている。
このため、ゲート絶縁膜の信頼性を維持することは世代ごとに難しさを増している。特に、PchトランジスタのNBTI(Negative Bias Temperature Instability )劣化は深刻さを増している。このNBTI劣化は、負のゲート電圧を印加することにより、ゲート絶縁膜中に電荷トラップが生じたり、ゲート絶縁膜−基板間に界面準位が発生する結果、ドレイン電流劣化やしきい値電圧シフトが生じる現象である。
また、近年、極薄ゲート絶縁膜のリーク電流を低減するために、従来のSiO2 膜やSiON膜に代えてHfSiON膜やHfO2 膜等の高誘電体膜の採用が検討されている。これらの高誘電率膜を使用したNchMISトランジスタでは、PBTI(Positive Bias Temperature Instability )劣化が発生する。このPBTI劣化は、正のゲート電圧を印加することにより、ゲート絶縁膜中に電荷トラップが発生し、その結果、ドレイン電流劣化やしきい値電圧シフトが生じる現象である。
NBTI劣化及びPBTI劣化を総称してBTI(Bias Temperature Instability)劣化という。これらのBTI劣化に関しては、デバイス寸法の微細化に伴うゲート絶縁膜電界強度の増大に起因して、正確な評価を行うことが困難になってきているため、従来の寿命推定方法によって寿命を正確に推定することも困難になってきている。
次に、従来のBTI劣化の信頼性試験方法について、図8(a)、(b)を参照しながら説明する。尚、以下の説明は、PchMISトランジスタに対するNBTI信頼性試験方法を中心に行うが、NchMISトランジスタに対するPBTI信頼性試験方法についても、以下の説明においてMISトランジスタの導電型と各電圧の極性とを反転することにより実施することができる。
図8(a)、(b)は、従来のMeasure−Stress−Mesure法によるNBTI信頼性試験方法を説明する図であり、このMeasure−Stress−Mesure法は現在、標準的な試験方法として広く使用されている。
図8(a)は、PchMISトランジスタのNBTI試験を実施する際の各端子の電圧設定を示している。図8(a)に示すように、n型基板51上にゲート電極52がゲート絶縁膜53を介して形成されている。ゲート電極52の一側方のn型基板51の表面部にはp+ソース領域54が形成されていると共に、ゲート電極52の他側方のn型基板51の表面部にはp+ドレイン領域55が形成されている。ゲート電極52の直下のn型基板51の表面部はp型チャンネル56となる。ゲート電極52はゲート電圧源57に電気的に接続されていると共にp+ドレイン領域55はドレイン電圧源58に電気的に接続されている。
NBTI試験を実施する際には、ゲート電圧源57によってPchMISトランジスタのゲート電極52に負のゲート電圧Vgが印加されると共に、ドレイン電圧源58によってp+ドレイン領域55に0V又は負のドレイン電圧Vdが印加される。さらに、基板51及びp+ソース領域54は接地されている。
図8(b)は、Measure−Stress−Measure法によってPchMISトランジスタのNBTI信頼性試験を実施する際のタイミングチャートである。図8(b)において、1はゲート電圧Vgの時間変化、2はドレイン電圧Vdの時間変化、3はしきい値電圧シフトΔVt等のトランジスタ特性劣化量の時間変化をそれぞれ示している。また、図8(b)において、4はストレス時間、14はホールド時間、5は測定時間をそれぞれ示している。さらに、図8(b)において、8は線形ドレイン電圧Vdlin、9は飽和ドレイン電圧Vdsat、15は相互コンダクタンスgm及びしきい値電圧Vtを測定するタイミング、10は線形ドレイン電流Idlinを測定するタイミング、11は飽和ドレイン電流Idsatを測定するタイミング、12はストレス時間中のトランジスタ特性劣化量の時間変化、16はホールド時間及び測定時間中のトランジスタ特性劣化量の回復の時間変化をそれぞれ示している。
まず、図8(b)に示す最初のストレス(ストレスゲート電圧)印加を行う前に、NBTI信頼性試験を行うPchMISトランジスタに対して、初期のId−Vg特性をドレイン電圧Vd=−Vdlin及びVd=−Vdsatのそれぞれの条件で測定する。これにより、初期相互コンダクタンスgm、初期しきい値電圧Vt、初期線形ドレイン電流Idlin、初期飽和ドレイン電流Idsatを求めることができる。
次に、ゲート電圧Vgの時間変化1、及びドレイン電圧Vdの時間変化2に示すように、ドレイン電圧Vd=0Vに設定し、ゲート電圧Vg=−Vgstress(ストレスゲート電圧)に設定し、ストレス時間4の間、ストレス印加を継続する。このストレス時間4中に、トランジスタ特性劣化量の時間変化3に示すように、MISトランジスタのNBTI劣化は進行し、しきい値電圧シフトΔVt等のトランジスタ特性劣化量12は時間の経過とともに増加する。尚、このストレス時間4中にはトランジスタ特性劣化量の測定は行わない。
次に、所定のストレス時間4が経過した後、ストレスゲート電圧Vgstressの印加を中止してVg=0Vに設定し直し、その状態をホールド時間14の間維持する。これにより、ストレス解除に伴う過渡的な応答を減衰させ、測定系を電気的に安定させる。
次に、線形ドレイン電圧(Vdlin)8を印加する。線形ドレイン電圧8としては、通常、Vdlin=−0.05V又は−0.1Vの一定値が用いられる。この状態で測定時間5の間にゲート電圧VgをVg=0Vから−Vddまでスイープする。ここで、Vddは実使用時の標準的電源電圧である。この測定時間5の間に各ゲート電圧Vgにおけるドレイン電流Idを測定する。この測定値に基づいて、相互コンダクタンスgmを(式1)により算出すると共にしきい値電圧Vtを(式2)により算出する。
gm=max(dId/dVg) ・・・(式1)
Vt=(Vg@gm)−Vdlin/2−(Id@gm)/gm ・・・(式2)
尚、(式1)におけるmax(dId/dVg)はゲート電圧VgをVg=0Vから−Vddまでスイープして得られたドレイン電流Idを用いて、各VgにおけるdId/dVgを計算して得られた値の最大値を意味する。また、(式2)におけるVg@gmは、(式1)におけるgmの計算においてdId/dVgが最大値になったときのVgを意味し、(式2)におけるId@gmは(式1)におけるgmの計算においてdId/dVgが最大値になったときのIdを意味する。
Vt=(Vg@gm)−Vdlin/2−(Id@gm)/gm ・・・(式2)
尚、(式1)におけるmax(dId/dVg)はゲート電圧VgをVg=0Vから−Vddまでスイープして得られたドレイン電流Idを用いて、各VgにおけるdId/dVgを計算して得られた値の最大値を意味する。また、(式2)におけるVg@gmは、(式1)におけるgmの計算においてdId/dVgが最大値になったときのVgを意味し、(式2)におけるId@gmは(式1)におけるgmの計算においてdId/dVgが最大値になったときのIdを意味する。
ここで、gm及びVtを測定するタイミング15におけるゲート電圧Vgは、通常、しきい値電圧Vtの近傍の低い電圧である。また、Vg=−Vddとなるタイミング10においてドレイン電流をIdlinとして測定する。
次に、再びVg=Vd=0Vのホールド時間14を設定した後、飽和ドレイン電圧(Vdsat)9を印加する。飽和ドレイン電圧Vdsatとしては、通常、実使用時の標準電源電圧Vddを使用する。この状態で測定時間5の間にゲート電圧VgをVg=0Vから−Vddまでスイープする。この測定時間5の間に各ゲート電圧Vgにおけるドレイン電流Idを測定する。特に、Vg=−Vddとなるタイミング11においてドレイン電流をIdsatとして測定する。
次に、再度ホールド時間14を設定した後、ストレス時間4の間、前述のようにストレス印加を継続する。
以降は測定終了条件に達するまで、ストレス印加と測定とを間欠的に繰り返す。ストレス時間4については、通常、総ストレス時間が増加するにつれて長く設定する。また、各測定については、通常、同一条件で行う。測定終了条件については、例えば、信頼性試験時間が所定の時間に達した場合、トランジスタ特性劣化量が所定の劣化量に達した場合、又はその他の基準条件が満たされた場合に測定を終了するものとする。
しかし、前述のMeasure−Stress−Measure法では、ストレス印加を解除するホールド時間14及び測定時間5の間に、ストレス時間4中にゲート絶縁膜中に発生した電荷トラップが回復したり、又はストレス時間4中にゲート絶縁膜−基板間に発生した界面準位が回復することが知られている。このため、ストレス時間4中に増加したトランジスタ特性劣化量12は、ホールド時間14及び測定時間5において「トランジスタ特性劣化量の回復の時間変化16」に示すように回復する。その結果、gm及びVtを測定するタイミング15においては、やや回復したトランジスタ特性を測定することになり、ストレス時間4の経過直後のgm及びVtの劣化量に対して誤差を生じる。さらに、Idlinを測定するタイミング10、Idsatを測定するタイミング11においては、トランジスタ特性劣化量の回復はさらに進行する結果、ストレス時間4の経過直後のIdlin及びIdsatの劣化量に対して、さらに大きな誤差を生じる。
このMeasure−Stress−Measure法でのトランジスタ特性劣化量の回復による誤差という問題を解決するために、高速パルスIV測定器を用いてホールド時間14や測定時間5を数μsや数ns程度の非常に短時間に設定し、トランジスタ特性劣化量の回復が発生する前に測定を実施する手法が開発されている。しかしながら、この手法によれば、特殊な高速パルスIV測定器を必要とする上に測定誤差が大きく、また、製品開発や品質保証時に必要となる多数同時測定を実施することが現実的に不可能となる。
一方、前述の問題に対して、トランジスタ特性劣化量回復の無い測定手法として、DC測定に基づいたオン・ザ・フライ(On−the−fly)と呼ばれる手法が提案されている。このオン・ザ・フライ法は、ストレス電圧条件に近い条件で測定を行うもので、測定時におけるトランジスタ特性劣化量の回復がほとんど起こらないため、当該回復に起因する誤差が発生しない。また、オン・ザ・フライ法は、DC測定に基づいた手法であるために、汎用性が高く且つ製品開発や品質保証時に必要となる多数同時測定を可能とする手法である。
以下、従来のオン・ザ・フライ法について説明する。尚、オン・ザ・フライ法については、非特許文献1において測定手法が提案されており、非特許文献2においてしきい値電圧シフトΔVtの計算手法が提案されている。
図9は、従来のオン・ザ・フライ法を用いてPchMISトランジスタのNBTI信頼性試験を実施する際の各ステップを示すフローチャートである。
まず、ステップS1において、トランジスタの初期Vt及び初期Idlinを、−Vg=Vgstress、−Vd=Vdlinの条件で測定する。
次に、ステップS2において、−Vg=Vgstress、Vd=0Vの条件でストレス印加を行う。
次に、ステップS2の途中に、ステップS3において、ストレス電圧条件に近い条件、例えば−Vg=Vgstressを維持しながら、間欠的にストレス時間tにおいて−Vd=Vdlinに設定してIdlin(t)を測定する。
次に、ステップS4において、下記(式3)により、初期値に対する劣化率ΔIdlin/Idlinを求め、劣化率ΔIdlin/Idlinと初期Vtとから、下記(式4)により、しきい値電圧シフトΔVtを計算する。
ΔIdlin/Idlin=(Idlin(t)−Idlin)/Idlin
・・・(式3)
ΔVt=−(ΔIdlin/Idlin)×(Vg−Vt) ・・・(式4)
尚、(式4)は、下記の線形ドレイン電流Idの(式5)を、μ一定の条件の下でVgについて微分することにより導出される。
・・・(式3)
ΔVt=−(ΔIdlin/Idlin)×(Vg−Vt) ・・・(式4)
尚、(式4)は、下記の線形ドレイン電流Idの(式5)を、μ一定の条件の下でVgについて微分することにより導出される。
Id=μ・Cox・(W/L)×[(Vg−Vt)・Vd−Vd2 /2]
・・・(式5)
ここで、(式5)において、μは移動度、Coxはゲート絶縁膜容量、Wはゲート幅、Lはゲート長である。
・・・(式5)
ここで、(式5)において、μは移動度、Coxはゲート絶縁膜容量、Wはゲート幅、Lはゲート長である。
次に、ステップS5において、測定終了条件として、例えば、信頼性試験時間が所定の時間に達したかどうか、劣化量が所定の劣化量に達したかどうか、又は、その他の基準条件が満たされているかどうかを判定する。そして、測定終了条件が満たされている場合には、測定を含む一連の処理を終了する。一方、測定終了条件が満たされていない場合には、測定終了条件が満たされるまで、ステップS2、S3、S4及びS5を繰り返し実施する。
図10は、従来のオン・ザ・フライ法を用いてPchMISトランジスタのNBTI信頼性試験を実施する際のタイミングチャートである。
図10において、21はゲート電圧の時間変化、22はドレイン電圧の時間変化、23はしきい値電圧シフトΔVt等のトランジスタ特性劣化量の時間変化をそれぞれ示している。また、図10において、24はストレス時間、25は測定時間をそれぞれ示している。また、図10において、26は実使用時の標準電源電圧より大きいストレスゲート電圧、27は実使用時の標準電源電圧に等しいゲート電圧、28は線形ドレイン電圧Vdlin、30は線形ドレイン電流Idlinを測定するタイミング、32はストレス時間中のトランジスタ特性劣化量の時間変化をそれぞれ示している。
図10に示すように、従来のオン・ザ・フライ法においては、測定時間25の前に、Measure−Stress−Measure法で設定されていたホールド時間(ホールド時間14)は設定されない。このため、ホールド時間中のストレス印加解除に起因するトランジスタ特性劣化量の回復は発生しない。また、測定時間25の間のゲート電圧Vgはストレス時間24中と等しい値(−Vgstress)に維持されると共に、測定時間25の間の線形ドレイン電圧Vdlinは、通常、0Vに近い値、例えば−0.05Vに設定される。さらに、測定時間25は、通常のDC測定器を用いて数10ms以下の短い時間に設定可能である。このため、図10に示すように、測定時間25中にトランジスタ特性劣化量の回復は発生せず、また、電圧条件の変化に起因するトランジスタ特性劣化への影響も無視できる。従って、従来のオン・ザ・フライ法によれば、トランジスタ特性劣化量の回復の影響を受けない測定が可能となる。
Sanjay Rangan、Neal Mielke、Everett C.C. Yeh、Universal Recovery Behavior of Negative Bias Temperature Instability、IEEE International Electron Devices Meeting 2003 D.Varghese、D.Saha、S.Mahapatra、K.Ahmed、F.Nouri、M.Alam、On the Dispersive versus Arrhenius Temperature Activation of NBTI Time Evolution in Plasma Nitrided Gate Oxides:Measurements,Theory,and Implications、IEEE International Electron Devices Meeting 2005
Sanjay Rangan、Neal Mielke、Everett C.C. Yeh、Universal Recovery Behavior of Negative Bias Temperature Instability、IEEE International Electron Devices Meeting 2003 D.Varghese、D.Saha、S.Mahapatra、K.Ahmed、F.Nouri、M.Alam、On the Dispersive versus Arrhenius Temperature Activation of NBTI Time Evolution in Plasma Nitrided Gate Oxides:Measurements,Theory,and Implications、IEEE International Electron Devices Meeting 2005
しかしながら、従来のオン・ザ・フライ法には次のような問題点があった。
第1の問題点は、実使用電圧でのトランジスタ特性劣化量の加速試験による推定値が大きな誤差を含むという点である。なぜならば、(式3)により得られる線形ドレイン電流劣化率ΔIdlin/Idlinはゲート電圧依存性を持つので、ストレス印加時(−Vg=Vgstress)の値と実使用(−Vg=Vdd(標準電源電圧))の値とが異なる。このため、従来のオン・ザ・フライ法における線形ドレイン電流の劣化量を示すΔIdlin/Idlinは大きな誤差を含むことになる。
さらに、Vddよりも高い複数のストレスゲート電圧を使用して加速試験を行う場合、ΔIdlin/Idlinの誤差がゲート電圧に依存するため、寿命やトランジスタ特性劣化量の推定ができないという問題点もある。この問題点を避けるためには、従来のオン・ザ・フライ法において、ストレスゲート電圧(Vgstress)26を標準電源電圧(Vdd)27に一致させることが必要となる(図10参照)が、この条件を用いた場合にはBTI信頼性試験時間が著しく長くなり、実用的ではない。
第2の問題点は、相互コンダクタンスgmの劣化率Δgm/gmを計算できないことである。BTI劣化おいては、ゲート絶縁膜−基板間に界面準位が発生し、チャンネル中のキャリアの移動度μが劣化する。この結果、相互コンダクタンスが劣化するので、Δgm/gmの算出はアナログ分野では必須となる。このgmを計算するためには、最低2電圧条件でのドレイン電流測定が必要であるが、従来のオン・ザ・フライ法では一電圧条件でのドレイン電流測定しか行っていないので、相互コンダクタンスgmの劣化率を算出することは不可能であった。
第3の問題点は、(式4)を用いて計算されるしきい値電圧シフトΔVtにおいてgmの劣化に起因して誤差を生じることである。ドレイン電流劣化率ΔIdlin/Idlinから、しきい値電圧シフトΔVtを計算する(式4)は、移動度μの劣化、又はその結果としてのgm((式1)参照)の劣化が無視できる場合に成り立つ式である。通常、NBTI劣化においてはgmの劣化は無視できないため、(式4)により計算されるしきい値電圧シフトΔVtには誤差が生じる。具体的には、gm劣化が大きいほどドレイン電流劣化率ΔIdlin/Idlinが大きくなるため、計算されるしきい値電圧シフトΔVtは実際の値よりも大きくなる。このため、(式4)を用いて計算されるしきい値電圧シフトΔVtは、寿命保証に対してはオーバースペックとなる。
弟4の問題点は、トランジスタ信頼性評価で必須の飽和ドレイン電流劣化率ΔIdsat/Idsatを評価できないことである。ΔIdsat/Idsatは、gm劣化が無い場合には、理論的にΔIdlin/Idlinの2倍となるが、前述のように、NBTI劣化においてgm劣化は無視できないため、ΔIdsat/Idsatの計算をすることはできない。
本発明は、以上に述べた従来技術の問題点に鑑みてなされたものであり、半導体装置の信頼性試験方法及びそのための信頼性試験装置において、加速試験、相互コンダクタンスgmの劣化率Δgm/gmの計算、及びΔIdsatの評価を可能とすること、しきい値電圧シフトΔVtの計算値にgmの劣化に起因する誤差を発生させないこと、トランジスタ特性劣化量の回復に起因する誤差を発生させないこと、並びに、DC測定に基づく多数同時測定を可能とすることを目的とする。
前記の目的を達成するために、本発明に係る第1の半導体装置の信頼性試験方法は、MISトランジスタの初期しきい値電圧Vt及び初期線形ドレイン電流Idlin1を測定するステップ(a)と、前記MISトランジスタの初期飽和ドレイン電流Idsat1を測定するステップ(b)と、前記MISトランジスタに、前記初期線形ドレイン電流Idlin1及び前記初期飽和ドレイン電流Idsat1の測定時に用いたゲート電圧よりも大きいストレスゲート電圧Vgstress を印加するステップ(c)と、前記ステップ(c)の途中において、前記ストレスゲート電圧Vgstress よりも小さい測定ゲート電圧Vgを前記MISトランジスタに間欠的に印加し、線形ドレイン電流Idlin2及び飽和ドレイン電流Idsat2を測定するステップ(d)と、前記初期線形ドレイン電流Idlin1及び前記線形ドレイン電流Idlin2から線形ドレイン電流の劣化率ΔIdlin/Idlinを求め、前記初期飽和ドレイン電流Idsat1及び前記飽和ドレイン電流Idsat2から飽和ドレイン電流の劣化率ΔIdsat/Idsatを求め、しきい値電圧シフトΔVtを、
ΔVt=−(ΔIdsat/Idsat−ΔIdlin/Idlin)×(Vg−Vt)
に従って算出するステップ(e)とを備えている。
ΔVt=−(ΔIdsat/Idsat−ΔIdlin/Idlin)×(Vg−Vt)
に従って算出するステップ(e)とを備えている。
本発明に係る第1の半導体装置の信頼性試験方法において、前記ステップ(e)の後に、前記ステップ(e)において求めたしきい値電圧シフトΔVtが所定の基準条件を満たしたかどうかを判定するステップ(f)をさらに備え、前記ステップ(f)で前記しきい値電圧シフトΔVtが前記所定の基準条件を満たしていると判定された場合には、処理を終了し、前記ステップ(f)で前記しきい値電圧シフトΔVtが前記所定の基準条件を満たしていないと判定された場合には、前記しきい値電圧シフトΔVtが前記所定の基準条件を満足するまで前記ステップ(c)、前記ステップ(d)、前記ステップ(e)及び前記ステップ(f)を繰り返し実施することが好ましい。
本発明に係る第1の半導体装置の信頼性試験方法において、前記ステップ(d)と前記ステップ(e)との間に、信頼性試験時間が所定の時間に到達したかどうかを判定するステップ(g)をさらに備え、前記ステップ(g)で前記信頼性試験時間が前記所定の時間に到達したと判定された場合には、前記ステップ(e)を実施し、前記ステップ(g)で前記信頼性試験時間が前記所定の時間に到達していないと判定された場合には、前記信頼性試験時間が前記所定の時間に到達するまで前記ステップ(c)、前記ステップ(d)及び前記ステップ(g)を繰り返し実施することが好ましい。
本発明に係る第1の半導体装置の信頼性試験方法において、前記ステップ(e)で、相互コンダクタンス劣化率Δgm/gmを、
Δgm/gm=2×ΔIdlin/Idlin−ΔIdsat/Idsat
に従って算出することが好ましい。
Δgm/gm=2×ΔIdlin/Idlin−ΔIdsat/Idsat
に従って算出することが好ましい。
本発明に係る第2の半導体装置の信頼性試験方法は、MISトランジスタの初期しきい値電圧Vt及び初期線形ドレイン電流Idlin1を測定するステップ(a)と、前記MISトランジスタの初期飽和ドレイン電流Idsat1を測定するステップ(b)と、前記MISトランジスタに、前記初期線形ドレイン電流Idlin1及び前記初期飽和ドレイン電流Idsat1の測定時に用いたゲート電圧よりも大きいストレスゲート電圧Vgstress を印加するステップ(c)と、前記ステップ(c)の途中において、前記ストレスゲート電圧Vgstress よりも小さい測定ゲート電圧Vgを前記MISトランジスタに間欠的に印加し、線形ドレイン電流Idlin2及び飽和ドレイン電流Idsat2を測定するステップ(d)と、前記初期線形ドレイン電流Idlin1及び前記線形ドレイン電流Idlin2から線形ドレイン電流の劣化率ΔIdlin/Idlinを求め、前記初期飽和ドレイン電流Idsat1及び前記飽和ドレイン電流Idsat2から飽和ドレイン電流の劣化率ΔIdsat/Idsatを求め、相互コンダクタンス劣化率Δgm/gmを、
Δgm/gm=2×ΔIdlin/Idlin−ΔIdsat/Idsat
に従って算出するステップ(e)とを備えている。
Δgm/gm=2×ΔIdlin/Idlin−ΔIdsat/Idsat
に従って算出するステップ(e)とを備えている。
本発明に係る第2の半導体装置の信頼性試験方法において、前記ステップ(e)の後に、前記ステップ(e)において求めた相互コンダクタンス劣化率Δgm/gmが所定の基準条件を満たしたかどうかを判定するステップ(f)をさらに備え、前記ステップ(f)で前記相互コンダクタンス劣化率Δgm/gmが前記所定の基準条件を満たしていると判定された場合には、処理を終了し、前記ステップ(f)で前記相互コンダクタンス劣化率Δgm/gmが前記所定の基準条件を満たしていないと判定された場合には、前記相互コンダクタンス劣化率Δgm/gmが前記所定の基準条件を満足するまで前記ステップ(c)、前記ステップ(d)、前記ステップ(e)及び前記ステップ(f)を繰り返し実施することが好ましい。
本発明に係る第2の半導体装置の信頼性試験方法において、前記ステップ(d)と前記ステップ(e)との間に、信頼性試験時間が所定の時間に到達したかどうかを判定するステップ(g)をさらに備え、前記ステップ(g)で前記信頼性試験時間が前記所定の時間に到達したと判定された場合には、前記ステップ(e)を実施し、前記ステップ(g)で前記信頼性試験時間が前記所定の時間に到達していないと判定された場合には、前記信頼性試験時間が前記所定の時間に到達するまで前記ステップ(c)、前記ステップ(d)及び前記ステップ(g)を繰り返し実施することが好ましい。
本発明に係る第1又は第2の半導体装置の信頼性試験方法において、前記測定ゲート電圧Vgは、前記初期線形ドレイン電流Idlin1及び前記初期飽和ドレイン電流Idsat1の測定時に用いたゲート電圧と同一且つ一定の電圧であることが好ましい。
本発明に係る第1又は第2の半導体装置の信頼性試験方法において、前記ステップ(e)において、前記線形ドレイン電流の劣化率ΔIdlin/Idlinを、
ΔIdlin/Idlin=(Idlin2−Idlin1)/Idlin1
に従って算出すると共に、前記飽和ドレイン電流の劣化率ΔIdsat/Idsatを、
ΔIdsat/Idsat=(Idsat2−Idsat1)/Idsat1
に従って算出することが好ましい。
ΔIdlin/Idlin=(Idlin2−Idlin1)/Idlin1
に従って算出すると共に、前記飽和ドレイン電流の劣化率ΔIdsat/Idsatを、
ΔIdsat/Idsat=(Idsat2−Idsat1)/Idsat1
に従って算出することが好ましい。
本発明に係る半導体装置の信頼性試験装置は、前述の本発明に係る第1又は第2の半導体装置の信頼性試験方法を実施するプログラムを内蔵するコントローラを備えている。
本発明に係る半導体装置の信頼性試験装置において、スイッチング・マトリックスをさらに備え、前記コントローラは、前記スイッチング・マトリックスを制御するプログラムをさらに内蔵していることが好ましい。
本発明の半導体装置の信頼性試験方法及び信頼性試験装置によれば、従来のオン・ザ・フライ法の利点である、トランジスタ特性劣化量の回復に起因する誤差を発生させることなく、DC測定に基づく多数同時測定を可能としつつ、オン・ザ・フライ法では不可能であった、加速試験、相互コンダクタンスgmの劣化率Δgm/gmの計算、及びΔIdsatの評価を可能とすると共に、しきい値電圧シフトΔVtの計算値にgmの劣化に起因する誤差を発生させないことを可能とする。
(実施形態)
以下、本発明の一実施形態に係る半導体装置の信頼性試験方法について、図面を参照しながら説明する。
以下、本発明の一実施形態に係る半導体装置の信頼性試験方法について、図面を参照しながら説明する。
図1は、本実施形態に係る半導体装置の信頼性試験方法を用いてPchMISトランジスタのNBTI信頼性試験を実施する際のステップを示すフローチャートである。尚、以下の説明は、PchMISトランジスタに対するNBTI信頼性試験方法を対象に行うが、NchMISトランジスタに対するPBTI信頼性試験方法についても、以下の説明においてMISトランジスタの導電型と各電圧の極性とをそれぞれ反転することにより実施することができる。
まず、ステップS11において、トランジスタの初期Vt(初期しきい値電圧)及び初期Idlin(初期線形ドレイン電流)を、−Vd(ドレイン電圧の絶対値)=Vdlin(線形ドレイン電圧)の条件で測定する。
次に、ステップS12において、トランジスタの初期Idsat(初期飽和ドレイン電流)を、−Vd=Vdlinの条件で測定する。
次に、ステップS13において、−Vg(ゲート電圧の絶対値)=Vgstress(ストレスゲート電圧)、ドレイン電圧Vd=0Vの条件でストレス印加を行う。
次に、ステップS13の途中に、ステップS14において、間欠的にストレス時間tのタイミングで、ゲート電圧Vgを−Vdd(標準電源電圧)に下げる(−Vg=Vdd)と共に−Vd=Vdlinの条件に設定してIdlin(t)(ストレス時間tでの線形ドレイン電流)を測定する。
次に、ステップS15において、−Vg=Vddの条件を維持しながら、−Vd=Vdsat(飽和ドレイン電圧)に設定してIdsat(t)(ストレス時間tでの飽和ドレイン電流)を測定する。
次に、ステップS16において、初期Idlin及びIdlin(t)から線形ドレイン電流の劣化率ΔIdlin/Idlinを求め、初期Idsat及びIdsat(t)から飽和ドレイン電流の劣化率ΔIdsat/Idsatを求め、これらの劣化率と初期Vtとから、下記(式6)により、しきい値電圧シフトΔVtを計算する。
ΔVt=−(ΔIdsat/Idsat−ΔIdlin/Idlin)
×(Vg−Vt) ・・・(式6)
尚、ΔIdlin/Idlin=(Idlin(t)−Idlin)/Idlinであり、ΔIdsat/Idsat=(Idsat(t)−Idsat)/Idsatである。
×(Vg−Vt) ・・・(式6)
尚、ΔIdlin/Idlin=(Idlin(t)−Idlin)/Idlinであり、ΔIdsat/Idsat=(Idsat(t)−Idsat)/Idsatである。
また、ステップS17においては、線形ドレイン電流の劣化率ΔIdlin/Idlinと飽和ドレイン電流の劣化率ΔIdsat/Idsatとから、下記(式7)により、相互コンダクタンスの劣化率Δgm/gmを計算する。
Δgm/gm=2×ΔIdlin/Idlin−ΔIdsat/Idsat
・・・(式7)
次に、ステップS18において、測定終了条件として、例えば、信頼性試験時間が所定の時間に達したかどうか、劣化量が所定の劣化量に達したかどうか、又は、その他の基準条件が満たされているかどうかを判定する。そして、測定終了条件が満たされている場合には、測定を含む一連の処理を終了する。一方、測定終了条件が満たされていない場合には、測定終了条件が満たされるまで、ステップS13、S14、S15、S16、S17及びS18を繰り返し実施する。
・・・(式7)
次に、ステップS18において、測定終了条件として、例えば、信頼性試験時間が所定の時間に達したかどうか、劣化量が所定の劣化量に達したかどうか、又は、その他の基準条件が満たされているかどうかを判定する。そして、測定終了条件が満たされている場合には、測定を含む一連の処理を終了する。一方、測定終了条件が満たされていない場合には、測定終了条件が満たされるまで、ステップS13、S14、S15、S16、S17及びS18を繰り返し実施する。
尚、本実施形態において、ステップS11の初期Vt及び初期Idlinの測定と、ステップS12の初期Idsatの測定とを順番を入れ替えて実施しもよい。また、ステップS14のIdlin(t)の測定と、ステップS15のIdsat(t)の測定とを順番を入れ替えて実施しもよい。
また、本実施形態において、ステップS16のしきい値電圧シフトΔVtの計算と、ステップS17の相互コンダクタンス劣化率Δgm/gmの計算とは、どちらを先に実施してもよく、また両者を並行して同時に実施してもよい。さらに、必要に応じて、ステップS16又はステップS17の一方のステップのみを実施して、他方のステップを省略してもよい。
図2は、本実施形態に係る半導体装置の信頼性試験方法を用いてPchMISトランジスタのNBTI信頼性試験を実施する際のタイミングチャートである。
図2において、101はゲート電圧の時間変化、102はドレイン電圧の時間変化、103はしきい値電圧シフトΔVt等のトランジスタ特性劣化量の時間変化をそれぞれ示している。また、図2において、104はストレス時間、105は測定時間をそれぞれ示している。また、図2において、106は実使用時の標準電源電圧より大きいストレスゲート電圧、107は実使用時の標準電源電圧に等しいゲート電圧、108は線形ドレイン電圧Vdlin、109は飽和ドレイン電圧Vdsat、110は線形ドレイン電流Idlinを測定するタイミング、111は飽和ドレイン電流Idsatを測定するタイミング、112はストレス時間中のトランジスタ特性劣化量の時間変化、113は測定時間中のトランジスタ特性劣化量の時間変化をそれぞれ示している。
尚、本実施形態に係る半導体装置の信頼性試験方法においては、ストレスゲート電圧106として、Vg=−1.4Vを使用した。
また、本実施形態に係る半導体装置の信頼性試験方法においては、図2に示すように、測定時間105の前に、従来のMeasure−Stress−Measure法で設定されていたホールド時間(ホールド時間14)は設定されない。このため、当該ホールド時間中のストレス解除に起因するトランジスタ特性劣化量の回復は発生しない。
また、本実施形態に係る半導体装置の信頼性試験方法においては、測定時間105の間のゲート電圧Vgとして、実使用時の標準電源電圧に等しいゲート電圧107(例えばVg=−1.2V)を使用した。このため、トランジスタ特性劣化量の回復は非常に小さくなる。
また、本実施形態に係る半導体装置の信頼性試験方法においては、線形ドレイン電圧(Vdlin)108としてVd=−0.05Vを使用していると共に、飽和ドレイン電圧(Vdsat)109としてVd=−1.2Vを使用している。これらのドレイン電圧の印加によっても、ソース領域と接するチャンネル端部及びチャンネル中央部のそれぞれに印加される実効的なゲート電圧はほぼ標準電源電圧Vddの大きさまでとなる。
さらに、本実施形態に係る半導体装置の信頼性試験方法においては、通常のDC測定器を用いて測定時間105を約20msという短い時間に設定できる。このため、従来のオン・ザ・フライ法と同様に、測定時間105中のトランジスタ特性劣化量の時間変化113に示されるように、当該劣化量の回復はほとんど発生しない。
また、本実施形態に係る半導体装置の信頼性試験方法においては、DC測定系により測定を実施できるため、後述するように、本実施形態に係る半導体装置の信頼性試験方法をスイッチング・マトリックスと組み合わせることにより、多数同時測定を実施することが可能となる。
図3(a)は、本実施形態に係る半導体装置の信頼性試験方法によるしきい値電圧シフトΔVtの計算値を、高速パルスIV測定器による実測値の経時変化と比較し、その妥当性を確認した結果を示している。
図3(a)において、121(実線)はプロセスAにより形成されたPchMISトランジスタに対する本実施形態によるしきい値電圧シフトΔVtの計算値、122(実線)はプロセスBにより形成されたPchMISトランジスタに対する本実施形態によるしきい値電圧シフトΔVtの計算値、123(プロット■)はプロセスAにより形成されたPchMISトランジスタに対する高速パルスIV測定器によるしきい値電圧シフトΔVtの実測値の経時変化、124(プロット●)はプロセスBにより形成されたPchMISトランジスタに対する高速パルスIV測定器によるしきい値電圧シフトΔVtの実測値の経時変化をそれぞれ示している。尚、使用したPchMISトランジスタの寸法については、プロセスA、プロセスBともに、ゲート長が1μm、ゲート幅が10μmである。
図3(a)に示すように、プロセスAにより形成されたPchMISトランジスタ及びプロセスBにより形成されたPchMISトランジスタのいずれについても、本実施形態の信頼性試験方法によるしきい値電圧シフトΔVtの計算値は、高速パルスIV測定器による実測値とほぼ一致し、これは、本実施形態の信頼性試験方法の妥当性を示している。
図3(b)は、本実施形態に係る半導体装置の信頼性試験方法による相互コンダクタンス劣化率Δgm/gmの計算値を、高速パルスIV測定器による実測値の経時変化と比較し、その妥当性を確認した結果を示している。
図3(b)において、125(実線)はプロセスAにより形成されたPchMISトランジスタに対する本実施形態による相互コンダクタンス劣化率Δgm/gmの計算値、126(実線)はプロセスBにより形成されたPchMISトランジスタに対する本実施形態による相互コンダクタンス劣化率Δgm/gmの計算値、127(プロット■)はプロセスAにより形成されたPchMISトランジスタに対する高速パルスIV測定器による相互コンダクタンス劣化率Δgm/gmの実測値の経時変化、128(プロット●)はプロセスBにより形成されたPchMISトランジスタに対する高速パルスIV測定器による相互コンダクタンス劣化率Δgm/gmの実測値の経時変化をそれぞれ示している。使用したPchMISトランジスタの寸法については、図3(a)の場合と同様である。
図3(b)に示すように、プロセスAにより形成されたPchMISトランジスタ及びプロセスBにより形成されたPchMISトランジスタのいずれについても、本実施形態の信頼性試験方法による相互コンダクタンス劣化率Δgm/gmの計算値は、高速パルスIV測定器による実測値とほぼ一致し、これは、本実施形態の信頼性試験方法の妥当性を示している。
図4は、本実施形態に係る半導体装置の信頼性試験方法によるしきい値電圧シフトΔVtの推定結果を、従来のMeasure−Stress−Measure法による結果と比較した結果を示している。
図4において、131(プロット□)は従来のMeasure−Stress−Measure法によるしきい値電圧シフトΔVtの経時変化の実測値、132(破線)は従来のMeasure−Stress−Measure法によるしきい値電圧シフトΔVtの経時変化のフィッティング結果、133は従来のMeasure−Stress−Measure法によるしきい値電圧シフトΔVtの経時変化の推定値、134(プロット○)は本実施形態の信頼性試験方法によるしきい値電圧シフトΔVtの経時変化の計算値、135(実線)は本実施形態の信頼性試験方法によるしきい値電圧シフトΔVtの経時変化のフィッティング結果、136は本実施形態の信頼性試験方法によるしきい値電圧シフトΔVtの経時変化の推定値、137(破線)は本実施形態の信頼性試験方法及び従来のMeasure−Stress−Measure法によりしきい値電圧シフトΔVtの推定を行う信頼性保証期間(例えば10年)である。
図4から分かるように、従来のMeasure−Stress−Measure法ではトランジスタ特性劣化量の回復が発生するため、トランジスタ特性劣化の小さいストレス時間初期において、本実施形態で見積もられた劣化量(しきい値電圧シフトΔVtの経時変化の計算値134)と比べて、従来のMeasure−Stress−Measure法によるしきい値電圧シフトΔVtの経時変化の実測値131の方が小さくなる。このため、従来のMeasure−Stress−Measure法の方が、劣化(しきい値電圧シフトΔVt)の時間依存性の傾きが大きくなる。その結果、従来のMeasure−Stress−Measure法においてフィッティング結果132を外挿して推定値133を求めると、本実施形態で見積もられたシフト量(推定値136)よりもオーバースペックとなる。
これに対して、本実施形態の信頼性試験方法ではトランジスタ特性劣化量の回復が非常に小さいため、しきい値電圧シフトΔVtの経時変化の計算値134の時間依存性が、トランジスタ特性劣化量の回復がある場合と比べて小さくなる。その結果、本実施形態の信頼性試験方法においてフィッティング結果135を外挿して得られる推定値136は、本来のしきい値電圧シフト量にほぼ近い値になり、その値は、トランジスタ特性劣化量の回復がある場合よりも小さくなる。すなわち、複数のストレスゲート電圧を使用する加速試験において、本実施形態の信頼性試験方法により得られる推定値136を使用することにより、従来のMeasure−Stress−Measure法によって発生していたオーバースペックの問題はほぼ解消される。
さらに、本実施形態の信頼性試験方法においては、トランジスタ特性劣化量の回復がない評価が可能となることから、当該評価を基準としてトランジスタ特性劣化量の回復量を評価することが可能となる。これにより、回路中でのトランジスタ特性劣化量とその回復量とを正確に見積もることが可能となるので、BTI劣化に対する回路動作のマージンを正しく見積もることができるようになる。従って、各回路に対して必要な設計対策を実施できると共に各回路に対して不要な設計対策を排除することができるので、回路の性能及び信頼性を共に向上させることができる。
図5は、本実施形態の一変形例に係る半導体装置の信頼性試験方法を用いてPchMISトランジスタのNBTI信頼性試験を実施する際のステップを示すフローチャートである。尚、以下の説明は、PchMISトランジスタに対するNBTI信頼性試験方法を対象に行うが、NchMISトランジスタに対するPBTI信頼性試験方法についても、以下の説明においてMISトランジスタの導電型と各電圧の極性とをそれぞれ反転することにより実施することができる。
図5に示すように、本変形例では、図1のフローチャートに示す方法とほぼ同一の手順によりNBTI信頼性試験を実施する。本変形例が図1のフローチャートに示す方法と相違している点は、図5に示すように、しきい値電圧シフトΔVtを計算するステップS16及び相互コンダクタンスの劣化率Δgm/gmを計算するステップS17を、処理終了判定を行うステップS18の後に実施し、ストレス印加及び測定の実施中にはデータの取得のみを行うことである。
尚、本変形例のステップS18においては、測定終了条件として、例えば、信頼性試験時間が所定の時間に達したかどうか、又は、その他の基準条件が満たされているかどうかを判定する。そして、測定終了条件が満たされている場合には、ストレス印加及び測定を終了し、ステップS16及びステップS17を実施する。一方、測定終了条件が満たされていない場合には、測定終了条件が満たされるまで、ステップS13、S14、S15及びS18を繰り返し実施する。
また、図5に示す変形例以外の他の変形例として、ステップS16及びS17の処理の一部又は全部を、ストレス印加を行うステップS13の後に実施する方法、ステップS16及びS17のいずれか一方のみを実施する方法、又は、(式6)及び(式7)に代えて、これらの式と数学的に等価な他の式を用いる方法等の、本実施形態と本質的に等価なさまざまな変形例を設定することができる。
図6は、本実施形態(変形例を含む:以下同じ)に係る半導体装置の信頼性試験方法を行うための信頼性試験装置の一構成例を示している。図6に示すように、信頼性試験装置141は、複数の測定端子142と接続された複数のソース・メジャー・ユニット143と、各ソース・メジャー・ユニット143と制御用通信ケーブル144を通じて接続されたコントローラ145とを備えている。
コントローラ145には、本実施形態の信頼性試験方法を実行するプログラムが組み込まれており、コントローラ145は、制御用通信ケーブル144を通じてソース・メジャー・ユニット143をコントロールする。ソース・メジャー・ユニット143は、電圧源の機能と電流計の機能とを兼ね備えており、信頼性試験対象の素子に、予め設定された電圧を印加して、当該素子に流れる電流を測定する。尚、信頼性試験対象の素子は測定端子142に接続される。
図7は、本実施形態に係る半導体装置の信頼性試験方法を行うための信頼性試験装置の他構成例、特に、多数同時測定を実行する場合に用いられる信頼性試験装置の構成例を示している。図7に示すように、信頼性試験装置151は、複数の測定端子152とスイッチング・マトリックス156を通じて接続された複数のソース・メジャー・ユニット153と、各ソース・メジャー・ユニット153と制御用通信ケーブル154を通じて接続されたコントローラ155とを備えている。コントローラ155には、本実施形態の信頼性試験方法を実行するプログラムと、スイッチング・マトリックス156の制御用のプログラムとが組み込まれており、コントローラ155は、制御用通信ケーブル154を通じてソース・メジャー・ユニット153をコントロールする。ソース・メジャー・ユニット153は、電圧源の機能と電流計の機能とを兼ね備えており、信頼性試験対象の素子に、予め設定された電圧を印加して、当該素子に流れる電流を測定する。尚、信頼性試験対象の素子は測定端子152に接続されるがスイッチング・マトリックス156を有する図7に示す構成では、複数の測定端子152に接続された複数個の信頼性試験対象の素子に対して、同時にBTI信頼性試験を実施することができる。
以上に説明したように、本実施形態に係る半導体装置の信頼性試験方法及びそのための信頼性試験装置によれば、線形ドレイン電流(Idlin)の測定時にはゲート電圧(Vg)の低下を標準電源電圧Vddまでに抑えるため、ドレイン領域と接するチャンネル端部に印加される実効的なゲート電圧(Vg−Vd)は(Vdd−Vdlin)となる。一方、Vdlin(線形ドレイン電圧)は0Vに近いため、ソース端及びドレイン端を含むチャンネル全域において実効的なゲート電圧の低下をほぼ標準電源電圧Vddまでにすることができる。
このため、ストレス時間中に生じたBTI劣化の回復を非常に小さくすることができる。また、飽和ドレイン電流(Idsat)の測定時には、ドレイン端での実効的なゲート電圧(Vg−Vd)はVdd−Vdsat=0Vとなるが、この実効的なゲート電圧の0Vまでの低下はドレイン端に限定される。言い換えると、チャンネル中央部及びソース端での実効的なゲート電圧はほぼ標準電源電圧Vddまでしか低下しない。従って、ストレス時間中に生じたBTI劣化の回復を非常に小さくすることができる。
また、本実施形態によれば、通常のDC測定器を用いた場合にも測定時間を数10ms以下の短い時間に設定できるため、従来のオン・ザ・フライ法と同様に、測定時間中にはトランジスタ特性劣化量の回復はほとんど発生しない。
また、本実施形態によれば、DC測定系により測定できるため、多数同時測定の実施が可能となる。
以上の効果に加え、本実施形態によれば、従来のオン・ザ・フライ法の問題点を次のように解決することができる。
第1に、測定時間におけるゲート電圧に標準電源電圧を用いるため、実使用電圧でのトランジスタ特性劣化量を加速試験により正確に推定することが可能となる。この理由は以下の通りである。従来のオン・ザ・フライ法ではストレスゲート電圧で線形ドレイン電流を測定するため、線形ドレイン電流の劣化量の測定誤差がストレスゲート電圧に依存してしまうという問題があった。それに対して、本実施形態では、Measure−Stress−Measure法と同様に、線形ドレイン電流Idlin及び飽和ドレイン電流Idsatの測定の際に、ストレスゲート電圧に依存しない一定の標準電源電圧Vddを使用する(つまりVg=−Vdd)。このため、測定誤差のストレスゲート電圧依存性が解消されるため、ΔIdlin/Idlin及びΔIdsat/Idsatのストレスゲート電圧依存性を正しく評価することができるので、実使用電圧でのトランジスタ特性劣化量を加速試験により正確に推定することが可能となる。
第2に、相互コンダクタンスgmの劣化率Δgm/gmの計算が可能となる。すなわち、従来のオン・ザ・フライ法では一電圧条件でのドレイン電流測定しか行っていなかったので、劣化率Δgm/gmを算出することは不可能であった。それに対して、本実施形態では、線形ドレイン電流及び飽和ドレイン電流のそれぞれについて二電圧条件でのドレイン電流測定を行い、その結果に基づいて本実施形態の特徴である(式7)を用いることにより劣化率Δgm/gmの計算を行うことができる。
第3に、しきい値電圧シフトΔVtの計算においてgmの劣化による誤差を生じない。すなわち、従来のオン・ザ・フライ法では一電圧条件でのドレイン電流測定しか行っていなかったので、相互コンダクタンスgmの劣化の影響を評価できなかった。それに対して、本実施形態では、線形ドレイン電流及び飽和ドレイン電流のそれぞれについて二電圧条件でのドレイン電流測定を行い、その結果に基づいて本実施形態の特徴である(式6)を用いてΔVtの計算を行うため、当該計算において相互コンダクタンスgmの劣化の影響をキャンセルすることができる。
第4に、トランジスタ信頼性評価で必須の飽和ドレイン電流劣化率ΔIdsat/Idsatを評価できる。これは、前述のように、本実施形態では飽和ドレイン電流を直接測定するためである。
以上に説明したように、本発明の半導体装置の信頼性試験方法及び信頼性試験装置は、加速試験、相互コンダクタンスgmの劣化率Δgm/gmの計算及びΔIdsatの評価を可能とすると共に、しきい値電圧シフトΔVtの計算値にgmの劣化に起因する誤差を発生させないことを可能とするものであり、さらに、トランジスタ特性劣化量の回復に起因する誤差を発生させることなく、DC測定に基づく多数同時測定を可能とするものであるから、特に、MIS型トランジスタの特性劣化であるBTI劣化に対する高精度な信頼性試験方法及び信頼性試験装置等に有用である。
101 ゲート電圧の時間変化
102 ドレイン電圧の時間変化
103 トランジスタ特性劣化量の時間変化
104 ストレス時間
105 測定時間
106 ストレスゲート電圧
107 実使用時の標準電源電圧に等しいゲート電圧
108 線形ドレイン電圧
109 飽和ドレイン電圧
110 線形ドレイン電流を測定するタイミング
111 飽和ドレイン電流を測定するタイミング
112 ストレス時間中のトランジスタ特性劣化量の時間変化
113 測定時間中のトランジスタ特性劣化量の時間変化
121、122 しきい値電圧シフトの計算値
123、124 しきい値電圧シフトの実測値
125、126 相互コンダクタンス劣化率の計算値
127、128 相互コンダクタンス劣化率の実測値
131 従来法によるしきい値電圧シフトの実測値
132 従来法によるしきい値電圧シフトのフィッティング結果
133 従来法によるしきい値電圧シフトの推定値
134 実施形態の信頼性試験方法によるしきい値電圧シフトの実測値、
135 実施形態の信頼性試験方法によるしきい値電圧シフトのフィッティング結果
136 実施形態の信頼性試験方法によるしきい値電圧シフトの推定値
137 しきい値電圧シフトの推定を行う信頼性保障期間
141、151 信頼性試験装置
142、152 測定端子
143、153 ソース・メジャー・ユニット
144、154 制御用通信ケーブル
145、155 コントローラ
156 スイッチング・マトリックス
102 ドレイン電圧の時間変化
103 トランジスタ特性劣化量の時間変化
104 ストレス時間
105 測定時間
106 ストレスゲート電圧
107 実使用時の標準電源電圧に等しいゲート電圧
108 線形ドレイン電圧
109 飽和ドレイン電圧
110 線形ドレイン電流を測定するタイミング
111 飽和ドレイン電流を測定するタイミング
112 ストレス時間中のトランジスタ特性劣化量の時間変化
113 測定時間中のトランジスタ特性劣化量の時間変化
121、122 しきい値電圧シフトの計算値
123、124 しきい値電圧シフトの実測値
125、126 相互コンダクタンス劣化率の計算値
127、128 相互コンダクタンス劣化率の実測値
131 従来法によるしきい値電圧シフトの実測値
132 従来法によるしきい値電圧シフトのフィッティング結果
133 従来法によるしきい値電圧シフトの推定値
134 実施形態の信頼性試験方法によるしきい値電圧シフトの実測値、
135 実施形態の信頼性試験方法によるしきい値電圧シフトのフィッティング結果
136 実施形態の信頼性試験方法によるしきい値電圧シフトの推定値
137 しきい値電圧シフトの推定を行う信頼性保障期間
141、151 信頼性試験装置
142、152 測定端子
143、153 ソース・メジャー・ユニット
144、154 制御用通信ケーブル
145、155 コントローラ
156 スイッチング・マトリックス
Claims (11)
- MISトランジスタの初期しきい値電圧Vt及び初期線形ドレイン電流Idlin1を測定するステップ(a)と、
前記MISトランジスタの初期飽和ドレイン電流Idsat1を測定するステップ(b)と、
前記MISトランジスタに、前記初期線形ドレイン電流Idlin1及び前記初期飽和ドレイン電流Idsat1の測定時に用いたゲート電圧よりも大きいストレスゲート電圧Vgstress を印加するステップ(c)と、
前記ステップ(c)の途中において、前記ストレスゲート電圧Vgstress よりも小さい測定ゲート電圧Vgを前記MISトランジスタに間欠的に印加し、線形ドレイン電流Idlin2及び飽和ドレイン電流Idsat2を測定するステップ(d)と、
前記初期線形ドレイン電流Idlin1及び前記線形ドレイン電流Idlin2から線形ドレイン電流の劣化率ΔIdlin/Idlinを求め、前記初期飽和ドレイン電流Idsat1及び前記飽和ドレイン電流Idsat2から飽和ドレイン電流の劣化率ΔIdsat/Idsatを求め、しきい値電圧シフトΔVtを、
ΔVt=−(ΔIdsat/Idsat−ΔIdlin/Idlin)×(Vg−Vt)
に従って算出するステップ(e)とを備えていることを特徴とする半導体装置の信頼性試験方法。 - 請求項1に記載の半導体装置の信頼性試験方法において、
前記ステップ(e)の後に、前記ステップ(e)において求めたしきい値電圧シフトΔVtが所定の基準条件を満たしたかどうかを判定するステップ(f)をさらに備え、
前記ステップ(f)で前記しきい値電圧シフトΔVtが前記所定の基準条件を満たしていると判定された場合には、処理を終了し、前記ステップ(f)で前記しきい値電圧シフトΔVtが前記所定の基準条件を満たしていないと判定された場合には、前記しきい値電圧シフトΔVtが前記所定の基準条件を満足するまで前記ステップ(c)、前記ステップ(d)、前記ステップ(e)及び前記ステップ(f)を繰り返し実施することを特徴とする半導体装置の信頼性試験方法。 - 請求項1に記載の半導体装置の信頼性試験方法において、
前記ステップ(d)と前記ステップ(e)との間に、信頼性試験時間が所定の時間に到達したかどうかを判定するステップ(g)をさらに備え、
前記ステップ(g)で前記信頼性試験時間が前記所定の時間に到達したと判定された場合には、前記ステップ(e)を実施し、前記ステップ(g)で前記信頼性試験時間が前記所定の時間に到達していないと判定された場合には、前記信頼性試験時間が前記所定の時間に到達するまで前記ステップ(c)、前記ステップ(d)及び前記ステップ(g)を繰り返し実施することを特徴とする半導体装置の信頼性試験方法。 - 請求項1〜3のいずれか1項に記載の半導体装置の信頼性試験方法において、
前記ステップ(e)で、相互コンダクタンス劣化率Δgm/gmを、
Δgm/gm=2×ΔIdlin/Idlin−ΔIdsat/Idsat
に従って算出することを特徴とする半導体装置の信頼性試験方法。 - MISトランジスタの初期しきい値電圧Vt及び初期線形ドレイン電流Idlin1を測定するステップ(a)と、
前記MISトランジスタの初期飽和ドレイン電流Idsat1を測定するステップ(b)と、
前記MISトランジスタに、前記初期線形ドレイン電流Idlin1及び前記初期飽和ドレイン電流Idsat1の測定時に用いたゲート電圧よりも大きいストレスゲート電圧Vgstress を印加するステップ(c)と、
前記ステップ(c)の途中において、前記ストレスゲート電圧Vgstress よりも小さい測定ゲート電圧Vgを前記MISトランジスタに間欠的に印加し、線形ドレイン電流Idlin2及び飽和ドレイン電流Idsat2を測定するステップ(d)と、
前記初期線形ドレイン電流Idlin1及び前記線形ドレイン電流Idlin2から線形ドレイン電流の劣化率ΔIdlin/Idlinを求め、前記初期飽和ドレイン電流Idsat1及び前記飽和ドレイン電流Idsat2から飽和ドレイン電流の劣化率ΔIdsat/Idsatを求め、相互コンダクタンス劣化率Δgm/gmを、
Δgm/gm=2×ΔIdlin/Idlin−ΔIdsat/Idsat
に従って算出するステップ(e)とを備えていることを特徴とする半導体装置の信頼性試験方法。 - 請求項5に記載の半導体装置の信頼性試験方法において、
前記ステップ(e)の後に、前記ステップ(e)において求めた相互コンダクタンス劣化率Δgm/gmが所定の基準条件を満たしたかどうかを判定するステップ(f)をさらに備え、
前記ステップ(f)で前記相互コンダクタンス劣化率Δgm/gmが前記所定の基準条件を満たしていると判定された場合には、処理を終了し、前記ステップ(f)で前記相互コンダクタンス劣化率Δgm/gmが前記所定の基準条件を満たしていないと判定された場合には、前記相互コンダクタンス劣化率Δgm/gmが前記所定の基準条件を満足するまで前記ステップ(c)、前記ステップ(d)、前記ステップ(e)及び前記ステップ(f)を繰り返し実施することを特徴とする半導体装置の信頼性試験方法。 - 請求項5に記載の半導体装置の信頼性試験方法において、
前記ステップ(d)と前記ステップ(e)との間に、信頼性試験時間が所定の時間に到達したかどうかを判定するステップ(g)をさらに備え、
前記ステップ(g)で前記信頼性試験時間が前記所定の時間に到達したと判定された場合には、前記ステップ(e)を実施し、前記ステップ(g)で前記信頼性試験時間が前記所定の時間に到達していないと判定された場合には、前記信頼性試験時間が前記所定の時間に到達するまで前記ステップ(c)、前記ステップ(d)及び前記ステップ(g)を繰り返し実施することを特徴とする半導体装置の信頼性試験方法。 - 請求項1〜7のうちのいずれか1項に記載の半導体装置の信頼性試験方法において、
前記測定ゲート電圧Vgは、前記初期線形ドレイン電流Idlin1及び前記初期飽和ドレイン電流Idsat1の測定時に用いたゲート電圧と同一且つ一定の電圧であることを特徴とする半導体装置の信頼性試験方法。 - 請求項1〜8のうちのいずれか1項に記載の半導体装置の信頼性試験方法において、
前記ステップ(e)において、前記線形ドレイン電流の劣化率ΔIdlin/Idlinを、
ΔIdlin/Idlin=(Idlin2−Idlin1)/Idlin1
に従って算出すると共に、前記飽和ドレイン電流の劣化率ΔIdsat/Idsatを、
ΔIdsat/Idsat=(Idsat2−Idsat1)/Idsat1
に従って算出することを特徴とする半導体装置の信頼性試験方法。 - 請求項1〜9のうちのいずれか1項に記載の半導体装置の信頼性試験方法を実施するプログラムを内蔵するコントローラを備えていることを特徴とする半導体装置の信頼性試験装置。
- 請求項10に記載の半導体装置の信頼性試験装置において、
スイッチング・マトリックスをさらに備え、
前記コントローラは、前記スイッチング・マトリックスを制御するプログラムをさらに内蔵していることを特徴とする半導体装置の信頼性試験装置。
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- 2009-03-03 JP JP2009049063A patent/JP2010205882A/ja active Pending
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