CN113486614A - 优化电路设计的方法和装置 - Google Patents
优化电路设计的方法和装置 Download PDFInfo
- Publication number
- CN113486614A CN113486614A CN202110752760.8A CN202110752760A CN113486614A CN 113486614 A CN113486614 A CN 113486614A CN 202110752760 A CN202110752760 A CN 202110752760A CN 113486614 A CN113486614 A CN 113486614A
- Authority
- CN
- China
- Prior art keywords
- drain
- current
- source
- total
- source degeneration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013461 design Methods 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims abstract description 32
- 230000007850 degeneration Effects 0.000 claims abstract description 50
- 230000000694 effects Effects 0.000 claims abstract description 33
- 238000004088 simulation Methods 0.000 claims abstract description 14
- 230000015556 catabolic process Effects 0.000 claims description 13
- 238000006731 degradation reaction Methods 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 claims description 11
- 230000005684 electric field Effects 0.000 claims description 7
- 230000005527 interface trap Effects 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 230000000593 degrading effect Effects 0.000 claims description 2
- DYCJFJRCWPVDHY-LSCFUAHRSA-N NBMPR Chemical compound O[C@@H]1[C@H](O)[C@@H](CO)O[C@H]1N1C2=NC=NC(SCC=3C=CC(=CC=3)[N+]([O-])=O)=C2N=C1 DYCJFJRCWPVDHY-LSCFUAHRSA-N 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000012360 testing method Methods 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 2
- 230000001419 dependent effect Effects 0.000 description 6
- 230000032683 aging Effects 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000013598 vector Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 2
- 238000004422 calculation algorithm Methods 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 235000013599 spices Nutrition 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/373—Design optimisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了用于优化电路设计的方法和装置。所述方法和装置将至少两种效应下的漏源退化电流对于实际电路时钟信号延迟的影响纳入考虑。根据本发明的用于优化电路设计的方法和装置，在无需进行多次流片试生产的情况下能够验证电路设计中的不足之处，从而能够降低成本。此外，在无需进行多次流片试生产的情况下能够验证电路设计中的冗余程度是否足够，只需要进行仿真即可，从而能够缩短设计周期。
Description
技术领域
本发明涉及一种优化电路设计的方法和装置，更具体地，本发明涉及一种同时考虑负偏压温度不稳定性(Negative Bias Temperature Instability，NBTI)或者热载流子注入(Hot Carrier Injection，HCI)效应的优化电路设计的方法和装置。
背景技术
随着集成电路的集成度不断提高，单位面积芯片上集成的器件越来越多，这就需要采用更快的时钟速度。为了满足这一需求，必然需要器件几何尺寸的缩减以及新材料和新技术的应用，但是这样的改进会对电路的延时以及器件的寿命产生极大的影响。现有技术中，大多数的研究均集中在单个PMOS器件或者单个NMOS器件上，单独研究它们的NBTI或者HCI效应。然而，在实际应用电路中，器件都非单一的工作状态，大多数时候，NBTI和HCI退化是共同发生的，如果仅考虑单一的NBTI退化或是HCI退化结果，对于实际电路来说都是不准确的。因此，应该更加全面地研究器件的整体可靠性，且将其延伸到整个电路的性能改善中去。
在现有技术中，标题为“一种层次化数字电路可靠性验证方法”的韩国专利KR102087441B1提供了一种层次化数字电路可靠性验证方法，包括：在BSIM3v3模型中，由MOSFET晶体管受HCI、NBTI和TDDB效应影响的阈值电压漂移△Vth的计算公式，形成能够评估MOSFET晶体管性能变化情况的新BSIM3v3模型；再利用SPICE仿真器调用新BSIM3v3模型对只含有一个MOSFET晶体管的电路进行仿真，从而产生退化的MOSFET晶体管模型文件；在退化的MOSFET晶体管模型文件的基础上经由单元库表征工具提取出退化的数字单元库；最后基于退化的数字单元库对数字电路进行分析，实现对大规模数字电路性能退化的预测。
现阶段大部分的研究都存在两个问题：首先，只考虑单个器件的单个可靠性问题，例如，在PMOS器件中只考虑了NBTI效应，并未考虑HCI效应对其产生的耦合影响。其次，只是单纯地从公式理论上进行推导，未与实际电路结合，所得结论很可能会高估寿命，导致后期的模型不准确，影响流片。例如，通过简单的线性相加算法，将NBTI的阈值电压变化、HCI的阈值电压变化相加到一起，来计算整个产品的寿命，其算法缺乏试验证明，缺乏准确性。
因此，亟需解决现有技术中的上述技术问题。
发明内容
本发明通过综合考虑NBTI和HCI这两种效应，提供了优化电路设计的方法和装置。与单一的NBTI模型或者是单一的HCI模型相比，本发明的优化电路设计的方法和装置更加精确。通过本发明的优化电路设计的方法和装置，可以准确模拟器件级、电路级在老化阶段的性能损耗。另外，通过结合本可靠性计算模型和HSPICE(EDA设计工具)仿真，将器件级别的可靠性验证与电路级别的可靠性仿真相结合，可以在设计初期考虑老化带来的性能损耗，从而更加精确地设计电路，避免过多或过少的设计方案。
根据本发明的第一方面，提供了一种用于优化电路设计的方法，所述方法至少包括：将至少两种效应下的漏源退化电流对于实际电路时钟信号延迟的影响纳入考虑。
根据本发明用于优化电路设计的方法的一个优选实施方案，包括：
计算第一效应下的第一漏源退化电流Ids1；
计算第二效应下的第二漏源退化电流Ids2；
计算总漏源退化电流Itotal，由所述第一漏源退化电流Ids1和所述第二漏源退化电流Ids2根据如下公式来计算总漏源退化电流Itotal：
Itotal＝A×(Ids1+Ids2)/exp(Ids1+Ids2)
其中A值的范围在0至1之间；
用所述总漏源退化电流Itotal进行仿真。
根据本发明用于优化电路设计的方法的一个优选实施方案，所述A值为0.37。
根据本发明用于优化电路设计的方法的一个优选实施方案，
所述第一漏源退化电流Ids1是负偏压不稳定性NBTI效应下的漏源退化电流；以及
所述第二漏源退化电流Ids2是热载流子注入HCI效应下的漏源退化电流。
根据本发明用于优化电路设计的方法的一个优选实施方案，所述第一漏源退化电流Ids1是通过如下公式得出的：
其中，Cox是单位面积氧化层电容，Cox＝q/(Eox×d)，其中d是电容极板距离，q是电子电荷量，Eox是栅氧电场；Vg是晶体管的外加电压；W是沟道宽度；Vds是漏源电压；Rds是漏源电阻；L是沟道长度；阈值电压Vth＝Vth0+△Vth，其中Vth0是初始阈值电压，△Vth是阈值电压漂移；迁移率μeff＝μeff0+△μeff，其中μeff0是初始迁移率，△μeff是迁移率漂移；
其中，
其中，ΔNit是增加的界面陷阱浓度；ΔNox是增加的氧化层陷阱浓度；μ0是本征迁移率；θ是跟晶体管相关的比例常数。
根据本发明用于优化电路设计的方法的一个优选实施方案，所述第二漏源退化电流Ids2是通过如下公式得出的：
其中，W是沟道宽度；L是沟道长度；Vg是晶体管的外加电压；Vds是漏源电压；单位面积氧化层电容Cox＝q/(Eox×d)，其中d是电容极板距离，q是电子电荷量，Eox是栅氧电场；阈值电压Vth＝Vth0+△Vth，其中Vth0是初始阈值电压，△Vth是阈值电压漂移；迁移率μeff＝μeff0+△μeff，其中μeff0是初始迁移率，△μeff是迁移率漂移；
其中，
其中，Ids是漏源电流；ψit是电子形成界面态所需要的临界能量；λ是电子的平均自由程；t是工作时长；μ0是本征迁移率；β是氧化层材料相关因子；ΔNit是增加的界面陷阱浓度；ΔNox是增加的氧化层陷阱浓度；C、n、k是工艺相关因子。
根据本发明的第二方面，提供了一种用于优化电路设计的装置，所述装置至少包括：
用于将至少两种效应下的漏源退化电流对于实际电路时钟信号延迟的影响纳入考虑的装置。
根据本发明的用于优化电路设计的装置的一个优选实施方案，包括：
用于计算第一效应下的第一漏源退化电流Ids1的装置；
用于计算第二效应下的第二漏源退化电流Ids2的装置；
用于计算总漏源退化电流Itotal的装置，由所述第一漏源退化电流Ids1和所述第二漏源退化电流Ids2根据如下公式来计算总漏源退化电流Itotal：
Itotal＝A×(Ids1+Ids2)/exp(Ids1+Ids2)
其中A值的范围在0至1之间；
用于用所述总漏源退化电流Itotal进行仿真的装置。
根据本发明的用于优化电路设计的装置的一个优选实施方案，所述A值为0.37。
根据本发明的用于优化电路设计的装置的一个优选实施方案，
所述第一漏源退化电流Ids1是负偏压不稳定性NBTI效应下的漏源退化电流；以及
所述第二漏源退化电流Ids2是热载流子注入HCI效应下的漏源退化电流。
根据本发明的用于优化电路设计的装置的一个优选实施方案，用于计算第一效应下的第一漏源退化电流Ids1的装置通过如下公式得出所述第一漏源退化电流Ids1：
其中，Cox是单位面积氧化层电容，Cox＝q/(Eox×d)，其中d是电容极板距离，q是电子电荷量，Eox是栅氧电场；Vg是晶体管的外加电压；W是沟道宽度；Vds是漏源电压；Rds是漏源电阻；L是沟道长度；阈值电压Vth＝Vth0+△Vth，其中Vth0是初始阈值电压，△Vth是阈值电压漂移；迁移率μeff＝μeff0+△μeff，其中μeff0是初始迁移率，△μeff是迁移率漂移；
其中，
其中，ΔNit是增加的界面陷阱浓度；ΔNox是增加的氧化层陷阱浓度；μ0是本征迁移率；θ是跟晶体管相关的比例常数。
根据本发明的用于优化电路设计的装置的一个优选实施方案，用于计算第二效应下的第二漏源退化电流Ids2的装置通过如下公式得出所述第二漏源退化电流Ids2：
其中，W是沟道宽度；L是沟道长度；Vg是晶体管的外加电压；Vds是漏源电压；单位面积氧化层电容Cox＝q/(Eox×d)，其中d是电容极板距离，q是电子电荷量，Eox是栅氧电场；阈值电压Vth＝Vth0+△Vth，其中Vth0是初始阈值电压，△Vth是阈值电压漂移；迁移率μeff＝μeff0+△μeff，其中μeff0是初始迁移率，△μeff是迁移率漂移；
其中，
其中，Ids是漏源电流；ψit是电子形成界面态所需要的临界能量；λ是电子的平均自由程；t是工作时长；μ0是本征迁移率；β是氧化层材料相关因子；ΔNit是增加的界面陷阱浓度；ΔNox是增加的氧化层陷阱浓度；C、n、k是工艺相关因子。
根据本发明的第三方面，提供了一种机器可读介质，在所述机器可读介质上存储有机器可执行指令，当所述机器可执行指令被机器执行时，所述机器可执行指令执行上述第一方面的任一项所述的方法。
根据本发明的优化电路设计的方法和装置，在无需进行多次流片试生产的情况下能够验证电路设计中的不足之处，从而能够降低成本。此外，在无需进行多次流片试生产的情况下能够验证电路设计中的冗余程度是否足够，只需要进行仿真即可，从而能够缩短设计周期。
附图说明
图1示出了现有技术的传统电路设计的总体流程图。
图2示出了根据本发明的电路设计的总体流程图。
具体实施方式
下面将对本发明的实施方案进行进一步详述。
图1示出了现有技术的传统电路设计的流程图。在步骤101中，在设置非常大的冗余以保证可靠性的情况下进行仿真。在步骤102中，进行流片试生产。在步骤103中，针对寿命衰减、电路性能漂移等进行老化测试。在步骤104中，判断衰减是否在冗余范围内。如果衰减在冗余范围内，则在步骤105中，无需修改电路设计，产品良好，可以交付客户。如果衰减不在冗余范围内，则在步骤106中，需要加入漂移数据再次进行步骤102中的仿真。
如图1中可以看到的，在现有技术中，必须通过老化测试才能发现电路设计中的不足之处。随着电路老化，DRAM中的时钟信号的延迟也会大幅度增加，这会影响电路性能。然而，如果每次都需要通过流片试生产来改善电路，则会大幅增加成本。
本发明的发明人意识到，通过在设计初期预测或考虑老化带来的性能损耗，从而更加精确地设计电路，会大幅降低成本以及缩短设计周期。在设计初期预测或考虑老化带来的性能损耗是通过准确模拟器件级、电路级在老化阶段的性能损耗，结合本发明所得出的拟合模型进行仿真来实现的。
图2示出了根据本发明的电路设计的总体流程图。在步骤201中，在计算漂移向量的情况下进行仿真。此时，不需要非常大的冗余，少量的冗余即可。在步骤202中，进行流片试生产。在步骤203中，针对寿命衰减、电路性能漂移等进行老化测试。在步骤204中，由于在设计初期的仿真阶段已经考虑了漂移向量，所以产品良好可以直接交付客户。
在本发明的步骤201中，漂移向量的计算将至少两种效应下的漏源退化电流对于实际电路时钟信号延迟的影响纳入考虑。优选地，这两种效应是NBTI效应和HCI效应。
可以根据现有技术中已知的公式来计算NBTI效应下的第一漏源退化电流Ids1，例如
其中，Cox是单位面积氧化层电容，Cox＝q/(Eox×d)，其中d是电容极板距离，q是电子电荷量，Eox是栅氧电场；Vg是晶体管的外加电压；W是沟道宽度；Vds是漏源电压；Rds是漏源电阻；L是沟道长度；阈值电压Vth＝Vth0+△Vth，其中Vth0是初始阈值电压，△Vth是阈值电压漂移；迁移率μeff＝μeff0+△μeff，其中μeff0是初始迁移率，△μeff是迁移率漂移；
其中，
其中，ΔNit是增加的界面陷阱浓度；ΔNox是增加的氧化层陷阱浓度；μ0是本征迁移率；θ是跟晶体管相关的比例常数。
可以根据现有技术中已知的公式来计算HCI效应下的第二漏源退化电流Ids2，例如
其中，W是沟道宽度；L是沟道长度；Vg是晶体管的外加电压；Vds是漏源电压；单位面积氧化层电容Cox＝q/(Eox×d)，其中d是电容极板距离，q是电子电荷量，Eox是栅氧电场；阈值电压Vth＝Vth0+△Vth，其中Vth0是初始阈值电压，△Vth是阈值电压漂移；迁移率μeff＝μeff0+△μeff，其中μeff0是初始迁移率，△μeff是迁移率漂移；
其中，
其中，Ids是漏源电流；ψit是电子形成界面态所需要的临界能量；λ是电子的平均自由程；t是工作时长；μ0是本征迁移率；β是氧化层材料相关因子；ΔNit是增加的界面陷阱浓度；ΔNox是增加的氧化层陷阱浓度；C、n、k是工艺相关因子。
通过拟合建模，得出总漏源总漏源退化电流Itotal与NBTI效应下的第一漏源退化电流Ids1和HCI效应下的第二漏源退化电流Ids2之间的关系为：
Itotal＝A×(Ids1+Ids2)/exp(Ids1+Ids2)
其中A值的范围在0至1之间，优选地为0.37。
然后，用所得到的总漏源退化电流Itotal代替原漏源电流进行仿真，可以反馈出信号延迟的情况。在设计电路中对此时钟部分加以改善，减少了后期不必要的流片需求。
由于总漏源退化电流Itotal同时考虑了NBTI和HCI效应的影响，在设计初期考虑了漂移向量，优化了电路设计。
本发明还涉及包括包含机器可读介质的程序产品，以用于执行机器可执行指令或数据结构或将所述指令或数据结构存储在其上。这样的机器可读介质可以是任何可用介质，其可由通用或专用计算机或带有处理器的其他机器访问。举例来说，这样的机器可读介质可包括RAM、ROM、EPROM、EEPROM、CD-ROM或其他光盘存储装置、磁盘存储装置或其他磁性存储装置、或任何其他介质，所述介质可用来执行或存储机器可执行指令或数据结构形式的所需程序代码，并可由通用或专用计算机或带有处理器的其他机器访问。当信息在网络或另一通信连接(硬连线的、无线的、或硬连线的或无线的组合)上被传递或提供至机器时，机器将该连接适当地看作机器可读介质。因此，任何这种连接被适当地称为机器可读介质。上述的组合也包括在机器可读介质的范围内。机器可执行指令包括例如使通用计算机、专用计算机或专用处理机器执行某些功能或一组功能的指令和数据。
应注意，上文所提及的实施方案例示而非限制本发明，且在不脱离所附权利要求的范围的前提下，本领域技术人员将能够设计许多替代实施方案。应理解，本发明的范围由权利要求限定。
Claims (10)
1.一种用于优化电路设计的方法，其特征在于，所述方法至少包括：将至少两种效应下的漏源退化电流对于实际电路时钟信号延迟的影响纳入考虑。
2.根据权利要求1所述的方法，其特征在于，所述方法包括：
计算第一效应下的第一漏源退化电流Ids1；
计算第二效应下的第二漏源退化电流Ids2；
计算总漏源退化电流Itotal，由所述第一漏源退化电流Ids1和所述第二漏源退化电流Ids2根据如下公式来计算总漏源退化电流Itotal：
Itotal＝A×(Ids1+Ids2)/exp(Ids1+Ids2)
其中A值的范围在0至1之间；
用所述总漏源退化电流Itotal进行仿真。
3.根据权利要求2所述的方法，其特征在于，所述A值为0.37。
4.根据权利要求2-3中的任一项所述的方法，其特征在于，
所述第一漏源退化电流Ids1是负偏压不稳定性NBTI效应下的漏源退化电流；以及
所述第二漏源退化电流Ids2是热载流子注入HCI效应下的漏源退化电流。
5.根据权利要求4所述的方法，其特征在于，所述第一漏源退化电流Ids1是通过如下公式得出的：
其中，Cox是单位面积氧化层电容，Cox＝q/(Eox×d)，其中d是电容极板距离，q是电子电荷量，Eox是栅氧电场；Vg是晶体管的外加电压；W是沟道宽度；Vds是漏源电压；Rds是漏源电阻；L是沟道长度；阈值电压Vth＝Vth0+△Vth，其中Vth0是初始阈值电压，△Vth是阈值电压漂移；迁移率μeff＝μeff0+△μeff，其中μeff0是初始迁移率，△μeff是迁移率漂移；
其中，
其中，ΔNit是增加的界面陷阱浓度；ΔNox是增加的氧化层陷阱浓度；μ0是本征迁移率；θ是跟晶体管相关的比例常数。
6.一种用于优化电路设计的装置，其特征在于，所述装置至少包括：
用于将至少两种效应下的漏源退化电流对于实际电路时钟信号延迟的影响纳入考虑的装置。
7.根据权利要求6所述的装置，其特征在于，所述装置包括：
用于计算第一效应下的第一漏源退化电流Ids1的装置；
用于计算第二效应下的第二漏源退化电流Ids2的装置；
用于计算总漏源退化电流Itotal的装置，由所述第一漏源退化电流Ids1和所述第二漏源退化电流Ids2根据如下公式来计算总漏源退化电流Itotal：
Itotal＝A×(Ids1+Ids2)/exp(Ids1+Ids2)
其中A值的范围在0至1之间；
用于用所述总漏源退化电流Itotal进行仿真的装置。
8.根据权利要求7所述的装置，其特征在于，所述A值为0.37。
9.根据权利要求7-8中的任一项所述的装置，其特征在于，
所述第一漏源退化电流Ids1是负偏压不稳定性NBTI效应下的漏源退化电流；以及
所述第二漏源退化电流Ids2是热载流子注入HCI效应下的漏源退化电流。
10.一种机器可读介质，其特征在于，在所述机器可读介质上存储有机器可执行指令，当所述机器可执行指令被机器执行时，所述机器可执行指令执行根据权利要求1至5中的任一项所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110752760.8A CN113486614A (zh) | 2021-07-02 | 2021-07-02 | 优化电路设计的方法和装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110752760.8A CN113486614A (zh) | 2021-07-02 | 2021-07-02 | 优化电路设计的方法和装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113486614A true CN113486614A (zh) | 2021-10-08 |
Family
ID=77939759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110752760.8A Pending CN113486614A (zh) | 2021-07-02 | 2021-07-02 | 优化电路设计的方法和装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113486614A (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008225961A (ja) * | 2007-03-14 | 2008-09-25 | Sanyo Electric Co Ltd | 回路シミュレーション方法 |
| JP2010205882A (ja) * | 2009-03-03 | 2010-09-16 | Panasonic Corp | 半導体装置の信頼性試験方法及び信頼性試験装置 |
| CN103744008A (zh) * | 2013-12-12 | 2014-04-23 | 华为技术有限公司 | 确定电路老化性能的方法和装置 |
| CN104122491A (zh) * | 2014-07-24 | 2014-10-29 | 北京大学 | 预测半导体器件寿命终点时nbti动态涨落的方法 |
| CN106680686A (zh) * | 2016-12-29 | 2017-05-17 | 浙江大学 | 一种提高半导体器件皮秒级超快速电学特性测试精度的方法 |
| CN108108536A (zh) * | 2017-12-07 | 2018-06-01 | 中国电子产品可靠性与环境试验研究所 | Sti氧化物陷阱电荷提取方法、装置、介质和计算机设备 |
| CN108845175A (zh) * | 2018-05-02 | 2018-11-20 | 电子科技大学 | 一种工作在亚阈区的高精度电流检测电路 |
| CN111596137A (zh) * | 2020-05-25 | 2020-08-28 | 上海华力集成电路制造有限公司 | 场效应晶体管源漏电阻的提取方法 |
-
2021
- 2021-07-02 CN CN202110752760.8A patent/CN113486614A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008225961A (ja) * | 2007-03-14 | 2008-09-25 | Sanyo Electric Co Ltd | 回路シミュレーション方法 |
| JP2010205882A (ja) * | 2009-03-03 | 2010-09-16 | Panasonic Corp | 半導体装置の信頼性試験方法及び信頼性試験装置 |
| CN103744008A (zh) * | 2013-12-12 | 2014-04-23 | 华为技术有限公司 | 确定电路老化性能的方法和装置 |
| CN104122491A (zh) * | 2014-07-24 | 2014-10-29 | 北京大学 | 预测半导体器件寿命终点时nbti动态涨落的方法 |
| CN106680686A (zh) * | 2016-12-29 | 2017-05-17 | 浙江大学 | 一种提高半导体器件皮秒级超快速电学特性测试精度的方法 |
| CN108108536A (zh) * | 2017-12-07 | 2018-06-01 | 中国电子产品可靠性与环境试验研究所 | Sti氧化物陷阱电荷提取方法、装置、介质和计算机设备 |
| CN108845175A (zh) * | 2018-05-02 | 2018-11-20 | 电子科技大学 | 一种工作在亚阈区的高精度电流检测电路 |
| CN111596137A (zh) * | 2020-05-25 | 2020-08-28 | 上海华力集成电路制造有限公司 | 场效应晶体管源漏电阻的提取方法 |
Non-Patent Citations (4)
| Title |
|---|
| ABDERREZAK BEKADDOUR 等: "The Frequency Distributions and Variability of Threshold Voltage Induced by NBTI and HCI Degradations in Si Nanowire FETs", 《INTERNATIONAL JOURNAL OF COMPUTER SCIENCE》, 30 September 2020 (2020-09-30), pages 12 - 18 * |
| YAO WANG 等: "A unified aging model of NBTI and HCI degradation towards lifetime reliability management for nanoscale MOSFET circuits", 《2011 IEEE/ACM INTERNATIONAL SYMPOSIUM ON NANOSCALE ARCHITECTURES》, 7 July 2011 (2011-07-07), pages 175 - 180 * |
| 于传玲: "超深亚微米PMOSFET的NBTI效应研究", 《中国优秀硕士学位论文全文数据库 信息科技辑》, no. 1, 15 December 2011 (2011-12-15), pages 135 - 124 * |
| 黄勇: "超深亚微米PMOSFET器件NBTI研究", 《中国优秀硕士学位论文全文数据库 信息科技辑》, 15 August 2008 (2008-08-15), pages 135 - 99 * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20240036105A1 (en) | Integrated circuit margin measurement and failure prediction device | |
| US5606518A (en) | Test method for predicting hot-carrier induced leakage over time in short-channel IGFETS and products designed in accordance with test results | |
| US7835890B2 (en) | Hot carrier circuit reliability simulation | |
| Li et al. | Compact modeling of MOSFET wearout mechanisms for circuit-reliability simulation | |
| Larcher | Statistical simulation of leakage currents in MOS and flash memory devices with a new multiphonon trap-assisted tunneling model | |
| US8626480B2 (en) | Compact model for device/circuit/chip leakage current (IDDQ) calculation including process induced uplift factors | |
| US11054459B2 (en) | Optimization of integrated circuit reliability | |
| US20090299716A1 (en) | Hot-Carrier Device Degradation Modeling and Extraction Methodologies | |
| Li et al. | A new SPICE reliability simulation method for deep submicrometer CMOS VLSI circuits | |
| KR20050083556A (ko) | 반도체 회로 장치의 시뮬레이션 방법 및 반도체 회로장치의 시뮬레이터 | |
| Jiang et al. | Topological analysis for leakage prediction of digital circuits | |
| Chatterjee et al. | Trends for deep submicron VLSI and their implications for reliability | |
| Chan et al. | Tunable sensors for process-aware voltage scaling | |
| CN113486614A (zh) | 优化电路设计的方法和装置 | |
| CN111553121A (zh) | 一种层次化数字电路可靠性验证方法 | |
| Weckx et al. | Characterization and simulation methodology for time-dependent variability in advanced technologies | |
| Gomez et al. | Pinhole latent defect modeling and simulation for defect-oriented analog/mixed-signal testing | |
| Xuan | IC reliability simulator ARET and its application in design-for-reliability | |
| US20150073738A1 (en) | Determining process variation using device threshold sensitivites | |
| Mohammad et al. | Simulating program disturb faults in flash memories using SPICE compatible electrical model | |
| Laurenciu et al. | A direct measurement scheme of amalgamated aging effects with novel on-chip sensor | |
| Millemon Sr | CMOS Characterization, Modeling, and Circuit Design in the Presence of Random Local Variation | |
| Li | Deep Submicron CMOS VLSI Circuit Reliability modeling, simulation and design | |
| Sivchenko et al. | Determination of the operating time to failure of a sub-100-nm MOS transistor gate dielectric using accelerated tests | |
| Tsui et al. | A circuit level hot-carrier evaluation system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |