JP6292667B2 - 半導体装置の評価方法および半導体装置の評価装置 - Google Patents

半導体装置の評価方法および半導体装置の評価装置 Download PDF

Info

Publication number
JP6292667B2
JP6292667B2 JP2014054197A JP2014054197A JP6292667B2 JP 6292667 B2 JP6292667 B2 JP 6292667B2 JP 2014054197 A JP2014054197 A JP 2014054197A JP 2014054197 A JP2014054197 A JP 2014054197A JP 6292667 B2 JP6292667 B2 JP 6292667B2
Authority
JP
Japan
Prior art keywords
semiconductor device
voltage
gate
potential side
constant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014054197A
Other languages
English (en)
Other versions
JP2015175799A (ja
Inventor
満 染谷
満 染谷
学 武井
学 武井
米澤　喜幸
喜幸 米澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Fuji Electric Co Ltd
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd, National Institute of Advanced Industrial Science and Technology AIST filed Critical Fuji Electric Co Ltd
Priority to JP2014054197A priority Critical patent/JP6292667B2/ja
Publication of JP2015175799A publication Critical patent/JP2015175799A/ja
Application granted granted Critical
Publication of JP6292667B2 publication Critical patent/JP6292667B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

この発明は、半導体装置の評価方法および半導体装置の評価装置に関する。
従来、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）においては、ゲートに電圧を印加することによりターンオン時の閾値電圧が変動することが問題となっている。閾値電圧の変動は、半導体装置に流れる電流のアンバランス（電流バランスがとれない）や、電流効率が低下するという問題につながる。このため、ターンオン時の閾値電圧の変動を抑制する必要がある。また、ターンオン時の閾値電圧の変動を抑制するために、ターンオン時の閾値電圧を正確に測定する必要がある。
従来の閾値電圧の測定方法として、ゲートに任意の時間で電圧（ゲート電圧）を印加し、ゲートへの電圧の印加を停止した後に、ソース−ドレイン間に流れる電流のゲート電圧依存性を測定することで閾値電圧を測定し、閾値電圧の変動の度合いを算出する方法が提案されている（例えば、下記非特許文献１参照。）。
エム・ドゥネ（Ｍ．Ｄｅｎａｉｓ）、外７名、オン−ザ−フライ キャラクタリゼーション オブ ＮＢＴＩ イン ウルトラ−スィン ゲート オキサイド ＰＭＯＳＦＥＴ’ｓ（Ｏｎ−ｔｈｅ−ｆｌｙ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ＮＢＴＩ ｉｎ ｕｌｔｒａ−ｔｈｉｎ ｇａｔｅ ｏｘｉｄｅ ＰＭＯＳＦＥＴ’ｓ）、アイ・トリプル・イー インターナショナル エレクトロン デバイシズ ミーティング（ＩＥＤＭ） ２００４（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤＭ） ２００４）、２００４年、ｐ．１０９−１１２
しかしながら、閾値電圧の変動は、ゲートに電圧を印加することにより、ゲート電極直下（半導体基板側）の酸化膜または当該酸化膜と半導体部との界面に電荷が捕獲されて起こると推測されている。上記非特許文献１では、上述したようにゲートに電圧を印加し、ゲートへの電圧の印加を停止した後に閾値電圧の測定を行うが、閾値電圧の測定にある程度の時間を要する。このため、ゲートへの電圧の印加を停止してから閾値電圧を測定するまでの間に、ゲート電極直下の酸化膜または当該酸化膜と半導体部との界面に捕獲された電荷が放出されてしまう。したがって、ゲートに電圧が印加されることにより捕獲された電荷の量を過小評価してしまうという問題点がある。例えば上記非特許文献１などの従来の評価方法によるＭＯＳＦＥＴの閾値電圧の経時変動について図７，８に示す。
図７は、従来の評価方法によって測定されるＭＯＳＦＥＴの閾値電圧の経時変動を示す特性図である。図８は、図７のゲート電圧＝０Ｖのときの閾値電圧の経時変動の緩和特性を示す特性図である。図７に示すように、閾値電圧Ｖthは、ゲートに電圧を印加（ゲート電圧印加）することにより増大するが、ゲートへの電圧の印加を停止（ゲート電圧＝０Ｖ）することにより緩和（低下）する（すなわちゲート電圧印加前の平衡状態に戻る）。閾値電圧Ｖthの緩和特性は、図８に示すように緩和時間に対して指数関数的に緩和（低下）する。このため、上記非特許文献１のようにゲートへの電圧の印加を停止してから閾値電圧Ｖthを測定する場合、閾値電圧Ｖthの緩和時間に閾値電圧Ｖthを測定することとなり、ゲート電圧印加中の閾値電圧Ｖthの変動、すなわち緩和時間０秒のときの閾値電圧Ｖthの変動量を見積もることができない。
このような問題に対して、閾値電圧Ｖthを測定するための測定装置を高速化することで、閾値電圧Ｖthの緩和による測定値への悪影響を低減することは可能であるが、閾値電圧Ｖthの緩和による測定値への悪影響を完全に排除することはできない。このため、測定装置を高速化したとしても、程度の差はあれ、ゲートへの電圧の印加により捕獲された電荷の量を過小評価してしまうという問題は解消されない。このように、従来技術では、ターンオン時の閾値電圧を正確に測定することができないため、ターンオン時の閾値電圧の変動を抑制することができない。このため、ターンオン時の閾値電圧の変動によって生じる問題を解消させることができない。
この発明は、上述した従来技術による問題点を解消するため、ターンオン時の閾値電圧を正確に測定することができる半導体装置の評価方法および半導体装置の評価装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の評価方法は、金属−酸化膜−半導体からなる絶縁ゲート構造を有する半導体装置の評価方法であって、前記半導体装置のゲートに前記半導体装置の閾値電圧以上の一定のゲート電圧を印加し続けたまま、前記半導体装置のターンオン時の前記閾値電圧を取得する取得工程を含むことを特徴とする。
また、この発明にかかる半導体装置の評価方法は、上述した発明において、さらに次の特徴を有する。前記取得工程は、まず、前記半導体装置のゲートに前記ゲート電圧を印加し続けたまま、前記半導体装置の高電位側から低電位側へ向かう方向に一定電流を流す第１工程を行う。次に、前記一定電流に応じて前記半導体装置の高電位側と低電位側との間に印加された電圧を測定する第２工程を行う。次に、前記第２工程の測定値に基づいて、前記半導体装置のターンオン時の前記閾値電圧を取得する第３工程を行う。
また、この発明にかかる半導体装置の評価方法は、上述した発明において、前記第１工程では、前記第２工程の測定値が前記ゲート電圧と前記閾値電圧との差分未満となるように、前記一定電流を設定することを特徴とする。
また、この発明にかかる半導体装置の評価方法は、上述した発明において、さらに次の特徴を有する。前記取得工程は、まず、前記半導体装置のゲートに前記ゲート電圧を印加し続けたまま、前記半導体装置の高電位側と低電位側との間に一定電圧を印加する第１工程を行う。次に、前記一定電圧に応じて前記半導体装置の高電位側から低電位側へ向かう方向に流れる電流を測定する第２工程を行う。次に、前記第２工程の測定値に基づいて、前記半導体装置のターンオン時の前記閾値電圧を取得する第３工程を行う。
また、この発明にかかる半導体装置の評価方法は、上述した発明において、前記第１工程では、前記ゲート電圧と前記閾値電圧との差分未満の前記一定電圧を印加することを特徴とする。
また、この発明にかかる半導体装置の評価方法は、上述した発明において、前記取得工程前に、前記半導体装置の高電位側から低電位側へ向かう方向に流れる電流、および、前記半導体装置のゲートに印加される電圧に基づいて、前記半導体のキャリア移動度および前記酸化膜の容量を決定することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の評価装置は、金属−酸化膜−半導体からなる絶縁ゲート構造を有する半導体装置の評価装置であって、次の特徴を有する。前記半導体装置のゲートに、前記半導体装置のゲートに前記半導体装置の閾値電圧以上の一定のゲート電圧を印加する定電圧源が接続されている。前記定電圧源によって前記半導体装置のゲートに前記ゲート電圧を印加し続けたまま、前記半導体装置のターンオン時の前記閾値電圧を取得する。
また、この発明にかかる半導体装置の評価装置は、上述した発明において、さらに次の特徴を有する。前記半導体装置の高電位側に、前記半導体装置の高電位側から低電位側へ向かう方向に一定電流を流す定電流源が接続されている。前記定電圧源によって前記半導体装置のゲートに前記ゲート電圧を印加し続けたまま、前記定電流源によって前記半導体装置に前記一定電流を流す。前記一定電流に応じて前記半導体装置の高電位側と低電位側との間に印加された電圧を測定し、当該測定値に基づいて、前記半導体装置のターンオン時の前記閾値電圧を取得する。
また、この発明にかかる半導体装置の評価装置は、上述した発明において、前記一定電流に応じて前記半導体装置の高電位側と低電位側との間に印加される電圧を、前記ゲート電圧と前記閾値電圧との差分未満とすることを特徴とする。
また、この発明にかかる半導体装置の評価装置は、上述した発明において、さらに次の特徴を有する。前記半導体装置の高電位側と低電位側との間に一定電圧を印加する第２の定電圧源が設けられている。前記定電圧源によって前記半導体装置のゲートに前記ゲート電圧を印加し続けたまま、前記第２の定電圧源によって前記半導体装置の高電位側と低電位側との間に前記一定電圧を印加する。前記一定電圧に応じて前記半導体装置の高電位側から低電位側へ向かう方向に流れる電流を測定し、当該測定値に基づいて、前記半導体装置のターンオン時の前記閾値電圧を取得する。
また、この発明にかかる半導体装置の評価装置は、上述した発明において、前記一定電圧を、前記ゲート電圧と前記閾値電圧との差分未満とすることを特徴とする。
また、この発明にかかる半導体装置の評価装置は、上述した発明において、前記半導体装置のゲートに前記ゲート電圧を印加する前に、前記半導体装置の高電位側から低電位側へ向かう方向に流れる電流、および前記半導体装置のゲートに印加される電圧に基づいて、前記半導体のキャリア移動度および前記酸化膜の容量を決定することを特徴とする。
また、この発明にかかる半導体装置の評価装置は、上述した発明において、前記半導体装置は、半導体材料としてシリコンを用いて構成されていることを特徴とする。
また、この発明にかかる半導体装置の評価装置は、上述した発明において、前記半導体装置は、半導体材料としてシリコンカーバイドを用いて構成されていることを特徴とする。
また、この発明にかかる半導体装置の評価装置は、上述した発明において、前記半導体装置は、半導体材料としてゲルマニウムを用いて構成されていることを特徴とする。
また、この発明にかかる半導体装置の評価装置は、上述した発明において、前記半導体装置は、半導体材料としてシリコンゲルマニウムを用いて構成されていることを特徴とする。
また、この発明にかかる半導体装置の評価装置は、上述した発明において、前記半導体装置は、半導体材料としてガリウムヒ素を用いて構成されていることを特徴とする。
また、この発明にかかる半導体装置の評価装置は、上述した発明において、前記半導体装置は、半導体材料として窒化ガリウムを用いて構成されていることを特徴とする。
また、この発明にかかる半導体装置の評価装置は、上述した発明において、前記半導体装置は、半導体材料として酸化ガリウムを用いて構成されていることを特徴とする。
また、この発明にかかる半導体装置の評価装置は、上述した発明において、所定情報を記憶する記憶部をさらに備え、前記記憶部に予め記憶されたプログラムを実行させることによって、前記半導体装置のターンオン時の前記閾値電圧の測定を自動で行うことを特徴とする。
本発明にかかる半導体装置の評価方法および半導体装置の評価装置によれば、半導体装置のゲートに一定のストレス電圧を印加しながら閾値電圧の変動の度合いを評価することができる。このため、閾値電圧の緩和が一切起こらない状態で、半導体装置の高電位側と低電位側との間に印加される電圧の変動量を測定することができ、この測定値に基づいてターンオン時の閾値電圧を正確に測定することができる。これにより、閾値電圧の経時変動の度合いを正確に評価することができるため、半導体装置に流れる電流のアンバランスや、電流効率が低下することを抑制することができるという効果を奏する。
実施の形態にかかる半導体装置の評価装置を模式的に示す回路図である。 実施の形態にかかる半導体装置の評価装置の被測定物であるＭＯＳＦＥＴの構造の一例を示す断面図である。 実施の形態にかかる半導体装置の評価方法の概要を示すフローチャートである。 実施の形態にかかる半導体装置の評価方法によって測定されるソース−ドレイン間電流Ｉsd−ストレス電圧Ｖg特性を示す特性図である。 実施の形態にかかる半導体装置の評価方法によって測定されるソース−ドレイン間電圧Ｖsdの経時変動を示す特性図である。 実施の形態にかかる半導体装置の評価方法を用いて測定された閾値電圧Ｖthの経時変動を示す特性図である。 従来の評価方法によって測定されるＭＯＳＦＥＴの閾値電圧の経時変動を示す特性図である。 図７のゲート電圧＝０Ｖのときの閾値電圧の経時変動の緩和特性を示す特性図である。
以下に添付図面を参照して、この発明にかかる半導体装置の評価方法および半導体装置の評価装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる半導体装置の評価装置について説明する。図１は、実施の形態にかかる半導体装置の評価装置を模式的に示す回路図である。図１に示す実施の形態にかかる半導体装置の評価装置は、ＭＯＳＦＥＴ１の閾値電圧Ｖthの変動量を測定してＭＯＳＦＥＴ１の信頼性を評価する評価装置の一例であり、被測定物である例えばｎチャネル型のＭＯＳＦＥＴ１と、ＭＯＳＦＥＴ１に電気的なストレスを与える定電圧源２および定電流源３と、を備える。ＭＯＳＦＥＴ１のドレインは定電流源３に接続され、ソースおよびボディは接地されている。ＭＯＳＦＥＴ１のゲートは定電圧源２の正極に接続されている。定電圧源２の負極は接地されている。定電圧源２は、ＭＯＳＦＥＴ１の閾値電圧Ｖth以上の起電力を有し、常時、ＭＯＳＦＥＴ１のゲートにＭＯＳＦＥＴ１の閾値電圧Ｖth以上の一定のゲート電圧（以下、ストレス電圧とする）Ｖg（＞Ｖth）を印加し続ける。
定電流源３は、定電圧源２によってＭＯＳＦＥＴ１のゲートにストレス電圧Ｖgが印加されているときに、ＭＯＳＦＥＴ１のソース−ドレイン間に定電流ストレス（ソース−ドレイン間電流）Ｉsdを供給する。また、定電流源３は、電圧測定器として機能し、ＭＯＳＦＥＴ１に一定のソース−ドレイン間電流Ｉsdを流したときに、ＭＯＳＦＥＴ１に印加されるソース−ドレイン間電圧Ｖsdを測定し監視（モニター）し続ける。すなわち、定電流源３は、ＭＯＳＦＥＴ１のソース−ドレイン間電流Ｉsdを一定に維持した状態で、ＭＯＳＦＥＴ１に印加されるソース−ドレイン間電圧Ｖsdの経時変動を測定する。定電流源３として、例えば、被測定物に電流または電圧を供給すると同時に、被測定物にかかる電圧または被測定物に流れる電流を測定するいわゆるソースメジャメントユニット（ＳＭＵ：Ｓｏｕｒｃｅ Ｍｅａｓｕｒｅｍｅｎｔ Ｕｎｉｔ）を用いてもよい。
ＭＯＳＦＥＴ１の閾値電圧Ｖthの変動量ΔＶthは、定電流源３によって測定されたＭＯＳＦＥＴ１のソース−ドレイン間電圧Ｖsdの変動量を変換することで得られる。具体的には、ＭＯＳＦＥＴ１の閾値電圧Ｖthの変動量ΔＶthは、次のように算出される。ＭＯＳＦＥＴ１のソース−ドレイン間電圧Ｖsdが定電圧源２によって供給されるストレス電圧ＶgからＭＯＳＦＥＴ１の閾値電圧Ｖthを差し引いた値よりも十分に小さい境界条件（Ｖsd＜＜Ｖg−Ｖth）においては、ＭＯＳＦＥＴ１のソース−ドレイン間電流Ｉsdは下記（１）式であらわされる。
Figure 0006292667
また、上記（１）式を、ＭＯＳＦＥＴ１の閾値電圧Ｖthを解とする式に変換する。この式に基づいて、ＭＯＳＦＥＴ１にソース−ドレイン間電流Ｉsdを流し始めた時点（ｔ＝０）から所定時間ｔまでのＭＯＳＦＥＴ１のソース−ドレイン間電圧Ｖsdの変動量を、ＭＯＳＦＥＴ１の閾値電圧Ｖthの変動量ΔＶthに変換する下記（２）式が得られる。Ｌはチャネル長（ソース−ドレイン間の最短距離）であり、Ｚはチャネル幅（チャネル長に直交する方向のチャネル部の幅）であり、μnはキャリア移動度であり、Ｃoxはゲート絶縁膜（酸化膜）容量である。
Figure 0006292667
上記（２）式のＺ／Ｌ×μn×Ｃoxは、ソース−ドレイン間電圧Ｖsdの変動量を閾値電圧Ｖthの変動量ΔＶthへ変換をする際に必要な係数（以下、変換係数とする）である。ＭＯＳＦＥＴ１のソース−ドレイン間電流Ｉsdは、ＭＯＳＦＥＴ１のゲートに印加されるストレス電圧Ｖgとほぼ比例関係（以下、Ｉsd−Ｖg特性とする）にあり、上記（２）式の変換係数（＝Ｚ／Ｌ×μn×Ｃox）はＩsd−Ｖg特性の傾きと一致する。このため、ＭＯＳＦＥＴ１に定電流ストレス（定電流源３によるソース−ドレイン間電流Ｉsd）を流す前にＩsd−Ｖg特性を測定することで、ＭＯＳＦＥＴ１の閾値電圧Ｖthの変動量ΔＶthを見積もることができる。
次に、実施の形態にかかる半導体装置の評価装置によって閾値電圧Ｖthの変動の度合いを評価するＭＯＳＦＥＴ１の構造の一例について説明する。図２は、実施の形態にかかる半導体装置の評価装置の被測定物であるＭＯＳＦＥＴの構造の一例を示す断面図である。図２には、図１のＭＯＳＦＥＴ１の構造の一例を示す。図１に示すＭＯＳＦＥＴ１において、ｎ型半導体基板１１上には、ｐ型ボディ領域となるｐ型エピタキシャル層１２が設けられている。ｐ型エピタキシャル層１２の、ｎ型半導体基板１１側に対して反対側の表面層には、ｎ+型ソース領域１３、ｎ+型ドレイン領域１４およびｐ+型ボディコンタクト領域１５がそれぞれ選択的に設けられている。ｐ型エピタキシャル層１２の、ｎ+型ソース領域１３とｎ+型ドレイン領域１４とに挟まれた部分の表面には、ゲート絶縁膜１６を介してゲート電極１７が設けられている。ソース電極１８はｎ+型ソース領域１３に接する。ドレイン電極１９はｎ+型ドレイン領域１４に接する。ボディ電極２０はｐ+型ボディコンタクト領域１５に接する。ソース電極１８およびボディ電極２０は接地されている。
特に限定しないが、例えば、ＭＯＳＦＥＴ１の各部の寸法および不純物濃度は次の値をとる。ｎ型半導体基板１１の比抵抗および厚さは、それぞれ０．０２Ωｃｍおよび３５０μｍである。ｐ型エピタキシャル層１２の不純物濃度および厚さは、それぞれ５×１０15／ｃｍ3および５μｍである。ｎ+型ソース領域１３の不純物濃度および厚さは、それぞれ２×１０20／ｃｍ3および０．３μｍである。ｎ+型ドレイン領域１４の不純物濃度および厚さは、それぞれ２×１０20／ｃｍ3および０．３μｍである。ｐ+型ボディコンタクト領域１５の不純物濃度および厚さは、それぞれ２×１０20／ｃｍ3および０．３μｍである。ゲート絶縁膜１６は、酸化膜（ＳｉＯ2）からなり、その厚さは５０ｎｍである。
次に、実施の形態にかかる半導体装置の評価方法について、例示した上記諸条件で作製されたＭＯＳＦＥＴ１の閾値電圧Ｖthの変動の度合いを評価する場合を例に説明する。図３は、実施の形態にかかる半導体装置の評価方法の概要を示すフローチャートである。まず、ＭＯＳＦＥＴ１のソースおよびボディを接地し、ソース−ドレイン間電圧Ｖsdを０．１Ｖの一定電圧とした状態で、ＭＯＳＦＥＴ１のゲート電圧を０Ｖから１５Ｖの範囲でスイープ（変更）してＭＯＳＦＥＴ１のソース−ドレイン間電流Ｉsdを測定し、ＭＯＳＦＥＴ１のＩsd−Ｖg特性を取得する（ステップＳ１）。ステップＳ１において、ＭＯＳＦＥＴ１に印加するゲート電圧の最大値を、ＭＯＳＦＥＴ１の閾値電圧Ｖth（＝４Ｖ）以上、後述するストレス電圧Ｖg（＝１５Ｖ）以下に設定したときのＩsd−Ｖg特性を図４に示す。図４は、実施の形態にかかる半導体装置の評価方法によって測定されるソース−ドレイン間電流Ｉsd−ストレス電圧Ｖg特性を示す特性図である。
次に、ステップＳ１において取得したＭＯＳＦＥＴ１のＩsd−Ｖg特性に基づいて、ＭＯＳＦＥＴ１のキャリア移動度μnおよびゲート絶縁膜容量Ｃoxを取得する（ステップＳ２）。具体的には、Ｉsd−Ｖg特性が比例関係（直線）となるストレス電圧Ｖg以上のＩsd−Ｖg特性から、被測定物であるＭＯＳＦＥＴ１のＩsd−Ｖg特性の傾き（＝Ｚ／Ｌ×μn×Ｃox）を決定する。図４に示すＩsd−Ｖg特性では、ストレス電圧Ｖg＝８Ｖ以上でＩsd−Ｖg特性がほぼ比例関係となるため、Ｉsd−Ｖg特性の、ストレス電圧Ｖg＝８Ｖ以上の部分から、ＭＯＳＦＥＴ１のキャリア移動度μnおよびゲート絶縁膜容量Ｃox、すなわち上記（２）式の変換係数（＝Ｚ／Ｌ×μn×Ｃox＝５．６×１０-8Ａ／Ｖ）を決定する。
次に、ＭＯＳＦＥＴ１のソースおよびボディを接地し、定電圧源２によってＭＯＳＦＥＴ１のゲートに１５Ｖのストレス電圧Ｖgを印加した状態で、定電流源３によって、ＭＯＳＦＥＴ１のソース−ドレイン間に例えば１×１０-6Ａの一定電流（ソース−ドレイン間電流Ｉsd）を流す。そして、ＭＯＳＦＥＴ１のソース−ドレイン間に印加されるソース−ドレイン間電圧Ｖsdの経時変動をモニターする（ステップＳ３）。ステップＳ３において測定された、ストレス電圧Ｖgの印加時間（バイアス時間）に対するソース−ドレイン間電圧Ｖsdの経時変動を図５に示す。図５は、実施の形態にかかる半導体装置の評価方法によって測定されるソース−ドレイン間電圧Ｖsdの経時変動を示す特性図である。図５に示すように、ソース−ドレイン間電圧Ｖsdは、ストレス電圧Ｖgの印加時間に対して対数的に増加することがわかる。
次に、ステップＳ２において決定した変換係数（＝Ｚ／Ｌ×μn×Ｃox＝５．６×１０-8Ａ／Ｖ）および上記（２）式に基づいて、ステップＳ３において測定したソース−ドレイン間電圧Ｖsdの変動量を閾値電圧Ｖthの変動量ΔＶthに変換することにより（ステップＳ４）、ＭＯＳＦＥＴ１の信頼性の評価が完了する。その後、ステップＳ４において取得した閾値電圧Ｖthの変動量ΔＶthに基づいて、ＭＯＳＦＥＴ１やＭＯＳＦＥＴ１周辺の回路部に、ＭＯＳＦＥＴ１のターンオン時の閾値電圧の変動を抑制するための対策を行えばよい。この対策の一例としては、酸化膜形成後のＰｏｓｔ Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌ（ＰＯＡ）処理時のＨ2濃度を増やしたり、アニール時間を延ばして変動を抑制する。ここで、一例として、ソース−ドレイン間電圧Ｖsdが０．０８５Ｖから０．０８８Ｖに変動したときの、閾値電圧Ｖthの変動量ΔＶthは０．４２Ｖである。上述した実施の形態にかかる半導体装置の評価方法は、例えば図１に示す実施の形態にかかる半導体装置の評価装置を用いて行われる。
次に、実施の形態にかかる半導体装置の評価方法を用いて測定されたＭＯＳＦＥＴ１の閾値電圧Ｖthの経時変動について説明する。図６は、実施の形態にかかる半導体装置の評価方法を用いて測定された閾値電圧Ｖthの経時変動を示す特性図である。図６には、実施の形態にかかる半導体装置の評価方法を用いて測定されたＭＯＳＦＥＴ１の閾値電圧Ｖthの経時変動を示す（以下、本発明の評価方法とする）。また、図６には、比較として、例えば上記非特許文献１を用いて測定されたＭＯＳＦＥＴ１の閾値電圧Ｖthの経時変動を示す（以下、従来の評価方法とする）。
図６に示す結果より、本発明の評価方法による閾値電圧Ｖthの測定値は、従来の評価方法による閾値電圧Ｖthの測定値よりも大きいことが確認された。この理由は、次の通りである。従来の評価方法では、ＭＯＳＦＥＴ１へのゲート電圧の印加を停止した後に、ＭＯＳＦＥＴ１の閾値電圧Ｖthを測定するため、ＭＯＳＦＥＴ１にゲート電圧を印加してから閾値電圧Ｖthを測定するまでの間に閾値電圧Ｖthの変動が緩和し、閾値電圧Ｖthの値が過小評価された状態になる。一方、本発明の評価方法においては、ＭＯＳＦＥＴ１のゲートに常にストレス電圧Ｖgを印加し続けているため、閾値電圧Ｖthを緩和させることなく、閾値電圧Ｖthの変動を正確に測定することができるからである。
なお、本発明にかかる半導体装置の評価方法は、予め用意されたプログラムをパーソナルコンピュータやワークステーションなどのコンピュータで実行することにより各ステップの処理を自動で行ってもよい。このプログラムは、ソリッドステートドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネットなどのネットワークを介して配布することが可能な伝送媒体であってもよい。
以上、説明したように、実施の形態によれば、ＭＯＳＦＥＴのゲートに定電圧源を接続し、ＭＯＳＦＥＴのドレインに定電流ストレスを流すとともに、ＭＯＳＦＥＴのソース−ドレイン間電圧を監視する定電流源を接続することで、定電圧源によってＭＯＳＦＥＴのゲートに一定のストレス電圧を印加しながら閾値電圧の変動の度合いを評価することができる。このため、閾値電圧の緩和が一切起こらない状態で、ＭＯＳＦＥＴのソース−ドレイン間電圧の変動量を測定することができ、この測定値に基づいて閾値電圧の経時変動の度合いを過小評価せずに正確に評価することができる。これにより、半導体装置に流れる電流のアンバランス（電流バランスがとれない）や、電流効率が低下することを抑制することができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、被測定物に一定電流を供給する機能と、被測定物にかかる電圧を測定する機能とを有する定電流源を用いた場合を例に説明しているが、これに限らず、定電流源では被測定物への一定電流の供給のみを行い、被測定物にかかる電圧を測定する電圧測定器を新たに設けてもよい。また、上述した実施の形態では、ソース−ドレイン間電圧の変動量に基づいて閾値電圧の変動量を算出しているが、これに限らず、例えばソースメジャメントユニットを用いて、ＭＯＳＦＥＴのソース−ドレイン間電圧を一定に維持した状態でソース−ドレイン間電流を測定し、ソース−ドレイン間電流の変動量に基づいて閾値電圧の変動量を算出してもよい。
また、本発明では、半導体材料としてシリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、または酸化ガリウム（Ｇａ2Ｏ3）を用いた半導体装置に適用可能である。また、上述した実施の形態では、被測定物としてＭＯＳＦＥＴを例に説明しているが、上述した実施の形態に限らず、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を備えたさまざまな構造の半導体装置を被測定物とすることが可能である。また、本発明は、被測定物である半導体装置の各領域の導電型を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置の評価方法および半導体装置の評価装置は、半導体装置の特性評価に有用であり、特にゲート電圧を印加することによるターンオン時の閾値電圧の変動の度合いを評価するのに適している。
１ ＭＯＳＦＥＴ
２ 定電圧源
３ 定電流源
１１ ｎ型半導体基板
１２ ｐ型エピタキシャル層
１３ ｎ+型ソース領域
１４ ｎ+型ドレイン領域
１５ ｐ+型ボディコンタクト領域
１６ ゲート絶縁膜
１７ ゲート電極
１８ ソース電極
１９ ドレイン電極
２０ ボディ電極
Ｃox ゲート絶縁膜容量
Ｉsd ソース−ドレイン間電流
Ｖg ストレス電圧
Ｖsd ソース−ドレイン間電圧
Ｖth 閾値電圧

Claims (16)

  1. 金属−酸化膜−半導体からなる絶縁ゲート構造を有する半導体装置の評価方法であって、
    前記半導体装置のゲートに前記半導体装置の閾値電圧以上の一定のゲート電圧を印加し続けたまま、前記半導体装置のターンオン時の前記閾値電圧を取得する取得工程を含み、
    前記取得工程は、
    前記半導体装置のゲートに前記ゲート電圧を印加し続けたまま、前記半導体装置の高電位側から低電位側へ向かう方向に一定電流を流す第１工程と、
    前記一定電流に応じて前記半導体装置の高電位側と低電位側との間に印加された電圧を測定する第２工程と、
    前記第２工程の測定値に基づいて、前記半導体装置のターンオン時の前記閾値電圧を取得する第３工程と、
    を含み、
    前記第１工程では、前記第２工程の測定値が前記ゲート電圧と前記閾値電圧との差分未満となるように、前記一定電流を設定することを特徴とする半導体装置の評価方法。
  2. 金属−酸化膜−半導体からなる絶縁ゲート構造を有する半導体装置の評価方法であって、
    前記半導体装置のゲートに前記半導体装置の閾値電圧以上の一定のゲート電圧を印加し続けたまま、前記半導体装置のターンオン時の前記閾値電圧を取得する取得工程を含み、
    前記取得工程は、
    前記半導体装置のゲートに前記ゲート電圧を印加し続けたまま、前記半導体装置の高電位側と低電位側との間に一定電圧を印加する第１工程と、
    前記一定電圧に応じて前記半導体装置の高電位側から低電位側へ向かう方向に流れる電流を測定する第２工程と、
    前記第２工程の測定値に基づいて、前記半導体装置のターンオン時の前記閾値電圧を取得する第３工程と、
    を含み、
    前記第１工程では、前記ゲート電圧と前記閾値電圧との差分未満の前記一定電圧を印加することを特徴とする半導体装置の評価方法。
  3. 前記取得工程前に、前記半導体装置の高電位側から低電位側へ向かう方向に流れる電流、および、前記半導体装置のゲートに印加される電圧に基づいて、前記半導体のキャリア移動度および前記酸化膜の容量を決定することを特徴とする請求項１または２に記載の半導体装置の評価方法。
  4. 金属−酸化膜−半導体からなる絶縁ゲート構造を有する半導体装置の評価方法であって、
    前記半導体装置のゲートに前記半導体装置の閾値電圧以上の一定のゲート電圧を印加し続けたまま、前記半導体装置のターンオン時の前記閾値電圧を取得する取得工程を含み、
    前記取得工程前に、前記半導体装置の高電位側から低電位側へ向かう方向に流れる電流、および、前記半導体装置のゲートに印加される電圧に基づいて、前記半導体のキャリア移動度および前記酸化膜の容量を決定することを特徴とすることを特徴とする半導体装置の評価方法。
  5. 金属−酸化膜−半導体からなる絶縁ゲート構造を有する半導体装置の評価装置であって、
    前記半導体装置のゲートに接続され、前記半導体装置のゲートに前記半導体装置の閾値電圧以上の一定のゲート電圧を印加する定電圧源を備え、
    前記定電圧源によって前記半導体装置のゲートに前記ゲート電圧を印加し続けたまま、前記半導体装置のターンオン時の前記閾値電圧を取得し、
    前記半導体装置の高電位側に接続され、前記半導体装置の高電位側から低電位側へ向かう方向に一定電流を流す定電流源をさらに備え、
    前記定電圧源によって前記半導体装置のゲートに前記ゲート電圧を印加し続けたまま、前記定電流源によって前記半導体装置に前記一定電流を流し、
    前記一定電流に応じて前記半導体装置の高電位側と低電位側との間に印加された電圧を測定し、当該測定値に基づいて、前記半導体装置のターンオン時の前記閾値電圧を取得し、
    前記一定電流に応じて前記半導体装置の高電位側と低電位側との間に印加される電圧を、前記ゲート電圧と前記閾値電圧との差分未満とすることを特徴とする半導体装置の評価装置。
  6. 金属−酸化膜−半導体からなる絶縁ゲート構造を有する半導体装置の評価装置であって、
    前記半導体装置のゲートに接続され、前記半導体装置のゲートに前記半導体装置の閾値電圧以上の一定のゲート電圧を印加する定電圧源を備え、
    前記定電圧源によって前記半導体装置のゲートに前記ゲート電圧を印加し続けたまま、前記半導体装置のターンオン時の前記閾値電圧を取得し、
    前記半導体装置の高電位側と低電位側との間に一定電圧を印加する第２の定電圧源を備え、
    前記定電圧源によって前記半導体装置のゲートに前記ゲート電圧を印加し続けたまま、前記第２の定電圧源によって前記半導体装置の高電位側と低電位側との間に前記一定電圧を印加し、
    前記一定電圧に応じて前記半導体装置の高電位側から低電位側へ向かう方向に流れる電流を測定し、当該測定値に基づいて、前記半導体装置のターンオン時の前記閾値電圧を取得し、
    前記一定電圧を、前記ゲート電圧と前記閾値電圧との差分未満とすることを特徴とする半導体装置の評価装置。
  7. 前記半導体装置のゲートに前記ゲート電圧を印加する前に、前記半導体装置の高電位側から低電位側へ向かう方向に流れる電流、および、前記半導体装置のゲートに印加される電圧に基づいて、前記半導体のキャリア移動度および前記酸化膜の容量を決定することを特徴とする請求項５または６に記載の半導体装置の評価装置。
  8. 金属−酸化膜−半導体からなる絶縁ゲート構造を有する半導体装置の評価装置であって、
    前記半導体装置のゲートに接続され、前記半導体装置のゲートに前記半導体装置の閾値電圧以上の一定のゲート電圧を印加する定電圧源を備え、
    前記定電圧源によって前記半導体装置のゲートに前記ゲート電圧を印加し続けたまま、前記半導体装置のターンオン時の前記閾値電圧を取得し、
    前記半導体装置のゲートに前記ゲート電圧を印加する前に、前記半導体装置の高電位側から低電位側へ向かう方向に流れる電流、および、前記半導体装置のゲートに印加される電圧に基づいて、前記半導体のキャリア移動度および前記酸化膜の容量を決定することを特徴とする半導体装置の評価装置。
  9. 前記半導体装置は、半導体材料としてシリコンを用いて構成されていることを特徴とする請求項５〜８のいずれか一つに記載の半導体装置の評価装置。
  10. 前記半導体装置は、半導体材料としてシリコンカーバイドを用いて構成されていることを特徴とする請求項５〜８のいずれか一つに記載の半導体装置の評価装置。
  11. 前記半導体装置は、半導体材料としてゲルマニウムを用いて構成されていることを特徴とする請求項５〜８のいずれか一つに記載の半導体装置の評価装置。
  12. 前記半導体装置は、半導体材料としてシリコンゲルマニウムを用いて構成されていることを特徴とする請求項５〜８のいずれか一つに記載の半導体装置の評価装置。
  13. 前記半導体装置は、半導体材料としてガリウムヒ素を用いて構成されていることを特徴とする請求項５〜８のいずれか一つに記載の半導体装置の評価装置。
  14. 前記半導体装置は、半導体材料として窒化ガリウムを用いて構成されていることを特徴とする請求項５〜８のいずれか一つに記載の半導体装置の評価装置。
  15. 前記半導体装置は、半導体材料として酸化ガリウムを用いて構成されていることを特徴とする請求項５〜８のいずれか一つに記載の半導体装置の評価装置。
  16. 所定情報を記憶する記憶部をさらに備え、
    前記記憶部に予め記憶されたプログラムを実行させることによって、前記半導体装置のターンオン時の前記閾値電圧の測定を自動で行うことを特徴とする請求項５〜１５のいずれか一つに記載の半導体装置の評価装置。
JP2014054197A 2014-03-17 2014-03-17 半導体装置の評価方法および半導体装置の評価装置 Active JP6292667B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014054197A JP6292667B2 (ja) 2014-03-17 2014-03-17 半導体装置の評価方法および半導体装置の評価装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014054197A JP6292667B2 (ja) 2014-03-17 2014-03-17 半導体装置の評価方法および半導体装置の評価装置

Publications (2)

Publication Number Publication Date
JP2015175799A JP2015175799A (ja) 2015-10-05
JP6292667B2 true JP6292667B2 (ja) 2018-03-14

Family

ID=54255099

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014054197A Active JP6292667B2 (ja) 2014-03-17 2014-03-17 半導体装置の評価方法および半導体装置の評価装置

Country Status (1)

Country Link
JP (1) JP6292667B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6656692B2 (ja) 2015-10-16 2020-03-04 富士電機株式会社 半導体装置の評価方法および半導体装置の評価装置
CN113419156A (zh) * 2021-06-15 2021-09-21 合肥工业大学 一种功率半导体器件栅氧化层状态监测系统及其使用方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3164060B2 (ja) * 1998-05-13 2001-05-08 日本電気株式会社 閾値測定機能を備える半導体集積回路
JP4302287B2 (ja) * 2000-04-06 2009-07-22 富士通マイクロエレクトロニクス株式会社 半導体装置の評価方法及び評価装置
US6731179B2 (en) * 2002-04-09 2004-05-04 International Business Machines Corporation System and method for measuring circuit performance degradation due to PFET negative bias temperature instability (NBTI)
JP2005233761A (ja) * 2004-02-19 2005-09-02 Yamaha Corp しきい値電圧測定方法およびプログラム
JP2006292586A (ja) * 2005-04-12 2006-10-26 Toyota Industries Corp トランジスタの特性を測定する回路
JP5289110B2 (ja) * 2009-03-09 2013-09-11 エスペック株式会社 半導体試験装置および測定装置

Also Published As

Publication number Publication date
JP2015175799A (ja) 2015-10-05

Similar Documents

Publication Publication Date Title
JP6656692B2 (ja) 半導体装置の評価方法および半導体装置の評価装置
Yang et al. High temperature gate-bias and reverse-bias tests on SiC MOSFETs
Tilak et al. Trap and inversion layer mobility characterization using Hall effect in silicon carbide-based MOSFETs with gate oxides grown by sodium enhanced oxidation
Rescher et al. Threshold voltage instabilities of present SiC-power MOSFETs under positive bias temperature stress
Hellenbrand et al. Low-frequency noise in III–V nanowire TFETs and MOSFETs
JP6292667B2 (ja) 半導体装置の評価方法および半導体装置の評価装置
JP5881037B2 (ja) 絶縁物／半導体界面の評価方法及び評価装置
Diab et al. A new characterization technique for SOI wafers: Split C (V) in pseudo-MOSFET configuration
Wang et al. Separation of interface states and electron trapping for hot carrier degradation in ultra-scaled replacement metal gate n-FinFET
Wang et al. Lateral profiling of HCI induced damage in ultra-scaled FinFET devices with I d-V d characteristics
Zhang et al. Charge pumping measurements of radiation-induced interface-trap density in floating-body SOI FinFETs
Hao et al. The influence of self heating on the measurement of hot carrier degradation in high voltage n-channel LDMOS
US20150219698A1 (en) Method for separating threshold voltage shifts caused by two effects in soi device
JP7108386B2 (ja) 電荷トラップ評価方法
Boksteen et al. Interface Trap Density Estimation in FinFETs Using the $ g_ {\mathrm {m}}/I_ {\mathrm {D}} $ Method in the Subthreshold Regime
Schmitz et al. Interface trap density estimation in FinFETs from the subthreshold current
JP7220508B2 (ja) 半導体層の電気的欠陥濃度評価方法
JP6172102B2 (ja) Ｓｏｉ基板の評価方法
Silva et al. A negative-bias-temperature-instability study on omega-gate silicon nanowire SOI pMOSFETs
Hughart et al. Sensitivity analysis of a technique for the extraction of interface trap density in SiC MOSFETs from subthreshold characteristics
JP2004191272A (ja) Ｍｉｓ型半導体層装置の評価方法
Lin et al. Surface nonuniformity-induced frequency dispersion in accumulation capacitance for silicon MOS (n) capacitor
Mori et al. New method for self-heating estimation using only DC measurements
Liang et al. Characterization of Oxide Trapping in SiC MOSFETs Under Positive Gate Bias
JP5157336B2 (ja) パワー半導体素子の評価方法および評価装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160809

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160905

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170804

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180116

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180208

R150 Certificate of patent or registration of utility model

Ref document number: 6292667

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250