JP2006292586A - トランジスタの特性を測定する回路 - Google Patents

Abstract

【課題】 ウエハ上に形成されるトランジスタの特性ばらつきを測定する回路の面積効率を向上させる。
【解決手段】 ｍ×ｎ個のセル回路２がマトリックスに配置されている。各セル回路２は、それぞれ第１および第２のトランジスタを含んで構成される。制御回路３は、セル回路マトリックスの行ごとに対応するセル回路２を制御する。制御回路４は、セル回路マトリックスの列ごとに対応するセル回路２を制御する。各セル回路２において、第１のトランジスタの特性を測定するときは、第２のトランジスタがスイッチとして使用され、第２のトランジスタの特性を測定するときは、第１のトランジスタがスイッチとして使用される。
【選択図】 図１

Description

本発明は、ウエハ上に形成されるトランジスタの特性を測定する回路に係わり、特に、ウエハ上に形成される多数のＭＯＳトランジスタの閾値電圧のばらつきを測定する回路に係わる。

近年、半導体集積回路の微細化が進み、ウエハ上に膨大な数の素子が形成されるようになってきている。しかし、ウエハ上に形成される素子の特性を完全に均一化することは困難であり、いわゆる製造ばらつきが発生してしまう。このため、従来より、ウエハ上に形成される素子（特に、トランジスタ）の特性のばらつきを測定または評価する方法が提案されている。

図４（ａ）は、従来のばらつき測定回路の構成を示す図である。このばらつき測定回路１００は、ウエハ上の所定箇所（または、所定の複数箇所）に形成され、トランジスタの閾値電圧のばらつきを測定するために使用される。

ばらつき測定回路１００は、ｍ×ｎ個のセル回路１０１、Ｙ軸デコーダ１０２、Ｘ軸デコーダ１０３、セレクタ１０４を備える。ｍ×ｎ個のセル回路１０１は、互いに同じ構成であり、マトリックスに並んで配置されている。また、各セル回路１０１の出力は、それぞれセレクタ１０４に接続されている。Ｙ軸デコーダ１０２は、マトリックスの中から任意の行を選択するための選択信号Ｓy を出力する。Ｘ軸デコーダ１０３は、マトリックスの中から任意の列を選択するための選択信号Ｓx を出力する。セレクタ１０４は、選択信号Ｓx に対応する信号を選択して出力する。

各セル回路１０１は、図４（ｂ）に示すように、互いに直列的に接続されたスイッチ用トランジスタＭ１および測定対象トランジスタＭ２を含んで構成される。また、各セル回路１０１には、それぞれ電圧ＶＤＤが印加されている。測定対象トランジスタＭ２のゲートには、常時、ゲート電圧ＶＧが印加される。また、スイッチ用トランジスタＭ１のゲートには、選択信号Ｓy （Ｈ：オン、Ｌ：オフ）が与えられる。

選択信号Ｓy がＬレベルであれば、スイッチ用トランジスタＭ１はオフ状態なので、測定対象トランジスタＭ２に電圧ＶＤＤは与えられない。このとき、測定対象トランジスタＭ２の閾値電圧の測定は行われない。一方、選択信号Ｓy がＨレベルであれば、スイッチ用トランジスタＭ１がオン状態となり、測定対象トランジスタＭ２に電圧ＶＤＤが与えられる。このとき、測定対象トランジスタＭ２のゲートには、ゲート電圧ＶＧが与えられている。よって、測定対象トランジスタＭ２の閾値電圧を「Ｖth」とすると、セル回路１０１の出力電圧Vout は「ＶＧ−Ｖth」となる。すなわち、出力電圧Vout をモニタすることにより、測定対象トランジスタＭ２の閾値電圧Ｖthを測定することができる。

ばらつき測定回路１００は、Ｙ軸デコーダ１０２が生成する選択信号Ｓy およびＸ軸デコーダ１０３が生成する選択信号Ｓx を適切に切り替えながら組み合わせることにより、ｍ×ｎ個のセル回路１０１の各出力電圧Vout を順番に測定する。これにより、ｍ×ｎ個の測定対象トランジスタＭ２の閾値電圧Ｖthを取得できる。そして、得られたデータを分析することにより、ウエハ上に形成される素子の特性のばらつきを知ることが出来る。なお、上記測定回路に関連する技術は、例えば、特許文献１に記載されている。
特開２００３−６６０９３号公報（図１、明細書の段落００１４〜００１７）

上記構成のばらつき測定回路１００においては、各セル回路１０１は、それぞれスイッチ用トランジスタＭ１および測定対象トランジスタＭ２を含んで構成される。すなわち、各セル回路１０１は、それぞれ測定対象とならないスイッチ用トランジスタＭ１を含んでいる。したがって、従来の技術では、面積効率が悪く、ばらつき測定回路１００の回路規模が大きくなってしまう。

本発明の目的は、ウエハ上に形成されるトランジスタの特性ばらつきを測定する回路の面積効率を向上させることである。

本発明のトランジスタ特性測定回路は、それぞれが互いに直列的に接続された第１および第２のトランジスタを含むマトリックスに配置された複数のセル回路、上記複数のセル回路の第１のトランジスタを上記マトリックスの行ごとに制御する第１の制御回路、上記複数のセル回路の第２のトランジスタを上記マトリックスの列ごとに制御する第２の制御回路、を備える。そして、上記第１および第２の制御回路は、上記複数のセル回路を順番に選択する。また、各選択されたセル回路は、上記第１および第２の制御回路による制御に従って、それぞれ上記第１および第２のトランジスタの特性を表す信号を出力する。

上記構成のトランジスタ特性測定回路によれば、すべてのセル回路についてそれぞれ第１および第２のトランジスタの特性を測定することができる。すなわち、セル回路ごとにスイッチングのためのトランジスタを用意する必要がない。

上記構成のトランジスタ特性測定回路は、各第１のトランジスタの特性を測定する際には、上記第１の制御回路は、対応する第１のトランジスタの制御端子に特性測定用電圧を与え、上記第２の制御回路は、対応する第２のトランジスタの制御端子にその第２のトランジスタをオン状態に制御するための制御電圧を与える。また、各第２のトランジスタの特性を測定する際には、上記第１の制御回路は、対応する第１のトランジスタの制御端子にその第１のトランジスタをオン状態に制御するための制御電圧を与え、上記第２の制御回路は、対応する第２のトランジスタの制御端子に特性測定用電圧を与える。このような構成とすれば、第１のトランジスタの特性を測定する際には、第２のトランジスタがセル回路を選択するためのスイッチとして動作し、第２のトランジスタの特性を測定する際には、第１のトランジスタがセル回路を選択するためのスイッチとして動作する。

なお、上記第１および第２のトランジスタは、例えば、それぞれＭＯＳトランジスタである。この場合、各ＭＯＳトランジスタの閾値電圧が測定される。

本発明によれば、ウエハ上に形成されるトランジスタの特性ばらつきを測定する回路の面積効率を向上させることができる。

図１は、本発明の実施形態のトランジスタ特性測定回路の構成を示す図である。トランジスタ特性測定回路としてのばらつき測定回路１は、ウエハ上の所定箇所（または、所定の複数箇所）に形成され、トランジスタの閾値電圧のばらつきを測定するために使用される。

ばらつき測定回路１は、ｍ×ｎ個のセル回路２、制御回路３（第１の制御回路）、制御回路４（第２の制御回路）、セレクタ５を備える。ｍ×ｎ個の各セル回路２は、互いに直列的に接続されたトランジスタ（第１のトランジスタ）Ｍ１およびトランジスタ（第２のトランジスタ）Ｍ２を含んで構成されており、マトリックスに並んで配置される。また、各セル回路２の出力は、それぞれセレクタ５に接続されている。

制御回路３は、行選択信号に従って、マトリックスの行ごとにセル回路２のトランジスタＭ１を制御する。一方、制御回路４は、列選択信号に従って、マトリックスの列ごとにセル回路２のトランジスタＭ２を制御する。なお、モード切替え信号Ｍについては後で説明する。そして、セレクタ５は、制御回路４からの指示に従って、対応するセル回路２の出力を選択する。

上記構成のばらつき測定回路１において、ｍ×ｎ個のセル回路２の各出力電圧を順番に測定する。これにより、各セル回路２の中に設けられている各トランジスタの特性を測定することができる。

図２は、セル回路２の実施例である。セル回路２は、互いに直列的に接続されたトランジスタ（第１のトランジスタ）Ｍ１およびトランジスタ（第２のトランジスタ）Ｍ２を含んで構成される。各トランジスタＭ１、Ｍ２は、この実施例では、それぞれｎＭＯＳトランジスタである。

トランジスタＭ１のドレインには、電源電圧ＶＤＤが印加されている。また、トランジスタＭ１のソースは、トランジスタＭ２のドレインに接続されている。さらに、トランジスタＭ２のソースには、電流源１１が接続されている。そして、トランジスタＭ１のゲート（制御端子）には、制御回路３により生成される制御信号Ｃ１が与えられる。同様に、トランジスタＭ２のゲート（制御端子）には、制御回路４により生成される制御信号Ｃ２が与えられる。

制御信号Ｃ１、Ｃ２は、「Ｈレベル」「Ｌレベル」「ゲート電圧ＶＧ」のいずれか１つが設定される。「Ｈレベル」は、トランジスタＭ１、Ｍ２をオン状態に制御するための電圧である。「Ｌレベル」は、トランジスタＭ１、Ｍ２をオフ状態に制御するための電圧である。「ゲート電圧ＶＧ（特性測定用電圧）」は、トランジスタＭ１、Ｍ２の閾値電圧（ゲート・ソース間電圧）を測定するために適切な電圧である。

上記構成のセル回路２において、トランジスタＭ１の閾値電圧Ｖth1 を測定するときには、トランジスタＭ１のゲートに「制御信号Ｃ１＝ゲート電圧ＶＧ」を与えると共に、トランジスタＭ２のゲートには「制御信号Ｃ２＝Ｈレベル」を与える。これにより、トランジスタＭ２はオン状態となる。ここで、トランジスタＭ２のオン抵抗が無視できる程度に小さいものとする。そうすると、セル回路１の出力電圧Ｖout は、下式で表すことができる。すなわち、出力電圧Ｖout をモニタすれば、トランジスタＭ１の閾値電圧Ｖth1 を測定することができる。
Ｖout ＝ＶＧ−Ｖth1
一方、トランジスタＭ２の閾値電圧Ｖth2 を測定するときには、トランジスタＭ１のゲートに「制御信号Ｃ１＝Ｈレベル」を与えると共に、トランジスタＭ２のゲートには「制御信号Ｃ２＝ゲート電圧ＶＧ」を与える。これにより、トランジスタＭ１はオン状態となる。ここで、トランジスタＭ１のオン抵抗が無視できる程度に小さいものとすると、セル回路１の出力電圧Ｖout は、下式で表すことができる。すなわち、出力電圧Ｖout に基づいてトランジスタＭ２の閾値電圧Ｖth2 を測定することができる。
Ｖout ＝ＶＧ−Ｖth2
次に、図３を参照しながら、ばらつき測定回路１の動作を説明する。なお、ここでは、説明を簡単にするために、２×２個のセル回路２（２aa、２ab、２ba、２bb）がマトリックスに配置された構成について説明する。

制御回路３は、マトリックスの行ごとに、セレクタ３１、３２を備える。セレクタ３１は、モード切替え信号Ｍに従って「Ｈレベル」または「ゲート電圧ＶＧ」を選択する。ここで、モード切替え信号Ｍ（Ｍ＝１，２）は、トランジスタＭ１、Ｍ２のいずれを測定対象とするのかを選択する。そして、セレクタ３１は、モード切替え信号Ｍとして「１」が与えられると「ゲート電圧ＶＧ」を選択し、モード切替え信号Ｍとして「２」が与えられると「Ｈレベル」を選択する。セレクタ３２は、デコーダ３３により当該行が選択されたときにセレクタ３１の出力を選択し、そうでない場合には「Ｌレベル」を選択する。そして、セレクタ３２の出力は、対応する行の各セル回路２のトランジスタＭ１のゲートに与えられる。なお、デコーダ３３は、行選択信号に従って対応する行を選択する。

制御回路４は、基本的には制御回路３と同じ構成である。ただし、制御回路４は、マトリックスの列ごとに、セレクタ４１、４２を備える。セレクタ４１は、モード切替え信号Ｍとして「１」が与えられると「Ｈレベル」を選択し、モード切替え信号Ｍとして「２」が与えられると「ゲート電圧ＶＧ」を選択する。セレクタ４２は、デコーダ４３により当該列が選択されたときにセレクタ４１の出力を選択し、そうでない場合には「Ｌレベル」を選択する。そして、セレクタ４２の出力は、対応する列の各セル回路２のトランジスタＭ２のゲートに与えられる。なお、デコーダ４３は、列選択信号に従って対応する列を選択する。

セレクタ５は、デコーダ４３がａ列を選択したときは、ａ列からの出力（すなわち、セル回路２aa／２baの出力）を選択し、デコーダ４３がｂ列を選択したときは、ｂ列からの出力（すなわち、セル回路２ab／２bbの出力）を選択する。

ここで、より具体的に、ばらつき測定回路１の動作について説明する。
＜セル回路２aa、２abのトランジスタＭ１を測定するとき＞
この場合、モード切替え信号Ｍとして「１」が入力される。また、制御回路３のデコーダ３３によってａ行が選択される。そうすると、制御回路３は、セル回路２aa、２abのトランジスタＭ１のゲートに「ゲート電圧ＶＧ」を与える。このとき、他の行のセル回路２ba、２bbのトランジスタＭ１のゲートには「Ｌレベル」が与えられる。

制御回路４のデコーダ４３は、列選択信号に従って、各列を１つずつ順番に選択していく。ここで、モード切替え信号Ｍは「１」である。よって、制御回路４は、各列のトランジスタＭ２のゲートに対して順番に「Ｈレベル」を与えることになる。

制御回路４のデコーダ４３によってａ列が選択されたときは、セル回路２aa、2baのトランジスタＭ２のみがオン状態に制御される。このとき、セル回路２aaのトランジスタＭ１のゲートには「ゲート電圧ＶＧ」が与えられているが、セル回路２baのトランジスタＭ１のゲートには「Lレベル」が与えられている。よって、セレクタ５のａ入力には、セル回路２aaのトランジスタＭ１の「ＶＧ−Ｖth1 」が与えられる。そして、セレクタ５は、デコーダ４３からの指示に従って、セル回路２aaのトランジスタＭ１の「ＶＧ−Ｖth1 」を選択して出力する。すなわち、セル回路２aaのトランジスタＭ１の閾値電圧を測定できる。

一方、制御回路４のデコーダ４３によってｂ列が選択されたときは、セル回路２ab、2bbのトランジスタＭ２のみがオン状態に制御される。したがって、この場合、セル回路２abのトランジスタＭ１の「ＶＧ−Ｖth1 」がセレクタ５により選択されて出力される。即ち、セル回路２abのトランジスタＭ１の閾値電圧を測定できる。
＜セル回路２ba、２bbのトランジスタＭ１を測定するとき＞
この動作は、基本的に、セル回路２aa、２abのトランジスタＭ１を測定する場合の動作と同じである。ただし、制御回路３のデコーダ３３によってｂ行が選択される。
＜セル回路２aa、２abのトランジスタＭ２を測定するとき＞
この場合、モード切替え信号Ｍとして「２」が入力される。また、制御回路３のデコーダ３３によってａ行が選択される。そうすると、制御回路３は、セル回路２aa、２abのトランジスタＭ１のゲートに「Hレベル」を与える。一方、他の行のセル回路２ba、２abのトランジスタＭ１のゲートには「Ｌレベル」が与えられる。よって、セル回路２aa、２abのトランジスタＭ１がオン状態に制御され、他のトランジスタＭ１はオフ状態に制御される。

一方、制御回路４は、モード切替え信号Ｍとして「２」が入力されているときは、各列のトランジスタＭ２のゲートに対して順番に「ゲート電圧ＶＧ」を与える。
制御回路４のデコーダ４３によってａ列が選択されると、セル回路２aa、２baの各トランジスタＭ２に「ゲート電圧ＶＧ」が与えられる。このとき、セル回路２aaのトランジスタＭ１はオン状態であるが、セル回路２baのトランジスタＭ１はオフ状態である。よって、この場合、セル回路２aaのトランジスタＭ２の閾値電圧Vth2 を測定することができる。同様に、制御回路４のデコーダ４３によってｂ列が選択されると、セル回路２abのトランジスタＭ２の閾値電圧Vth2 を測定することができる。
＜セル回路２ba、２bbのトランジスタＭ２を測定するとき＞
この動作は、基本的に、セル回路２aa、２abのトランジスタＭ２を測定する場合の動作と同じである。ただし、制御回路３のデコーダ３３によってｂ行が選択される。

このように、実施形態のばらつき測定回路１においては、各セル回路２がそれぞれ１組のトランジスタＭ１、Ｍ２を備えており、その双方のトランジスタの特性を測定することができる。例えば、図３に示す２×２マトリックス構成においては、８個のトランジスタ（すなわち、４個のトランジスタＭ１、及び４個のトランジスタＭ２）の特性を測定できる。すなわち、ｍ×ｎマトリックス構成においては、２×ｍ×ｎ個のトランジスタの特性を測定できる。

これに対して、図４に示す従来の構成では、各セル回路１０１がスイッチ用トランジスタＭ１および測定対象トランジスタＭ２を含んで構成される。そして、１つのセル回路について１個のトランジスタの特性しか測定することができない。すなわち、ｍ×ｎマトリックス構成においては、ｍ×ｎ個のトランジスタの特性を測定できるだけである。

ここで、実施形態のばらつき測定回路１のセル回路２および図４に示す従来技術のセル回路１０１は、いずれも２個のトランジスタを含んで構成されており、互いにほぼ同じサイズである。よって、実施形態のばらつき測定回路１は、図４に示す従来技術と比較すると、同じ回路規模で２倍の個数のトランジスタの特性を測定が可能である。換言すれば、同じ個数のトランジスタの特性を測定する場合、回路サイズを概ね半分にすることができる。すなわち、面積効率が約２倍向上する。

なお、実施形態のばらつき測定回路１の制御回路３、４は、図４に示す従来技術のデコーダ１０２、１０３と比べてその構成がやや複雑になる。しかし、特定対象のトランジスタの個数が多い場合（例えば、１０００×１０００個のセル回路を有する場合）には、ばらつき測定回路１全体に対する制御回路３、４の占有面積は僅かである。よって、本発明の構成は、従来技術に対して面積効率が十分に向上する。

また、上述の実施例では、ｎＭＯＳトランジスタの閾値電圧を測定する構成について示したが、ｐＭＯＳトランジスタについて測定することも可能である。さらに、本発明は、閾値電圧以外の他の特性を測定すること、あるいはＭＯＳトランジスタ以外のトランジスタの特性を測定することを排除するものではない。

さらに、上述の実施例では、各セル回路２は、２個のトランジスタが接続された２段構成であるが、ｎ個のトランジスタが接続されたｎ段構成であってもよい。

本発明の実施形態のばらつき測定回路の構成を示す図である。 セル回路の実施例である。 ばらつき測定回路の実施例である。 （ａ）は、従来のばらつき測定回路の構成を示す図であり、（ｂ）は、従来のセル回路を示す図である。

符号の説明

１ トランジスタ特性測定回路としてのばらつき測定回路
２ セル回路
３ 第１の制御回路としての制御回路
４ 第２の制御回路としての制御回路
５ セレクタ
１１ 電流源
３１、３２ セレクタ
３３ デコーダ
４１、４２ セレクタ
４３ デコーダ

Claims (3)

1. それぞれが互いに直列的に接続された第１および第２のトランジスタを含む、マトリックスに配置された複数のセル回路と、
   上記複数のセル回路の第１のトランジスタを上記マトリックスの行ごとに制御する第１の制御回路と、
   上記複数のセル回路の第２のトランジスタを上記マトリックスの列ごとに制御する第２の制御回路とを備え、
   上記第１および第２の制御回路は、上記複数のセル回路を順番に選択し、
   各選択されたセル回路は、上記第１および第２の制御回路による制御に従って、それぞれ上記第１および第２のトランジスタの特性を表す信号を出力する
   ことを特徴とするトランジスタ特性測定回路。
2. 各第１のトランジスタの特性を測定する際には、
   上記第１の制御回路は、対応する第１のトランジスタの制御端子に特性測定用電圧を与え、
   上記第２の制御回路は、対応する第２のトランジスタの制御端子にその第２のトランジスタをオン状態に制御するための制御電圧を与え、
   各第２のトランジスタの特性を測定する際には、
   上記第１の制御回路は、対応する第１のトランジスタの制御端子にその第１のトランジスタをオン状態に制御するための制御電圧を与え、
   上記第２の制御回路は、対応する第２のトランジスタの制御端子に特性測定用電圧を与える、
   ことを特徴とする請求項１に記載のトランジスタ特性測定回路。
3. 上記第１および第２のトランジスタは、それぞれＭＯＳトランジスタである
   ことを特徴とする請求項２に記載のトランジスタ特性測定回路。
   
   
   

Images