JP2009212350A - 半導体装置 - Google Patents

Abstract

【課題】測定対象デバイスを多数個・高集積に配置し、かつリーク電流からＯＮ電流まで極めて広い電流レンジで測定可能であり、さらに測定デバイスへの印加電圧を広範囲に設定できる半導体装置を提供する。
【解決手段】半導体基板上に集積された複数個の被測定デバイスの電気特性を測定する半導体装置であって、一方の入出力端子を被測定デバイスに接続し、他方の入出力端子を測定端子としたパストランジスタと、パストランジスタの制御端子に接続された選択信号線と、パストランジスタのウェル端子に接続され、かつ測定端子に与えられた電位と等しい電位に設定されるようにしたウェル電位制御信号線とを有し、複数の被測定デバイスごとに設けられた測定端子同士が共通のパッドに接続され引き出されることを特徴とした。
【選択図】図３

Description

本発明は、高集積に配置された多数個の電界効果トランジスタ（ＭＯＳＦＥＴ）の電気特性を測定するための半導体装置に関する。

ＭＯＳＦＥＴの微細化に伴ってその電気的な特性のばらつきは増大する傾向にある。従ってＭＯＳＦＥＴの電気特性の評価においてはその典型的な特性のみならず、そのばらつきも正確に把握する必要性が高まっている。

またばらつきは、素子の配置される位置に依存性を持つ成分（いわゆるシステマティック成分）および位置依存性の無いランダムな成分に大別される。

一般的に、ばらつきを評価するためには、典型的な特性を評価するのに比べ、多くのサンプル数（たとえば１００−１０００サンプル）を必要とし、さらに上述したシステマティック成分とランダム成分に分離してばらつきを評価するためには、測定対象となるＭＯＳＦＥＴを局所的に多数配置して、その集積度を高める必要がある。このようにすれば、システマティック成分を排除した、ランダム成分のばらつきの正確な測定が可能であり、ウエハ上、チップ上の別の場所に配置したＴＥＧ（Test Element Group）と比較することで、システマティック成分の測定も可能である。

従前の評価では、図１に示すようにＭＯＳＦＥＴ（１０１）のソース・ドレイン・ウェル・ゲートの各端子を独立に引き出し、ウエハ上に配置したパッド（１０２−１０５）を介して外部の測定器と電気的な接続を行い、所望の評価を行ってきた。このようにレイアウトされた評価パタンは４端子パタンと呼ばれる。

しかしながら前述したように、ばらつきの評価に際しては測定するＭＯＳＦＥＴの集積度を高める必要があり、前述の４端子測定ではその要求を満足することはできない。その理由として、外部との電気的な接続を供するパッドは、接続容易性を保つためＭＯＳＦＥＴに比べて非常に大きく、たとえば１００ｕｍ間隔でしか配置できない。このため測定対象のＭＯＳＦＥＴは疎に配置されることになる。

測定デバイスを高密度に配置して評価する手法としては、１つの評価回路内に測定デバイスを多数個配置し、それらの測定デバイスを同じく評価回路内に作成した選択用トランジスタを介して選択・評価するという手法が有望である。すなわち、選択／非選択を指示する信号を選択用ＭＯＳＦＥＴのゲートに入力し、信号によって選択用ＭＯＳＦＥＴを導通／非導通状態とすることで、選択用トランジスタを介して接続された所望の測定トランジスタを一つずつ選んで評価することができる。この方法によれば、複数の測定対象のＭＯＳＦＥＴはそれぞれ選択用トランジスタを介してパッドに接続されるため、パッドを共通して使用することができ、測定対象のＭＯＳＦＥＴの集積度を増加させることができる。

しかしながらこの方法では、選択用トランジスタのＯＮ抵抗やＯＦＦリークが測定デバイスのそれと比べて無視できない場合には、選択用トランジスタを介して接続される測定デバイスの特性が本来とは異なって測定されるおそれがある。一般的にＯＮ抵抗は測定可能な電流の上限、ＯＦＦリークは測定可能な電流の下限を与え、測定可能な電流の範囲が４端子測定に比べ狭くなるという問題がある。

特に、ＭＯＳＦＥＴのリーク電流の評価にはこのような手法は適用が難しく、また評価可能であったとしてもパッドに接続される選択用トランジスタの個数は少なく抑える必要があり、集積可能な測定デバイスの個数が著しく減少するという問題がある。

多数のデバイスのリーク電流を評価する半導体集積回路の例として、特許文献１では、選択用トランジスタに加えて選択用トランジスタのリークを低減させるための、キャンセル端子、および前記端子と測定対象のデバイスとを接続する第二のトランジスタを使用した例が開示されている。

図２を用いて、概略を説明すると、選択用トランジスタ（２０１）と第二のトランジスタ（２０２）は一方の入出力端子を測定デバイス（２０３）の端子に共通に接続し、選択用トランジスタの他方の入出力は電流測定用端子（２０４）として使用し、第二のトランジスタの他方の入出力はキャンセル端子（２０５）として使用する。また、選択／非選択信号線（２０６）が選択用トランジスタのゲートに入力され、インバータ（２０７）により論理反転された信号が、第二のトランジスタのゲートに入力される。このような構成の回路を複数並べ、電流測定用端子を共通に接続して外部へ引き出すことにより、個別に与えられる選択／非選択信号線の電気信号によって、任意の測定デバイスを選んで測定することができる。

また開示された例では、選択用トランジスタおよび第二のトランジスタのウェル電位はキャンセル端子（２０５）から供給される。また、選択用トランジスタおよび第二のトランジスタは、ともにｐＭＯＳＦＥＴを使用する場合と、ともにｎＭＯＳＦＥＴを使用する場合が示されている。

このような方法によると、非選択状態（選択用トランジスタがＯＦＦ）の時、第二のトランジスタがＯＮするように設計され、キャンセル端子が測定デバイスに電気的に接続される。したがって、キャンセル端子の電圧を電流測定端子と同じ電圧に設定すれば、選択トランジスタの入出力端子の両端に印加される電圧は実質的に等しくなり、選択用トランジスタのサブスレッショルドリークを抑制することができる。また、ウェル端子の電位もキャンセル端子により与えられるため、その電流測定端子とウェルとの間に流れる接合リークも抑制することができる。したがって、非選択時の選択用トランジスタのリーク電流は低減され、測定デバイスのリーク電流測定に影響を与えないとされている。

しかしながらこの方法には、下記のようないくつかの問題点がある。

第一に、上記の方法によれば測定電圧を自由に選ぶことが難しい。例えば選択用トランジスタにおいて、電流測定端子とゲート端子との間の電圧は閾値電圧より十分大きくなければ、選択用トランジスタはＯＮ状態となることができず、測定デバイスの電流を低抵抗に流すことができない。同様に第二のトランジスタにおいても、キャンセル端子に印加可能な電圧は第二のトランジスタの閾値電圧によって制限される。

選択用トランジスタにｐＭＯＳＦＥＴを使用した場合、その閾値電圧をＶｔｈｐとすると、少なくとも０Ｖから０−Ｖｔｈｐ（Ｖ）の範囲では、リーク電流を測定することができない。同様にｎＭＯＳＦＥＴを使用した場合、その閾値電圧をＶｔｈｎとし測定回路の電源電圧をＶｄｄとすると、Ｖｄｄ−Ｖｔｈｎ（Ｖ）からＶｄｄ（Ｖ）の範囲では、リーク電流を測定することができない。

第二に、上記の方法では測定デバイスのＯＮ電流を測定する好適な例ではない。なぜなら、印加電圧によっては選択用トランジスタのＯＮ抵抗が測定デバイスのＯＮ抵抗に比べて無視できないほど大きく、電流測定端子に印加した電圧は選択用トランジスタと測定デバイスで分圧され、測定デバイスに正しいバイアス電圧が印加されることになるためである。リーク電流を測定する場合、この電圧降下は小さいものであり無視することができるが、ＯＮ電流を測定する場合、その影響は無視できない。

また第三に、上記の方法によれば測定トランジスタを切り替えるためのトランジスタは、測定トランジスタごとに２つ必要であり、さらに論理反転を与えるためのインバータも必要であるため、装置の構成が複雑となる。
特開２００７−１０９８７０号公報

このように、内部に形成した選択用トランジスタを用いたこれまでの評価ＴＥＧでは、測定対象のデバイスの集積度を高められる利点があるものの、測定可能な電圧・電流範囲は４端子測定に比べ限定されるという問題があった。このことは、測定対象のデバイスの電気特性をすべての動作領域で評価することを困難とし、たとえばＭＯＳＦＥＴのＯＮ電流を評価するＴＥＧではリーク電流が測定できず、リーク電流の測定を目的とした場合は、ＯＮ電流の測定が困難であるといった問題を生じていた。また、リーク電流の測定に特化した場合であっても、測定デバイスへの印加電圧には制限があり、さまざまな印加電圧でリーク電流を測定しようとすると、１つの評価回路で簡易に測定することは困難であるという問題があった。

本発明はこのような問題を鑑みてなされたものであり、測定対象デバイスを多数個・高集積に配置し、かつリーク電流からＯＮ電流まで極めて広い電流レンジで測定可能であり、さらに測定デバイスへの印加電圧を広範囲に設定できる半導体装置を提供することを目的とする。

本発明によれば、半導体基板上に集積された複数個の被測定デバイスの電気特性を測定する半導体装置であって、一方の入出力端子を前記被測定デバイスに接続し、他方の入出力端子を測定端子としたパストランジスタと、前記パストランジスタの制御端子に接続された選択信号線と、前記パストランジスタのウェル端子に接続され、かつ前記測定端子に与えられた電位と等しい電位に設定されるようにしたウェル電位制御信号線とを有し、前記複数の被測定デバイスごとに設けられた前記測定端子同士が共通のパッドに接続され引き出されることを特徴とした半導体装置が提供される。

複数のデバイスの電気特性を測定するための半導体装置において、測定対象デバイスを多数個・高集積に配置し、かつリーク電流からＯＮ電流まで極めて広い電流レンジで測定可能であり、さらに測定デバイスへの印加電圧を広範囲に設定できるようになる。

以下、図面を参照して本発明を実施するための最良の形態について詳細に説明する。

上記の問題を解決するため、本発明の実施形態は複数個のデバイスの電気特性を測定する半導体装置において、図３に示すように、
一方の入出力端子を前記測定デバイス（３０−１，３０−２，・・・，３０−ｎ）に接続し、他方の入出力端子を測定端子としたパストランジスタ（３１−１，３１−２，・・・，３１−ｎ）と、
上記パストランジスタを構成するｎＭＯＳＦＥＴのゲート端子に接続された選択信号線（３２−１，３２−２，・・・，３２−ｎ）と、
前記選択信号線を入力とし前記パストランジスタを構成するｐＭＯＳＦＥＴのゲート端子に前記選択信号の論理反転を出力するインバータ（３３−１，３３−２，・・・，３３−ｎ）と、
さらに上記パストランジスタを構成するｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのウェル端子に接続され、かつ上記測定端子に与えられた電位と実質的に等しい電位に設定されるようにしたウェル電位制御信号線（３４−１，３４−２，・・・，３４−ｎ）とを有し、
前記複数のデバイスごとに設けられた前記測定端子同士が共通に接続され引き出されることを特徴とした半導体装置を提供する。

さらに、上記選択信号は上記半導体装置内に作製されたデコーダ（３５）により生成され、上記選択信号のいずれか１つが選択状態となることにより、上記パストランジスタのいずれか１つが導通し上記測定デバイスのいずれかひとつが選択され、残りの測定デバイスは上記パストランジスタが非導通であることで、非選択となるように制御されることを特徴とする半導体装置を提供する。

また前記ウェル電位制御信号線は、測定デバイスごとに個別に、もしくはすべてを共通して接続して、引き出されることを特徴とする半導体装置を提供する。

また前記ウェル電位制御信号線は、前記測定端子の電位を入力とし、その電位と実質的に等しい電位を出力する前記半導体装置内に作成されたバッファ回路（３６）の出力端子に、それぞれ個別に、もしくは共通に、接続されることを特徴とする半導体装置を提供する。

前記バッファ回路は、例えばソースフォロア回路や、図４のようなボルテージフォロア回路により構成される。またバッファ回路としては、これに限らず、入力抵抗が十分に高く、かつ電圧のゲインが高精度に１倍に設定できる回路であれば使用に供することができる。また、バッファ回路の出力部は電流の吐き出しのみでなく、吸い込みも可能であるほうが望ましい。

さらに、図５に示すように前記パストランジスタは深いＮウェル領域（５０２）の内部に形成され、また前記デコーダおよび前記インバータは電気的に分離された別の深いＮウェル領域の内部に形成され、また測定デバイスは電気的に分離された別の深いＮウェル領域の内部に形成されることを特徴とする半導体装置を提供する。

図５を参照して、それぞれのＮウェル領域およびＰウェル領域への電圧印加方法を説明すると、まず前記インバータや前記デコーダなどから構成される周辺回路部分（５０５）におけるＮウェルの電位（５０８）は周辺回路の電源電圧によって与えられ、Ｐウェルの電位（５０９）は周辺回路のグランドによって与えられる。また、パストランジスタ部分（５０６）のＮウェルおよびＰウェル（５１０）は、上述したように測定デバイスへの印加電圧と等しい電圧が与えられる。また、測定デバイス部分（５０７）のＮウェル（５１１）は測定デバイスの電源電圧、Ｐウェル（５１２）は測定デバイスのグランドとして、周辺回路のそれとは別に適宜設定される。

さらに好適な例は、前記パストランジスタおよび前記インバータおよび前記デコーダは、いわゆる高耐圧トランジスタを使用して作製し、その動作電圧範囲を測定デバイスへ印加する電圧範囲に比べて十分広くとることが望ましい。

上記方法において、パストランジスタは図６Ａに示すようにｎＭＯＳＦＥＴとｐＭＯＳＦＥＴが並列に接続された形態を開示したが、パストランジスタをｎＭＯＳＦＥＴのみ、若しくはｐＭＯＳＦＥＴのみで構成することも可能である。このような形態で構成したパストランジスタを図６Ｂ、図６Ｃにそれぞれ開示する。

上記の構成によれば、非選択のパストランジスタのリーク電流を極めて低く抑えることができ正確なリーク電流を測定することができる。

本発明の実施形態の新規な特徴として、パストランジスタのウェル電位を、電流測定端子（図３においてはパッドと表記された端子）と同電位になるように制御することで、パストランジスタにおいて従来生じていた、電流測定端子からウェル領域への接合リークおよび、電流測定端子から測定デバイス側へのサブスレッショルドリークを効果的に抑制することができる。

図７Ａに図３を参考にパストランジスタとしてｎＭＯＳＦＥＴを使用した場合の、非選択時の動作を説明する。ここで測定デバイスは簡単のために抵抗体として図示した。ここで、パストランジスタの設計上の動作電圧が３．３Ｖであるとすると、非選択時には図示されるようにパストランジスタのｎＭＯＳＦＥＴのゲートには０Ｖが印加される。また、外部の測定器からは測定電圧として、たとえばＶｉｎ＝１．２Ｖが印加されたとする。この結果、出力バッファからは同様に１．２Ｖが出力され、パストランジスタのウェル端子に入力される。一方で、測定デバイスはこの例ではグランドに接続されており、パストランジスタのｎＭＯＳＦＥＴを構成するＰウェルから測定デバイス側に接続されたソース領域に対して、ダイオードの順方向電流が流れる。この結果、測定デバイス側の出力電位はダイオードの立ち上がり電圧（０．６Ｖ）を差し引いた０．７Ｖ程度にプルアップされる。このような状態においては、たとえばパストランジスタのｎＭＯＳＦＥＴは、ソースから見たゲート電位が−０．７Ｖとなりいわゆる蓄積領域側に設定される。

このように、パストランジスタをｎＭＯＳＦＥＴで構成した場合、非選択時のｎＭＯＳＦＥＴのゲート・ソース間電位が蓄積状態に与えられることで、ｎＭＯＳＦＥＴは深くＯＦＦすることができ、サブスレッショルドリークは非常に低く抑制される。さらに、接合リークは入力電位に対してウェル電位が同電位に入力されるため実質的に流れず、ゲートリークも高耐圧トランジスタを使用すれば無視しうる程度に小さくすることができる。

図７Ａに示した構成において、測定電圧（Ｖｉｎ）に対する電流（Ｉ）の依存性を、回路シミュレーションした結果を図８に示す。またパストランジスタのＰウェル電位を従来公知のとおりグランドに接続した場合（図７Ｂに図示）のシミュレーションの結果を白抜きのプロットで比較して図示する。図８に示したとおり、従来法に比べウェル電位を制御した方法は、非選択状態のトランジスタのリークを広い測定電圧印加範囲において抑制することが可能である。

また上述したように、パストランジスタと測定デバイスを深いＮウェルによって電気的に分離することで、非選択時のリーク電流が最小となるように測定デバイスのグランド電位を適宜選択することも可能となる。

以上の説明により、非選択のパストランジスタのリーク電流は図３に開示される方法により、極めて低く抑えることが可能であり、選択された測定デバイスのリーク電流のみを正確に測定することができる。

同様に、図９Ａに図３を参考にパストランジスタとしてｐＭＯＳＦＥＴを使用した場合の、非選択時の動作を説明する。ここで測定デバイスは簡単のために抵抗体として図示した。ここで、パストランジスタの設計上の動作電圧が３．３Ｖであるとすると、非選択時のｐＭＯＳＦＥＴのゲート電位は３．３Ｖに設定される。ここで、外部の測定器に接続されたソース端子に与えられる電圧は０−３．３Ｖの範囲であり、ソース端子から見てゲート端子は常に蓄積領域側に設定されるため、サブスレッショルド電流は低く抑制される。さらに、ｐＭＯＳＦＥＴのウェル電位はバッファ回路によって、測定電位と同電位に制御されているため、接合リークは非常に低く抑制される。また、ゲートリークも高耐圧トランジスタを使用すれば無視しうる程度に小さくすることができる。

図９Ａに示した構成において、測定電圧（Ｖｉｎ）に対する電流（Ｉ）の依存性を、回路シミュレーションした結果を図１０に示す。またパストランジスタのＮウェル電位を従来公知のとおり電源電圧へ接続した場合（図９Ｂに図示）のシミュレーションの結果を白抜きのプロットで比較して図示する。図１０に示したとおり、従来法に比べウェル電位を制御した方法は、非選択状態のトランジスタのリークを広い測定電圧印加範囲において抑制することが可能である。

同様に、図１１Ａに図３を参考にパストランジスタとしてｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを並列に接続して使用した場合の、非選択時の動作を説明する。ここで測定デバイスは簡単のために抵抗体として図示した。ここで、パストランジスタの設計上の動作電圧が３．３Ｖであるとすると、非選択時のｎＭＯＳＦＥＴのゲート電位には０Ｖが、ｐＭＯＳＦＥＴのゲート電位は３．３Ｖがそれぞれ設定される。このような構成においても上述した理由から、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのそれぞれのリーク電流はきわめて低く抑制することができる。

図１１Ａに示した構成において、測定電圧（Ｖｉｎ）に対する電流（Ｉ）の依存性を、回路シミュレーションした結果を図１２に示す。またパストランジスタのＮウェル電位を従来公知のとおり電源電圧へ接続した場合（図１１Ｂに図示）のシミュレーションの結果を白抜きのプロットで比較して図示する。図１２は図８および図１０を重ね合わせた特徴を示しており、従来法に比べウェル電位を制御した方法は、非選択状態のトランジスタのリークを広い測定電圧印加範囲において抑制することが可能である。

このような構成において、図３に開示した半導体装置におけるパストランジスタが選択された状態での動作を説明する。前記パストランジスタが選択状態のとき（すなわちパストランジスタのｎＭＯＳＦＥＴのゲートに設計上の電源電圧が印加され、ｐＭＯＳＦＥＴのゲートにグランド電圧が印加されたとき）、パストランジスタの入力電圧がグランド電圧から電源電圧の範囲で、必ずパストランジスタのｎＭＯＳＦＥＴもしくはｐＭＯＳＦＥＴの少なくともどちらか一方はＯＮ状態となり、パストランジスタを導通させることができる。これにより、入力電圧にかかわらずパストランジスタとしては導通状態が保たれるため、上述した特許文献１の発明で懸念される入力電圧に対する制限は問題ではなくなる。

以降、パストランジスタをｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを並列に接続して使用した例において、Ｋｅｌｖｉｎ接続法を利用した測定デバイスのＯＮ電流を高精度に測定する方法を開示する。

本発明の実施形態は複数個のデバイスの電気特性を測定する半導体装置において、図１３に示すように、
一方の入出力端子を前記測定デバイス（１３０−１，１３０−２，・・・，１３０−ｎ）に接続し、他方の入出力端子を測定端子としたパストランジスタＡ（１３１ａ−１，１３１ａ−２，・・・，１３１ａ−ｎ）と、
一方の入出力端子を前記測定デバイスに接続し、他方の入出力端子を電圧参照端子としたパストランジスタＢ（１３１ｂ−１，１３１ｂ−２，・・・，１３１ｂ−ｎ）と、
上記パストランジスタＡおよびＢを構成するそれぞれのｎＭＯＳＦＥＴのゲート端子に接続された選択信号線（１３２−１，１３２−２，・・・，１３２−ｎ）と、
前記選択信号線を入力とし前記パストランジスタＡおよびＢを構成するそれぞれのｐＭＯＳＦＥＴのゲート端子に前記選択信号の論理反転を出力するインバータ（１３３−１，１３３−２，・・・，１３３−ｎ）と、
さらに上記パストランジスタＡおよびＢを構成するそれぞれのｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのウェル端子に接続され、かつ上記測定端子に与えられた電位と実質的に等しい電位に設定されるようにしたウェル電位制御信号線（１３４−１，１３４−２，・・・，１３４−ｎ）とを有し、
前記複数のデバイスごとに設けられた前記測定同士が共通に接続され引き出され、また前記電圧参照端子同士が共通に接続され引き出されることを特徴とした半導体装置を提供する。

上記の開示例では、選択された測定デバイスは前記パストランジスタＡおよびＢを介して、それぞれ電流測定パッドおよび電圧参照パッドに接続される。ここで、電流測定パッドを電流印加端子として外部測定器に接続し、電圧参照パッドを電圧測定端子として外部測定器に接続すれば、パストランジスタの抵抗および途中配線による抵抗による電圧降下を補償して、測定デバイスの電圧・電流特性を測定することができる。このため、ＯＮ電流測定の精度を一層向上させることができる。なお、デコーダやバッファ回路の付加や、深いＮウェルの構成などは図３に開示した例と同様に行うことができる。

さらに本発明の実施形態は複数個のデバイスの電気特性を測定する半導体装置において、図１４に示すように、
一方の入出力端子を前記測定デバイス（１４０−１，１４０−２，・・・，１４０−ｎ）に接続し、他方の入出力端子を測定端子としたパストランジスタＡ（１４１ａ−１，１４１ａ−２，・・・，１４１ａ−ｎ）と、
一方の入出力端子を前記測定デバイスに接続し、他方の入出力端子を電圧参照端子としたパストランジスタＢ（１４１ｂ−１，１４１ｂ−２，・・・，１４１ｂ−ｎ）と、
一方の入出力端子を前記測定デバイスに接続し、他方の入出力端子をＧＵＡＲＤ端子としたパストランジスタＣ（１４１ｃ−１，１４１ｃ−２，・・・，１４１ｃ−ｎ）と、
上記パストランジスタＡおよびＢを構成するそれぞれのｎＭＯＳＦＥＴのゲート端子と上記パストランジスタＣを構成するｐＭＯＳＦＥＴのゲート端子に接続された選択信号線（１４２−１，１４２−２，・・・，１４２−ｎ）と、
前記選択信号線を入力とし前記パストランジスタＡおよびＢを構成するそれぞれのｐＭＯＳＦＥＴのゲート端子と上記パストランジスタＣを構成するｎＭＯＳＦＥＴのゲート端子に前記選択信号の論理反転を出力するインバータ（１４３−１，１４３−２，・・・，１４３−ｎ）と、
さらに上記パストランジスタＡおよびＢおよびＣを構成するそれぞれのｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのウェル端子に接続され、かつ上記測定端子に与えられた電位と実質的に等しい電位に設定されるようにしたウェル電位制御信号線（１４４−１，１４４−２，・・・，１４４−ｎ）とを有し、
前記複数のデバイスごとに設けられた前記測定端子同士が共通に接続され引き出され、また前記電圧参照端子同士が共通に接続され引き出され、それぞれの前記ＧＵＡＲＤ端子はそれぞれの前記ウェル電位制御信号線に接続されることを特徴とした半導体装置を提供する。

上記の開示例では、選択された測定デバイスは前記パストランジスタＡおよびＢを介して、それぞれ電流測定パッドおよび電圧参照パッドに接続される。ここで、電流測定パッドを電流印加端子として外部測定器に接続し、電圧参照パッドを電圧測定端子として外部測定器に接続すれば、パストランジスタの抵抗および途中配線による抵抗による電圧降下を補償して、測定デバイスの電圧・電流特性を測定することができる。このため、ＯＮ電流測定の精度を一層向上させることができる。さらに非選択時には、パストランジスタＡおよびＢとは反転された選択信号の論理により導通状態となるパストランジスタＣを通じて、パストランジスタＡおよびＢおよびＣの測定デバイス側の入出力端子は、ウェル電位制御信号線によって実質的に測定端子と等しい電位に設定されるため、パストランジスタＡおよびＢのサブスレッショルドリークは実質的に０にすることができる。また、デコーダやバッファ回路の付加や、深いＮウェルの構成などは図３に開示した例と同様に行うことができる。

さらに図１３に対して大規模に測定デバイスを集積した例として、図１５を開示する。本発明の実施形態は複数個のデバイスの電気特性を測定する半導体装置において、図１５に示すように、図１３と同様の構造を持つ測定ブロック（１５０−１，１５０−２，・・・，１５０−ｎ）と、
一方の入出力端子にそれぞれの前記測定ブロックにおいて共通して引き出された電流測定線（１５１ａ−１，１５１ａ−２，・・・，１５１ａ−ｎ）および電圧参照線（１５１ｂ−１，１５１ｂ−２，・・・，１５１ｂ−ｎ）にそれぞれ接続され、他方の入出力端子はそれぞれ上位の電流測定端子と電圧参照端子として接続された、それぞれ上位のパストランジスタＡ’（１５２ａ−１，１５２ａ−２，・・・，１５２ａ−ｎ）およびパストランジスタＢ’（１５２ｂ−１，１５２ｂ−２，・・・，１５２ｂ−ｎ）と、
前記パストランジスタＡ’およびＢ’のｎＭＯＳＦＥＴのゲート端子に接続された上位の選択信号線（１５３−１，１５３−２，・・・，１５３−ｎ）と、
前記選択信号線を入力とし前記パストランジスタＡ’およびＢ’を構成するそれぞれのｐＭＯＳＦＥＴのゲート端子に前記選択信号の論理反転を出力するインバータ（１５４−１，１５４−２，・・・，１５４−ｎ）と、
さらに上記パストランジスタＡ’およびＢ’を構成するそれぞれのｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのウェル端子に接続され、かつ上記上位の測定端子に与えられた電位と実質的に等しい電位に設定されるようにした上位のウェル電位制御信号線（１５５−１，１５５−２，・・・，１５５−ｎ）とを有し、
前記複数の測定ブロックごとに設けられた前記上位の電流測定端子同士が共通に接続され引き出され、また前記上位の電圧参照端子同士が共通に接続され引き出されることを特徴とした半導体装置を提供する。

このように、パストランジスタを階層的に配置することにより、本発明の実施形態で提供する半導体装置のレイアウトを容易化することが可能であり、半導体装置にかかるレイアウト上の面積を削減することができる。また、パッドに直接接続されるパストランジスタの数を大幅に削減できるため、パストランジスタからのリークの抑制が容易になる。上記は図１３を元にした例であるが、図３および図１４においても同様の形態をとることができる。

次に、本発明の半導体装置の実施の形態につき、図を参照しながら詳細に説明する。なおここに開示する実例における各部分の形成方法は、それぞれ必須な部分のみを例示しており、実際の半導体装置には本実施の形態には明示されないさまざまな部分を含んでなるものとする。また、測定デバイスはｎＭＯＳＦＥＴを例に説明しているが、ｐＭＯＳＦＥＴやそれらの一部分や、これらを組み合わせた回路など、さまざまな対象に適用することができる。

本実施の形態における複数のＭＯＳＦＥＴのＩｄ−Ｖｇ測定を実施するための半導体装置について説明する。

図１６を参照するに、測定対象の複数のｎＭＯＳＦＥＴ（１６０１−１，１６０１−２，・・・，１６０１−ｎ）において、そのドレイン端子はパストランジスタ１（１６０２ａ−１，１６０２ａ−２，・・・，１６０２ａ−ｎ）およびパストランジスタ２（１６０２ｂ−１，１６０２ｂ−２，・・・，１６０２ｂ−ｎ）を介して、外部電流測定端子（１６１０）および外部電圧参照端子（１６１１）に接続される。パストランジスタ１および２のウェルは、前記外部電流測定端子の電位を入力とする利得１の出力バッファ（１６０３）によって制御され、図示しないがパストランジスタＡおよびＢは深いＮウェルによって電気的に分離されて形成される。また、パストランジスタの制御信号はデコーダ（１６０４）およびその論理を反転するインバータ（１６０５−１，１６０５−２，・・・，１６０５−ｎ）によって制御され、１組のパストランジスタＡおよびＢが導通状態となり、その他のパストランジスタＡおよびＢは非導通状態となるように制御される。このようにすることで、測定デバイスのうち１つが選択される。

また、測定対象の複数のＭＯＳＦＥＴのゲート端子はパストランジスタ１（１６０６ａ−１，１６０６ａ−２，・・・，１６０６ａ−ｎ）およびパストランジスタ２（１６０６ｂ−１，１６０６ｂ−２，・・・，１６０６ｂ−ｎ）に接続される。パストランジスタ１および２の制御には互いに反転された論理が前記デコーダ（１６０５）およびインバータ（１６０７−１，１６０７−２，・・・，１６０７−ｎ）により与えられ、上記パストランジスタＡおよびＢが導通状態のときは、パストランジスタ１が導通状態となり、上記パストランジスタＡおよびＢが非導通状態の時は、パストランジスタ２が導通状態となるように制御される。また、パストランジスタ１の他方の入出力端子は外部選択ゲート端子（１６１２）、パストランジスタ２の他方の入出力端子は外部非選択ゲート端子（１６１３）に接続される。ここでパストランジスタの入出力端子とは、パストランジスタを構成するｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを並列に接続したときの、ソースおよびドレイン端子のことである。このようにすることで、選択された測定ＭＯＳＦＥＴのゲート端子は前記外部選択ゲート端子と接続され、選択されていない測定ＭＯＳＦＥＴのゲート端子は前記外部非選択ゲート端子に接続される。また、デコーダおよびインバータは共通した深いＮウェル領域内に形成され、Ｎウェルの電位はデコーダなど周辺回路の電源に接続され、深いＮウェル領域内に形成されたＰウェルは周辺回路のグランドに接続される。

また、測定対象の複数のＭＯＳＦＥＴのソース端子は共通して外部ソース端子（１６１４）に接続され、ウェルは外部ウェル端子（１６１５）に接続される。また、測定デバイスは別の深いＮウェル領域内に形成される。

このような半導体装置により、従来の４端子測定と同等にリーク電流からＯＮ電流まで、広い範囲でＩｄ−Ｖｇ測定を行うことができる。

測定ではそれぞれの外部端子と測定器（半導体パラメータアナライザなど）とを接続して行う。このとき、外部非選択ゲート端子には測定デバイスがＯＦＦとなるような電位を常に与えておく。また、測定器がケルビン接続可能な場合、外部測定端子には測定器の測定端子を、外部電圧参照端子には測定器の電圧参照端子をそれぞれ分けて入力することが好ましい。そうでない場合は、前記外部測定端子および電圧参照端子は共通に接続して用いる。また、測定デバイスを切り替えるために、図示しないが前記デコーダには、外部からアドレス信号が与えられる。

トランジスタなどの測定に使用する従来の４端子測定の回路図である。 特許文献１に開示された個々の測定デバイスのリーク電流を測定するための回路図である。 本発明の実施形態による複数の測定デバイスの電気特性を測定するための回路図である。 ボルテージフォロア回路の概略図である。 深いＮウェル領域に電気的に分離して、パストランジスタおよび、インバータ・デコーダなどの周辺回路および、測定デバイスを配置した断面図である。 パストランジスタとしてｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを並列して接続して使用した例である。 パストランジスタとしてｎＭＯＳＦＥＴを使用した例である。 パストランジスタとしてｐＭＯＳＦＥＴを使用した例である。 本発明の実施形態において、パストランジスタとしてｎＭＯＳＦＥＴを使用した場合における非選択状態でのリーク電流の抑制効果を説明する図である。 図７Ａに示す構成に対応する従来例を示す図である。 本発明の実施形態において、パストランジスタとしてｎＭＯＳＦＥＴを使用した場合における、非選択状態での測定端子への印加電圧とパストランジスタのリーク電流の関係を従来例と比較して説明するシミュレーションの結果である。 本発明の実施形態において、パストランジスタとしてｐＭＯＳＦＥＴを使用した場合における非選択状態でのリーク電流の抑制効果を説明する図である。 図９Ａに示す構成に対応する従来例を示す図である。 本発明の実施形態において、パストランジスタとしてｐＭＯＳＦＥＴを使用した場合における、非選択状態での測定端子への印加電圧とパストランジスタのリーク電流の関係を従来例と比較して説明するシミュレーションの結果である。 本発明の実施形態において、パストランジスタとしてｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを並列に接続して使用した場合における非選択状態でのリーク電流の抑制効果を説明する図である。 図１１Ａに示す構成に対応する従来例を示す図である。 本発明の実施形態において、パストランジスタとしてｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを並列に接続して使用した場合における、非選択状態での測定端子への印加電圧とパストランジスタのリーク電流の関係を従来例と比較して説明するシミュレーションの結果である。 本発明の実施形態による、複数の測定デバイスの電気特性を測定するための回路図である。 本発明の実施形態による、複数の測定デバイスの電気特性を測定するための回路図である。 本発明の実施形態による、複数の測定デバイスの電気特性を測定するための回路図である。 本発明の実施形態を説明するための回路図である。

符号の説明

３１−１，３１−２，・・・，３１−ｎ パストランジスタ
３２−１，３２−２，・・・，３２−ｎ 選択信号線
３３−１，３３−２，・・・，３３−ｎ インバータ
３４−１，３４−２，・・・，３４−ｎ ウェル電位制御信号線
３５ デコーダ
３６ バッファ回路

Claims (12)

1. 半導体基板上に集積された複数個の被測定デバイスの電気特性を測定する半導体装置であって、
   一方の入出力端子を前記被測定デバイスに接続し、他方の入出力端子を測定端子としたパストランジスタと、
   前記パストランジスタの制御端子に接続された選択信号線と、
   前記パストランジスタのウェル端子に接続され、かつ前記測定端子に与えられた電位と等しい電位に設定されるようにしたウェル電位制御信号線とを有し、
   前記複数の被測定デバイスごとに設けられた前記測定端子同士が共通のパッドに接続され引き出されることを特徴とした半導体装置。
2. 半導体基板上に集積された複数個の被測定デバイスの電気特性を測定する半導体装置であって、
   一方の入出力端子を前記測定デバイスに接続し、他方の入出力端子を測定端子としたパストランジスタＡと、
   一方の入出力端子を前記測定デバイスに接続し、他方の入出力端子を電圧参照端子としたパストランジスタＢと、
   前記パストランジスタＡの制御端子および前記パストランジスタＢの制御端子に接続された選択信号線と、
   前記パストランジスタＡのウェル端子および前記パストランジスタＢのウェル端子に接続され、かつ前記測定端子に与えられた電位と等しい電位に設定されるようにしたウェル電位制御信号線とを有し、
   前記複数のデバイスごとに設けられた前記測定端子同士が共通のパッドに接続され引き出され、また前記電圧参照端子同士が共通のパッドに接続され引き出されることを特徴とした半導体装置。
3. 半導体基板上に集積された複数個の被測定デバイスの電気特性を測定する半導体装置であって、
   一方の入出力端子を前記測定デバイスに接続し、他方の入出力端子を測定端子としたパストランジスタＡと、
   一方の入出力端子を前記測定デバイスに接続し、他方の入出力端子を電圧参照端子としたパストランジスタＢと、
   一方の入出力端子を前記測定デバイスに接続し、他方の入出力端子をガード端子としたパストランジスタＣと、
   前記パストランジスタＡの制御端子および前記パストランジスタＢの制御端子に接続された選択信号線と、
   前記パストランジスタＣの制御端子に接続された前記選択信号を論理反転した選択信号線２と、
   前記パストランジスタＡのウェル端子および前記パストランジスタＢのウェル端子および前記パストランジスタＣのウェル端子に接続され、かつ前記測定端子に与えられた電位と等しい電位に設定されるようにしたウェル電位制御信号線とを有し、
   前記複数のデバイスごとに設けられた前記測定同士が共通のパッドに接続され引き出され、また前記電圧参照端子同士が共通のパッドに接続され引き出され、それぞれの前記ガード端子はそれぞれの前記ウェル電位制御信号線に接続されることを特徴とした半導体装置。
4. 前記パストランジスタはｎＭＯＳＦＥＴもしくはｐＭＯＳＦＥＴのいずれか一方のトランジスタであり、ソース端子およびドレイン端子をそれぞれ前記入出力端子とし、ゲート端子を前記制御端子としたこと特徴とする請求項１乃至３の何れか１項に記載された半導体装置。
5. 前記パストランジスタはｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを並列に接続して構成され、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴの各々一方のソース端子およびドレイン端子を共通に接続してそれぞれ前記入出力端子とし、前記ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのどちらか一方のゲート端子を前記制御端子とし、他方のゲート端子には前記制御端子に入力される信号の論理反転した信号を入力し、前記ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴのウェル端子を共通に接続したことを特徴とする請求項１乃至３の何れか１項に記載された半導体装置。
6. 前記選択信号は前記半導体装置内に作製されたデコーダ回路により生成され、前記選択信号により電気的に前記複数測定デバイスのいずれかひとつが選択され、残りの被測定デバイスは非選択となるように制御されることを特徴とする請求項１乃至５の何れか１項に記載された半導体装置。
7. 前記ウェル電位制御信号線は、前記測定端子の電位を入力としその電位と等しい電位を出力する前記半導体装置内に作成されたバッファ回路の出力端子に接続されることを特徴とする請求項１乃至６の何れか１項に記載された半導体装置。
8. 前記バッファ回路は、ソースフォロア回路もしくはボルテージフォロア回路により構成されることを特徴とする請求項１乃至７の何れか１項に記載された半導体装置。
9. 前記ウェル電位制御信号線は共通のパッドに接続され引き出されることを特徴とする請求項１乃至６の何れか１項に記載された半導体装置。
10. 前記パストランジスタは深いＮウェル領域の内部に形成され、また前記デコーダは電気的に分離された別の深いＮウェル領域の内部に形成され、また測定デバイスは電気的に分離された別の深いＮウェル領域の内部に形成されることを特徴とする請求項１乃至９の何れか１項に記載された半導体装置。
11. 前記パストランジスタは、前記測定デバイスよりも高耐圧なトランジスタにより構成されることを特徴とする請求項１乃至１０の何れか１項に記載された半導体装置。
12. 階層構造を有し、下位の複数の測定ブロックに接続された下位の複数の前記測定端子および前記電圧参照端子および前記ガード端子は各々上位のパストランジスタにより適宜選択されることで、前記被測定デバイスは複数のパストランジスタの縦続接続により選択されることを特徴とする複数個のデバイスの電気特性を測定する請求項１乃至１１の何れか１項に記載された半導体装置。

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