JP2008263067A - 半導体集積回路 - Google Patents

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Abstract

【課題】搭載されたSRAMメモリセルの特性を推定する。
【解決手段】半導体集積回路であって、複数のSRAMメモリセルを有するメモリセルアレイと、並列に接続された複数のトランジスタ回路を有する特性測定用回路と、第1の端子とを有する。前記複数のトランジスタ回路は、それぞれ、前記SRAMメモリセルの1つを構成するトランジスタのうちの1つと同様に構成された第1のトランジスタを有する。前記第1のトランジスタは、そのゲートに与えられる電圧に応じて、前記第1の端子と基準電位のノードとの間の電流を制御するように接続されている。
【選択図】図3

Description

本発明は、SRAM(static random-access memory)が搭載された半導体集積回路に関する。
半導体集積回路のプロセスルールの微細化に伴い、MOS(metal oxide semiconductor)トランジスタを中心としてトランジスタの小面積化が進んでいる。これは、チップ面積の削減に伴うコスト低下や、トランジスタの性能向上につながり、LSI(large-scale integration)単体のみならず、携帯機器やその他のデジタル製品に代表されるセット機器の性能向上に貢献している。その反面、微細化による弊害として、トランジスタ特性のばらつきが増大していることがあげられる。これは、トランジスタが占める面積が極めて小さくなり、トランジスタの不純物の設定や形状などのばらつきが相対的に大きくなったためである。
トランジスタ特性の1つである閾値のばらつきの大きさは、トランジスタ幅をW、トランジスタ長をLとすると、1√(W×L)に比例することがわかっている。すなわち、微細化に伴い、トランジスタの閾値電圧のばらつきが大きくなる。また、微細化に伴って1チップに搭載されるトランジスタ数も増加しており、これがトランジスタ特性のばらつきの影響を更に大きくする要因にもなっている。
SRAMメモリセルの性能は、メモリデータの安定性を示すスタティックノイズマージン、読み出し時の性能を決定するセル電流、書き込み時の性能を決定するライトマージンで表すことができる。SRAMメモリセルの動作保証のためには、これらの項目の全てについて条件を満たす必要がある。しかし、これらは相反する項目であるので、トランジスタ特性のばらつきが大きい状態では、ばらつきの全範囲において、これらの項目の全てについて条件を満たすことは極めて困難である。このため、チップ上のトランジスタの特性を確認することが回路的対策の一歩となり、スペックを満たすために有効である。
ばらつきには、大きく分けると、ランダム成分とグローバル成分との2種類が含まれている。ランダム成分は、トランジスタ毎に異なる。グローバル成分は、例えば、拡散工程毎、スライス毎に異なる。ランダム成分は、完全に不規則に生じるものであり、抑制することが極めて難しい。このため、回路設計の際に、ばらつきを考慮して一定のマージンを確保する必要がある。
一方、グローバル成分は、チップ全体に同じ傾向を与えるので、この成分の正確な値がわかれば、回路的な対策を実施することは可能である。そのためには、個別のトランジスタの特性ではなく、チップ毎に一定数以上のトランジスタの特性の傾向を測定することが有効である。
例えば特許文献1には、主にDRAM(dynamic random-access memory)を対象にして、トランジスタのソース領域及びドレイン領域にプローブを当て、外部からチップ上のトランジスタの特性を評価する方法が開示されている。
特開2003−17540号公報
しかしながら特許文献1の方法では、チップにプローブ用パッドを設け、チップの製造段階でトランジスタ特性を測定している。このため、製造工程が複雑になるという問題があり、プローブするための領域も別途必要となる。また、チップの完成前にプローブによる検査工程が必要であるので、チップの完成後におけるテスタを用いたチップ検査工程とは異なるフローが必要になるという検査上の問題も生じる。
本発明は、SRAMメモリセルを有する半導体集積回路において、SRAMメモリセルの特性を推定することを可能にすることを目的とする。
前記課題を解決するため、本発明に係る半導体集積回路は、複数のSRAMメモリセルを有するメモリセルアレイと、前記SRAMメモリセルの1つを構成するトランジスタのうちの1つと同様に構成されたトランジスタを含む特性測定用回路とを有する。
より具体的には、本発明に係る半導体集積回路は、複数のSRAM(static random-access memory)メモリセルを有するメモリセルアレイと、並列に接続された複数のトランジスタ回路を有する特性測定用回路と、第1の端子とを有する。前記複数のトランジスタ回路は、それぞれ、前記SRAMメモリセルの1つを構成するトランジスタのうちの1つと同様に構成された第1のトランジスタを有し、前記第1のトランジスタは、そのゲートに与えられる電圧に応じて、前記第1の端子と基準電位のノードとの間の電流を制御するように接続されている。
これによると、第1のトランジスタを含んだ特性測定用回路の特性を、第1の端子を介して半導体集積回路の外部から測定することにより、SRAMメモリセルの特性を正確に推定することができる。第1のトランジスタに流す電流の量を外部から変えることができるので、測定を行う装置の調整を容易に行うことができ、測定の誤差が小さくなるようにすることもできる。
本発明によれば、SRAMメモリセル特性を推定することが可能となる。その結果に基づいて、SRAMメモリセルに対して回路の修正等のフィードバックを行うことにより、SRAMメモリセルの動作を保証することができるようになる。特性のばらつきのグローバルな成分による影響を抑えることができるので、SRAMを有する半導体集積回路の性能向上及び高歩留まりを実現することができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
図1は、本発明の実施形態に係る半導体集積回路の構成を示すブロック図である。図1の半導体集積回路100は、特性測定用回路10と、第1の端子としてのパッド71と、メモリセルアレイ80A,…,80Nとを有している。メモリセルアレイ80A,…,80Nは、それぞれ、複数のSRAMメモリセルを有している。
図2は、図1のメモリセルアレイ80A,…,80Nのそれぞれに含まれるSRAMメモリセルの1つの構成を示す回路図である。図2のSRAMメモリセル81は、アクセストランジスタ82A,84Aと、ドライブトランジスタ82D,84Dと、ロードトランジスタ82L,84Lとを有している。アクセストランジスタ82A,84A、ドライブトランジスタ82D,84Dは、いずれもNMOS(n-channel metal oxide semiconductor)トランジスタであり、ロードトランジスタ82L,84Lは、いずれもPMOS(p-channel metal oxide semiconductor)トランジスタである。
アクセストランジスタ82A,84Aのゲートは、ワード線WL1に接続され、これらのトランジスタのドレインは、メモリセルデータを伝送する相補型のビット線BL1,NBL1にそれぞれ接続されている。ドライブトランジスタ82D,84Dのソースには、基準電位として接地電位VSSが与えられ、ロードトランジスタ82L,84Lのソースには、電源電位VDDが与えられている。また、トランジスタ82L,84Lの基板電位として、電源電位VDDが与えられている。
SRAMメモリセル81の性能には、前述のすべてのトランジスタが影響しているが、その中でも、メモリセルの外部とのインタフェースであるアクセストランジスタ82A,84Aや、セル電流を発生するドライブトランジスタ82D,84Dの影響は大きい。ワード線WL1が活性化された際にメモリSRAMメモリセル81を問題なく安定動作させるには、アクセストランジスタ82A,84A及びドライブトランジスタ82D,84Dの特性のばらつきの影響を極力低減することが有効である。
図3は、図1の特性測定用回路10の構成例を示す回路図である。特性測定用回路10は、並列に接続された複数のトランジスタ回路12を有している。各トランジスタ回路12は、トランジスタ16を有している。
図3のトランジスタ16は、そのサイズ及び形状が図2のアクセストランジスタ82Aと同じであり、その拡散領域、ゲート、コンタクトは、図2のアクセストランジスタ82Aのものとそれぞれ同一の層に形成されている。したがって、トランジスタ16は、図2のアクセストランジスタ82Aと同一の特性を有している。トランジスタ16のソースには接地電位VSSが与えられており、ドレインには、パッド71が接続され、パッド71から電圧VINが与えられている。また、トランジスタ16は、そのゲートとドレインとが接続されている(ダイオード接続されている)。
検査時には、図1の半導体集積回路100の外部から、パッド71に電圧を与える。トランジスタ16は、ダイオード接続されているので、常に飽和領域で動作し、与えられた電圧に応じた電流I1がトランジスタ16を流れる。電流I1の値は、トランジスタ16の特性と与えられた電圧とで決定される。
ここで、パッド71に与える電圧を一定にする。すると、電流I1の値は、トランジスタ16の特性に依存して、言い換えると、閾値電圧に依存して決定される。このため、このときの電流I1の値により、トランジスタ16の閾値電圧を求めることが可能となる。
図1の特性測定用回路10では、トランジスタ回路12が並列に接続されているので、平均化されたトランジスタの特性を求めることができ、トランジスタ毎のランダムなばらつきの影響を低減することができる。その結果、グローバルな(チップ毎の)ばらつきの影響のみを求めることができる。
求められたトランジスタ16の閾値電圧から、SRAMメモリセル81のアクセストランジスタ82Aの特性を知ることができ、SRAMメモリセル81の特性を推定することができる。その結果に基づいて、半導体集積回路100のSRAMメモリセル81に対して必要に応じて回路の修正等のフィードバックを行う。これにより、SRAMメモリセル81の動作を保証することができるようになる。
なお、アクセストランジスタ82Aと同様のトランジスタを用いる場合について説明したが、これに代えて、アクセストランジスタ84A、ドライブトランジスタ82D,84D、又はロードトランジスタ82L,84Lを用いるようにしてもよい。メモリセルの特性に最も影響のあるトランジスタを用いるようにするのがよい。
図4は、図3の特性測定用回路10の第1の変形例の構成を示す回路図である。図4の特性測定用回路20は、並列に接続された複数のトランジスタ回路22を有している。各トランジスタ回路22は、トランジスタ16,28を有している。
図4のトランジスタ28は、そのサイズ及び形状が図2のアクセストランジスタ84Aと同じであり、その拡散領域、ゲート、コンタクトは、図2のアクセストランジスタ84Aのものとそれぞれ同一の層に形成されている。したがって、トランジスタ28は、図2のアクセストランジスタ84Aと同一の特性を有している。トランジスタ16,28は、いずれも、それぞれのゲートとドレインとが接続されている(ダイオード接続されている)。トランジスタ16とトランジスタ28とは、直列に接続されている。
図5は、図3の特性測定用回路10の第2の変形例の構成を示す回路図である。図5の特性測定用回路30は、並列に接続された複数のトランジスタ回路32を有している。各トランジスタ回路32は、トランジスタ16,28を有している。トランジスタ回路32は、トランジスタ28のゲートが、そのドレインにではなく、トランジスタ16のゲートに接続されている点の他は、トランジスタ回路22と同様に構成されている。図4の特性測定用回路20又は図5の特性測定用回路30は、図1の半導体集積回路100において、特性測定用回路10に代えて用いられる。
トランジスタ毎のランダムなばらつきの影響を低減するためには、多くのトランジスタを並列に接続する必要があるが、その反面、消費電流量が増加する。検査時においては、外部からパッド71に定常的な電流を流すので、パッド71から特性測定用回路10等までの抵抗成分による電圧降下(IRドロップ)が生じ、測定対象としているトランジスタ16等の電流を正確に測定できない可能性がある。
特性測定用回路20,30では、2つのトランジスタが直列に接続されているので、回路全体のオン抵抗が図1の特性測定用回路10に比べて大きくなっており、パッド71に電圧が与えられた際に流れる電流が低減される。このため、トランジスタ16,28に流れる電流をより正確に測定することができる。
なお、図4及び図5では、トランジスタ16及び28としてアクセストランジスタ82A及び84Aと同様のトランジスタを用いることとしたが、ドライブトランジスタ82D及び84Dと同様のトランジスタ、又はロードトランジスタ82L及び84Lと同様のトランジスタを用いるようにしてもよい。
また、トランジスタ16,28のうちの一方としてアクセストランジスタ82Aと同様のトランジスタ、もう一方としてドライブトランジスタ82Dと同様のトランジスタを用いるようにしてもよい。この場合、トランジスタ16,28は、SRAMメモリセルのセル電流(読み出し電流)の経路となる2つのトランジスタが直列に接続された回路を構成するので、よりメモリセルの特性を反映した回路を構成することになる。
また、図4及び図5を参照して、特性測定用回路20,30が2つのトランジスタが直列に接続された回路を有する場合について説明したが、特性測定用回路20,30が3つ以上のトランジスタが直列に接続された回路を有するようにしてもよい。
図6は、図3の特性測定用回路10の第3の変形例の構成を示す回路図である。図6の特性測定用回路40は、並列に接続された複数のトランジスタ回路42を有している。各トランジスタ回路42は、トランジスタ16を有している。
図7は、図3の特性測定用回路10の第4の変形例の構成を示す回路図である。図7の特性測定用回路50は、並列に接続された複数のトランジスタ回路52を有している。各トランジスタ回路52は、トランジスタ16,28を有している。
図6の特性測定用回路40又は図7の特性測定用回路50は、図1の半導体集積回路100において、特性測定用回路10に代えて用いられる。この場合、半導体集積回路100は、第2の端子としてのパッド72を更に備える。トランジスタ回路42,52では、トランジスタ16のゲートとドレインとが接続されておらず、トランジスタ16のゲートには、パッド72が接続され、パッド72から制御電圧VGが与えられている。その他の点は、トランジスタ回路42,52は、図3のトランジスタ回路12及び図5のトランジスタ回路32とそれぞれ同様である。
図1の半導体集積回路100の外部から、パッド72に例えば接地電位VSSを与えると、特性測定用回路40,50のトランジスタ16,28はすべてオフ状態になり、これらの回路の静止電流を測定することができる。また、パッド71に与える電圧を固定し、パッド72に与える電圧を制御すると、トランジスタ16やトランジスタ回路52について、ゲート−ソース間電圧に対するドレイン電流の関係を測定することが可能であり、より直接的にトランジスタ16やトランジスタ回路52の閾値電圧を測定することができる。
なお、半導体集積回路100がパッド72を有しないようにしてもよい。この場合、半導体集積回路100が制御電圧VGを生成する回路を有するようにしてもよいし、制御電圧VGとして接地電位VSSを与える(例えば図6の場合には、トランジスタ16のゲートとソースとを接続する)ようにしてもよい。
図6の特性測定用回路40では、トランジスタ16として、アクセストランジスタ84A、ドライブトランジスタ82D,84D、又はロードトランジスタ82L,84Lを用いるようにしてもよい。
図7の特性測定用回路50では、トランジスタ16,28として、ドライブトランジスタ82D,84D、又はロードトランジスタ82L,84Lと同様のトランジスタを用いるようにしてもよい。また、トランジスタ16,28のうちの一方としてアクセストランジスタ82Aと同様のトランジスタ、もう一方としてドライブトランジスタ82Dと同様のトランジスタを用いるようにしてもよい。
次に、図4のトランジスタ回路22の実際の構成例について説明する。図8は、図2のSRAMメモリセル81のレイアウト図である。図8は、トランジスタ形成に必要な拡散層、ゲート電極及びコンタクトのみ示しており、配線層は省略してある。図9は、図2の回路を、図8のトランジスタの配置に従って書き換えた回路図である。
図8において、拡散領域82ADとゲート電極G1とがトランジスタ82Aを形成し、拡散領域82DDとゲート電極G3とがトランジスタ82Dを形成し、拡散領域82LDとゲート電極G3とがトランジスタ82Lを形成している。拡散領域84ADとゲート電極G2とがトランジスタ84Aを形成し、拡散領域84DDとゲート電極G4とがトランジスタ84Dを形成し、拡散領域84LDとゲート電極G4とがトランジスタ84Lを形成している。コンタクトC1〜C10は、各トランジスタ間を接続している。
図10は、図8のSRAMメモリセル81のための構造を利用したトランジスタ回路68を有するセル66の回路図である。図10では、図8の拡散層、ゲート電極及びコンタクトをそのまま用い、配線層のみを図9の回路から変更している。すなわち、トランジスタ82Aとトランジスタ84Aと直列に接続している。
トランジスタ82Dのソースとトランジスタ82Lのソースとの間、及びトランジスタ84Dのソースとトランジスタ84Lのソースとの間は接続されており、これらの使用されないトランジスタが電流の経路に影響しないようにしている。トランジスタ回路68は、このように構成されたトランジスタ82A,84Aを有し、図4のトランジスタ回路22として用いられる。
図11は、図3の特性測定用回路10の第5の変形例の構成を示す回路図である。図11の特性測定用回路60は、回路ブロック62,64を有している。回路ブロック62,64は、いずれも、図10のように構成されたセル66を複数有している。図11の特性測定用回路60は、図1の半導体集積回路100において、特性測定用回路10に代えて用いられる。
トランジスタの特性のばらつきは、配置される向きによる影響を受ける。ある向きに配置(例えば縦配置)されたトランジスタと、それと90度異なる向きに配置(例えば横配置)されたトランジスタとでは、特性のばらつきが異なる場合がある。SRAMを有する半導体集積回路では、チップ上に複数のSRAMブロックが配置されることが多い。その多くの場合には、トランジスタが縦配置のブロックと、トランジスタが横配置のブロックとが混在する。そこで、図11の特性測定用回路60は、2つの回路ブロック62,64を有し、配置による特性のばらつきの影響を削減している。
具体的には、回路ブロック62においては、複数のセル66がいずれも同一の向きに配置されており、これらのセル66のトランジスタ回路68は並列に接続されている。回路ブロック64においても、複数のセル66がいずれも同一の向きに配置されており、これらのセル66のトランジスタ回路68は並列に接続されている。但し、回路ブロック64のセル66の向きは、回路ブロック62のセル66をほぼ90度回転させた向きである。
すなわち、回路ブロック62のトランジスタ回路68の向きと、回路ブロック64のトランジスタ回路68の向きとは、ほぼ90度異なっている。回路ブロック62のトランジスタ回路68と、回路ブロック64のトランジスタ回路68とは、並列に接続されている。
なお、半導体集積回路では、用途に応じて、閾値電圧が異なる複数の種類のトランジスタが使い分けられる場合が多く、それぞれが異なる閾値電圧を持った複数の種類のトランジスタを同一チップ上に混載する場合がある。複数のSRAMメモリセルが、このような複数の種類のトランジスタによって構成されている場合もある。
この場合、それぞれの種類毎にトランジスタの特性のばらつきが異なるので、閾値電圧が異なるトランジスタの種類毎に、特性測定用回路10等を設けるようにしてもよい。特性測定用回路10等は、それぞれに対応する種類のトランジスタを有するようにする。
また、同様に、SRAM以外の回路を有する半導体集積回路において、そのSRAM以外の回路に含まれるトランジスタを有する特性測定用回路を有するようにしてもよい。
以上説明したように、本発明は、SRAMメモリセル特性を推定することが可能であるので、SRAMを搭載する半導体集積回路等に有用である。
本発明の実施形態に係る半導体集積回路の構成を示すブロック図である。 図1のメモリセルアレイのそれぞれに含まれるSRAMメモリセルの1つの構成を示す回路図である。 図1の特性測定用回路の構成例を示す回路図である。 図3の特性測定用回路の第1の変形例の構成を示す回路図である。 図3の特性測定用回路の第2の変形例の構成を示す回路図である。 図3の特性測定用回路の第3の変形例の構成を示す回路図である。 図3の特性測定用回路の第4の変形例の構成を示す回路図である。 図2のSRAMメモリセルのレイアウト図である。 図2の回路を、図8のトランジスタの配置に従って書き換えた回路図である。 図8のSRAMメモリセルのための構造を利用したトランジスタ回路を有するセルの回路図である。 図3の特性測定用回路の第5の変形例の構成を示す回路図である。
符号の説明
10,20,30,40,50,60 特性測定用回路
12,22,32,42,52,68 トランジスタ回路
16,28 トランジスタ
62,64 回路ブロック
71,72 パッド
80A,…,80N メモリセルアレイ
81 SRAMメモリセル
82A,84A アクセストランジスタ
82D,84D ドライブトランジスタ
82L,84L ロードトランジスタ
100 半導体集積回路

Claims (12)

  1. 複数のSRAM(static random-access memory)メモリセルを有するメモリセルアレイと、
    並列に接続された複数のトランジスタ回路を有する特性測定用回路と、
    第1の端子とを備え、
    前記複数のトランジスタ回路は、それぞれ、
    前記SRAMメモリセルの1つを構成するトランジスタのうちの1つと同様に構成された第1のトランジスタを有し、
    前記第1のトランジスタは、
    そのゲートに与えられる電圧に応じて、前記第1の端子と基準電位のノードとの間の電流を制御するように接続されている
    ことを特徴とする半導体集積回路。
  2. 請求項1に記載の半導体集積回路において、
    前記第1のトランジスタは、
    前記SRAMメモリセルの1つを構成するアクセストランジスタ及びドライブトランジスタのいずれかと同様に構成されている
    ことを特徴とする半導体集積回路。
  3. 請求項1に記載の半導体集積回路において、
    前記第1のトランジスタのゲートは、前記第1のトランジスタのドレイン及びソースのいずれかに接続されている
    ことを特徴とする半導体集積回路。
  4. 請求項1に記載の半導体集積回路において、
    第2の端子を更に備え、
    前記第1のトランジスタのゲートは、前記第2の端子に接続されている
    ことを特徴とする半導体集積回路。
  5. 請求項1に記載の半導体集積回路において、
    前記複数のトランジスタ回路は、それぞれ、
    前記SRAMメモリセルの1つを構成するトランジスタのうちの他の1つと同様に構成され、前記第1のトランジスタと直列に接続された第2のトランジスタを更に有し、
    前記第2のトランジスタは、
    そのゲートに与えられる電圧に応じて、前記第1の端子と基準電位のノードとの間の電流を制御する
    ことを特徴とする半導体集積回路。
  6. 請求項5に記載の半導体集積回路において、
    前記第1及び第2のトランジスタは、
    前記SRAMメモリセルの1つを構成するアクセストランジスタ及びドライブトランジスタとそれぞれ同様に構成されている
    ことを特徴とする半導体集積回路。
  7. 請求項5に記載の半導体集積回路において、
    前記第1のトランジスタのゲートは、前記第1のトランジスタのドレインに接続され、
    前記第2のトランジスタのゲートは、前記第2のトランジスタのドレインに接続されている
    ことを特徴とする半導体集積回路。
  8. 請求項5に記載の半導体集積回路において、
    前記第1及び第2のトランジスタのゲートは、前記第1のトランジスタのドレインに接続されている
    ことを特徴とする半導体集積回路。
  9. 請求項5に記載の半導体集積回路において、
    前記第1及び第2のトランジスタのゲートには、前記基準電位が与えられている
    ことを特徴とする半導体集積回路。
  10. 請求項5に記載の半導体集積回路において、
    第2の端子を更に備え、
    前記第1及び第2のトランジスタのゲートは、前記第2の端子に接続されている
    ことを特徴とする半導体集積回路。
  11. 請求項1に記載の半導体集積回路において、
    前記複数のトランジスタ回路の一部が第1の回路ブロックに属し、前記複数のトランジスタ回路の他の一部が第2の回路ブロックに属しており、前記第1の回路ブロックに属するトランジスタ回路の向きと、前記第2の回路ブロックに属するトランジスタ回路の向きとは、ほぼ90度異なっている
    ことを特徴とする半導体集積回路。
  12. 請求項1に記載の半導体集積回路において、
    それぞれ閾値電圧が異なる、トランジスタの複数の種類毎に、前記特性測定用回路を複数備え、
    前記複数のSRAMメモリセルは、前記複数の種類のトランジスタによって構成されており、
    前記複数の特性測定用回路は、それぞれに対応する種類のトランジスタを前記第1のトランジスタとして有する
    ことを特徴とする半導体集積回路。
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