JP6172102B2

JP6172102B2 - Ｓｏｉ基板の評価方法

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Publication number: JP6172102B2
Application number: JP2014195965A
Authority: JP
Inventors: 大槻　剛; 剛大槻
Original assignee: Shin Etsu Handotai Co Ltd
Current assignee: Shin Etsu Handotai Co Ltd
Priority date: 2014-09-26
Filing date: 2014-09-26
Publication date: 2017-08-02
Anticipated expiration: 2034-09-26
Also published as: JP2016066760A

Description

本発明は、ＳＯＩ構造をもつ半導体基板のＳＯＩ層およびＢＯＸ層間の特性の評価方法に関する。

ＳＯＩ構造をもつ半導体シリコンウェーハの評価法として、Ｐｓｅｕｄｏ−ＭＯＳＦＥＴ評価法が報告されている。この評価法は図８に示すように、ＳＯＩ層１１、ＢＯＸ層１２、ベースウェーハ１３からなるＳＯＩ基板において、ＳＯＩ層１１の表面にＦＥＴとして評価するための電極として、直接ニードルを接触させる（非特許文献１）か、または、水銀電極を接触させ、これらをＳｏｕｒｃｅ（ソース）およびＤｒａｉｎ（ドレイン）とする。そして、ゲート電極として、ウェーハ裏面を導電体１４に真空吸着するか、あるいはニードルを接触させる。この中でも水銀電極を用いたＰｓｅｕｄｏ−ＭＯＳＦＥＴ評価法においては、Ｈ．Ｊ．Ｈｏｖｅｌにより詳細な報告がなされており（非特許文献２）、電子移動度および界面準位密度はゲート電圧を正側に印加して測定することで得られ、水銀電極をシリコンウェーハに接触させる直前に、ウェーハをＨＦ処理（前処理）を行う。

このＨＦ処理については、例えば、特許文献１において検討された結果が開示されている。それによると、ＨＦ処理してから、自然酸化膜が形成されないような環境、具体的には測定装置にＮ_２を導入し、非酸化雰囲気を維持することで測定が安定するとされている。

このようにＰｓｅｕｄｏ−ＭＯＳＦＥＴ評価法は、ＳＯＩ層とＢＯＸ層の界面を評価する方法ではあるが、ＳＯＩ層表面の影響も強く受ける。このことは、前述の非特許文献１、２においても議論されており、さらに詳細な検討が、下記の非特許文献３において実施されている。すなわち、ＳＯＩ層表面の界面準位密度がＩＶ特性に影響し、ＩＶカーブを変化させてしまう。

非特許文献３で扱われているＳＯＩ基板は、ＳＯＩ層の厚さが１９０ｎｍで、ＢＯＸ層の厚さが３９０ｎｍというものであるが、近年、ＳＯＩ層を完全空乏化した状態でデバイスを作製する試みが実施されており（ＦＤＳＯＩ（ＦｕｌｌｙＤｅｐｌｅｔｅｄＳｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ））、ＳＯＩ層の薄膜化の傾向が続いている。このＰｓｅｕｄｏ−ＭＯＳＦＥＴ評価法は、前述の通りＳＯＩ層表面の影響を非常に強く受けるため、ＳＯＩ層が薄膜化することで、さらに強く表面の影響を受けることが懸念される。

特開２００７−４２９４２号公報

Ｓ．Ｃｒｉｓｔｏｌｏｖｅａｎｕ，ｅｔ．ａｌ．，「ＡＲｅｖｉｅｗｏｆｔｈｅＰｓｅｕｄｏ−ＭＯＳＴｒａｎｓｉｓｔｏｒｉｎＳＯＩＷａｆｅｒｓ：Ｏｐｅｒａｔｉｏｎ，ＰａｒａｍｅｔｅｒＥｘｔｒａｃｔｉｏｎ，ａｎｄＡｐｐｌｉｃａｔｉｏｎｓ」ＩＥＥＥＴｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖ，４７，１０１８（２０００）．Ｈ．Ｊ．Ｈｏｖｅｌ，「ＳｉｆｉｌｍｅｌｅｃｔｒｉｃａｌｃｈａｒａｃｔｅｒｉｚａｔｉｏｎｉｎＳＯＩｓｕｂｓｔｒａｔｅｓｂｙＨｇＦＥＴｔｅｃｈｎｉｑｕｅ」，Ｓｏｌｉｄ−ＳｔａｔｅＥｌｅｃｔｒｏｎｉｃｓ，４７，１３１１（２００３）．Ｊ．Ｙ．ＣｈｏｉａｎｄＤ．Ｋ．Ｓｃｈｒｏｄｅｒ，「ＭｅｒｃｕｒｙＰｓｅｕｄｏ−ＭＯＳＦＥＴ（ＨｇＦＥＴ）ｄｒａｉｎｃｕｒｒｅｎｔｄｅｐｅｎｄｅｎｃｅｏｎｓｕｒｆａｃｅｔｒｅａｔｍｅｎｔ」ＥｌｅｃｔｒｏｃｈｅｍｉｃａｌＳｏｃｉｅｔｙＰｒｏｃｅｅｄｉｎｇｓＶｏｌｕｍｅ２００５−０３，３０１（２００５）．

本発明は、上記問題点に鑑みてなされたものであって、前処理をした後からドレイン電流の測定を開始するまでの条件が適切であるかどうかを判断するための指標を導入し、この指標に沿った前処理後の条件でドレイン電流を測定することで、ＳＯＩ層が極薄のＳＯＩ基板であっても、安定した界面準位密度の測定結果が得られる評価方法を提供することを目的とする。

上記目的を達成するために、本発明は、ＳＯＩ基板のＳＯＩ層とＢＯＸ層の界面特性を前記ＳＯＩ基板のＨＦ処理を行った後にＰｓｅｕｄｏ−ＭＯＳＦＥＴ法により評価する方法であって、前記ＳＯＩ基板の表面にソース電極及びドレイン電極を、前記ＳＯＩ基板の裏面にゲート電極を形成し、前記ソース電極と前記ドレイン電極間、及び前記ゲート電極に電圧を印加してドレイン電流を測定する際、前記ドレイン電流が大きく変化するサブスレッショルド領域において、前記ゲート電極への印加ゲート電圧を所定の間隔ごとに上昇させて、該上昇させた各間隔におけるドレイン電流値の変化量が負となることがない前記ＨＦ処理後の時間内に、前記ＳＯＩ基板の界面準位密度を測定することを特徴とするＳＯＩ基板の評価方法を提供する。

このように、ゲート電極への印加ゲート電圧を所定の間隔ごとに上昇させて、該上昇させた各間隔におけるドレイン電流値の変化量が負となることがない前記ＨＦ処理後の時間内に、ＳＯＩ基板の界面準位密度を測定することで、測定されるドレイン電流のノイズを極めて少なくし、ＳＯＩ層が極薄のＳＯＩ基板であっても、正確で安定した界面準位密度の測定結果を得ることができる。

このとき、前記ＳＯＩ層の厚さが、２０ｎｍ以下であり、前記ＨＦ処理から前記ドレイン電流の測定までの時間が３０秒以内であることが好ましい。
このような前処理後の条件とすることにより、ＳＯＩ層の厚さが２０ｎｍ以下という極めて薄いＳＯＩ基板においても、正確で安定した界面準位密度の測定結果を得ることができる。

このとき、前記印加ゲート電圧を上昇させる間隔は、１［Ｖ］あたり２つ以上の間隔とすることが好ましい。
このような印加ゲート電圧を上昇させる間隔とすることにより、正確な界面準位密度の測定結果を得ることができる。

ここで、サブスレッショルド領域とは、印加ゲート電圧に対して、ドレイン電流が指数関数的に大きく変化している領域のことであり、実際のデバイスにおいてはＶｔｈを決める重要な範囲である。

なお、以下においては、サブスレッショルド領域において、ゲート電極への印加ゲート電圧を所定の間隔ごとに上昇させた場合の、該上昇させた各間隔におけるドレイン電流値の変化量のことを、αという指標で表す。

以上のように、本発明によれば、ＳＯＩ層が極薄のＳＯＩ基板においても、Ｐｓｅｕｄｏ−ＭＯＳＦＥＴ法による正確で安定した、信頼性の高い界面準位密度の測定が可能になる。

本発明を説明するためのＳＯＩ基板の断面の模式図である。ＩＶカーブの典型的な例を示す図である。ＳＯＩ層の厚さと界面準位密度の関係を示す図である。ＳＯＩ層の厚さが１２ｎｍの場合のＩＶカーブを示す図である。ＳＯＩ層の厚さが１２ｎｍの場合の、前処理からドレイン電流の測定までの時間と指標αが負となった頻度の関係を示す図である。ＨＦ処理からドレイン電流の測定までの時間と指標αが負となることがないＳＯＩ層の厚さとの関係を示す図である。ＨＦ処理からドレイン電流の測定までの時間が６０秒の場合の、ＳＯＩ層の厚さと指標αが負となった頻度の関係を示す図である。従来のＰｓｅｕｄｏ−ＭＯＳＦＥＴ評価法を説明するためのＳＯＩ基板の断面の模式図である。

以下、本発明の実施形態について図を参照して詳細に説明するが、本発明はこれに限定されるものではない。
図１はＳＯＩ基板の断面を示した模式図である。図１を参照して本発明によるドレイン電流及び界面準位密度の測定方法を以下に示す。ＢＯＸ層２をゲート酸化膜に見立て、ＳＯＩ層１の表面に水銀を接触させた電極をソース及びドレインとして形成し、ベースウェーハ３に導電体層４を真空吸着させたゲート電極に印加する電圧を変化させ、ＳＯＩ／ＢＯＸ界面に反転層を形成する。この反転層をソースからドレインに流れるドレイン電流の大きさから、ＳＯＩ／ＢＯＸ界面特性、例えば、界面準位密度を求める。この界面準位密度は、反転層の形成される領域すなわちサブスレッショルド領域と呼ばれる領域のＩＶ特性の傾き（Ｓ）から求めることができる。図１において、Ｄｉｔは界面準位密度、Ψは仕事関数、Ｅは電界強度を表している。

図２は典型的なＩＶカーブを示す図であり、横軸が印加ゲート電圧、縦軸がドレイン電流である。また、界面準位密度を求める式を以下の下記数式（１）に示す。Ｄｉｔは界面準位密度である。ＳＳＬ（ＳｕｂｔｈｒｅｓｈｏｌｄＳｌｏｐｅ）は、図２に示すようなＩＶカーブにおいて、電流（Ｉ_Ｄ）が一桁増加する際の電圧（Ｖ_Ｇ）の変化と定義されている。Ｃ_ＯＸはＢＯＸ層の容量、Ｃ_ＳｉはＳＯＩ層の容量を示す。しかしながら、界面は、図１に示すように、ＳＯＩ／ＢＯＸ界面（Ｄｉｔ_１）だけでなく、ＳＯＩ層表面（Ｄｉｔ_２）にも存在し、非特許文献２にもその影響が含まれた式が示されている（数式（２））。Ｃ_Ｓｉ、Ｃ_ＢＯＸ、Ｃ_Π１はそれぞれ、ＳＯＩ層、ＢＯＸ層、ＳＯＩ／ＢＯＸ界面のキャパシタンスである。ＳＯＩ層が十分厚い場合は、この項で十分であるが、ＳＯＩ層が薄くなってくるとＳＯＩ表面の影響としてＣ_Π２を考慮しなければならなくなる。

図３はこのＳＯＩ層の厚さの影響を示したものであり、横軸はＳＯＩ層の厚さ、縦軸は界面準位密度を示している。ＳＯＩ層が薄膜化するのに従い、界面準位密度が増加することが分かる。特に５０ｎｍを切った程度の極薄ＳＯＩから界面準位密度が大きくなっており、ＳＯＩ層の表面の影響を強く受けていることが分かる。

このように薄膜化することで単に界面準位密度が大きくなるだけでなく、図４に示すようにＩＶカーブが乱れやすくなる。図４は、ＨＦ処理からドレイン電流の測定までの時間（放置時間）を３０秒から６０秒まで１０秒ごとに変化させた場合のＩＶカーブを示している。ＳＯＩ層の厚さは１２ｎｍである。ＨＦ処理の後で、ＳＯＩ層の表面が時間とともに変化（表面終端していたイオンの離脱）し、測定中にＩＶカーブに影響を及ぼし、安定した測定を阻害していることが明らかである。

このＩＶ特性の異常の特徴はドレイン電流が一定の割合で増えることなく、大きく変動することである。すなわち、変動が大きくなり、本来印加ゲート電圧の増加に伴い、単調増加すべきドレイン電流がマイナスになる（減少する）場合がみられる。これはノイズであり、特に極薄ＳＯＩにおいて非常に顕著であることが、理論計算や実験で示されている（非特許文献図２、３）。信頼性の高い界面準位密度の測定のためには、この乱れ（がたつき）をなくすことが必須で、そのためにはＳＯＩ層の表面状態に関係する条件が非常に重要である。図４に示した、ＨＦ処理からドレイン電流を測定するまでの時間が３０秒の場合は、ＩＶカーブの乱れはなくなり、安定した測定が可能になる。

サブスレッショルド領域とは、図４で印加ゲート電圧に対して、ドレイン電流が指数関数的に大きく変化している領域である。前述のように、サブスレッショルド領域でのＩＶカーブの傾きから界面準位密度を算出する。すなわち、印加ゲート電圧の変化量に対してドレイン電流の変化量が大きいほど、界面準位密度は低くなり、逆に、ドレイン電流の変化量が小さい、すなわち傾きが小さいと、界面準位密度は大きくなる。

サブスレッショルド領域において、ゲート電極への印加ゲート電圧を所定の間隔ごとに上昇させた場合の、該上昇させた各間隔におけるドレイン電流値の変化量のことを、αという指標で表した。このαが負となるということは、印加ゲート電圧の上昇に対して、ドレイン電流値が減少していることを示す。この原因は、測定系のノイズやＳＯＩ表面の界面の影響などのいわゆるノイズであり、本来は起こらないものである。界面準位密度はこのＩＶカーブの傾きから求めるため、このようなドレイン電流の減少傾向が見られると、界面準位密度の算出に悪影響を及ぼす。図４の例では、ＨＦ処理からドレイン電流の測定までの時間が３０秒であれば、ＩＶカーブはサブスレッショルド領域においてきれいなスロープであり、測定されたドレイン電流値の変化量が負となることがない。これに対し、ＨＦ処理後の時間が長くなるとＩＶカーブが乱れ、負の変化量の数も増える。

図５にＳＯＩ層の厚さが１２ｎｍのときのサブスレッショルド領域での印加ゲート電圧の各間隔におけるドレイン電流値の変化量αが負となった頻度と、ＨＦ処理からドレイン電流の測定までの放置時間の関係を示す。横軸は、ＨＦによる前処理からドレイン電流の測定までの放置時間を表している。前処理後の放置時間が長くなるに従って、印加ゲート電圧の各間隔におけるドレイン電流の変化量αが負となる頻度が多くなっていることが分かる。

この場合、印加デート電圧を上昇させる間隔に関して、界面準位を求める際の精度を考慮し、１［Ｖ］あたり２つ以上の間隔とすることが好ましい。１［Ｖ］あたりの間隔数を多くとると、測定時間がその分多く必要になるなどの問題もあるため、１［Ｖ］あたり１０間隔以下が好ましく、１［Ｖ］あたり４間隔が適当である。

以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。

（実施例）
直径３００ｍｍの複数のＳＯＩ基板を用意した。ＳＯＩ層の厚さは、１２、２０、４０、５０、及び６０ｎｍとした。これらのＳＯＩ基板を、水銀プローブを用いてＰｓｅｕｄｏ−ＭＯＳＦＥＴ法で測定する前に、１％のＨＦにて１分間前処理を実施し、ＨＦ処理後の放置時間を１５、３０、４０、５０、６０秒として測定した。
図６は、横軸にＨＦ処理からドレイン電流の測定までの時間（秒）、縦軸には印加ゲート電圧の各間隔におけるドレイン電流の変化量αが負となることがないＳＯＩ層の厚さをとり、両者の関係を示した図である。ＨＦ処理からドレイン電流の測定までの時間が３０秒以内であれば、ＳＯＩ層の厚さが２０ｎｍと極薄であっても、印加ゲート電圧の各間隔におけるドレイン電流の変化量αが負となることがないことが分かった。そして、界面準位密度を測定するＳＯＩ基板のＳＯＩ層の厚さにおいて、αが負となることがないＨＦ処理後の時間内でドレイン電流の測定を行うことにより、正確で安定した界面準位密度を測定することができる。

（比較例）
実施例と同様なＳＯＩ基板を用意し、同様なＨＦ処理を行い、ＨＦ処理からドレイン電流測定までの時間を６０秒とした。ＳＯＩ層の厚さと印加ゲート電圧の各間隔におけるドレイン電流の変化量αが負となった頻度との関係を図７に示した。ＳＯＩ層の厚さが４０ｎｍ未満になると印加ゲート電圧の各間隔におけるドレイン電流の変化量αが負となる頻度が増加しており、すなわちＩＶカーブが乱れていることが分かる。これにより、ＳＯＩ層の厚さが４０ｎｍ未満の場合は正確で安定した界面準位密度の測定が困難であった。

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

１…ＳＯＩ層、２…ＢＯＸ層、３…ベースウェーハ、４…導電体層、
１１…ＳＯＩ層、１２…ＢＯＸ層、１３…ベースウェーハ、１４…導電体層。

Claims

ＳＯＩ基板のＳＯＩ層とＢＯＸ層の界面特性を前記ＳＯＩ基板のＨＦ処理を行った後にＰｓｅｕｄｏ−ＭＯＳＦＥＴ法により評価する方法であって、前記ＳＯＩ基板の表面にソース電極及びドレイン電極を、前記ＳＯＩ基板の裏面にゲート電極を形成し、前記ソース電極と前記ドレイン電極間、及び前記ゲート電極に電圧を印加してドレイン電流を測定する際、前記ドレイン電流が大きく変化するサブスレッショルド領域において、前記ゲート電極への印加ゲート電圧を所定の間隔ごとに上昇させて、該上昇させた各間隔におけるドレイン電流値の変化量が負となることがない前記ＨＦ処理後の時間内に、前記ＳＯＩ基板の界面準位密度を測定することを特徴とするＳＯＩ基板の評価方法。
前記ＳＯＩ層の厚さが、２０ｎｍ以下であり、前記ＨＦ処理から前記ドレイン電流の測定までの時間が３０秒以内であることを特徴とする請求項１に記載のＳＯＩ基板の評価方法。
前記印加ゲート電圧を上昇させる間隔は、１［Ｖ］あたり２つ以上の間隔とすることを特徴とする請求項１又は請求項２に記載のＳＯＩ基板の評価方法。