JP2015075432A - 半導体トランジスタのテスト方法、及び、テスト回路 - Google Patents
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Abstract
【課題】 半導体トランジスタの高電圧印加試験において、短時間で信頼性不良をスクリーニングする。
【解決手段】
半導体トランジスタのウェハ試験またはパッケージ試験において、信頼性不良を検出するテスト方法であって、被試験トランジスタのゲート端子及びソース端子に夫々所定のゲート電圧及びソース電圧を印加し、ドレイン端子に当該ソース電圧よりも低電圧の初期電圧を印加して、被試験トランジスタをオフ状態に維持する第1工程と、当該第1工程後、被試験トランジスタをオフ状態に維持した状態で、ソース電圧よりも高電圧のストレス電圧をドレイン端子に印加する第2工程と、を有する。
【選択図】 図1
【解決手段】
半導体トランジスタのウェハ試験またはパッケージ試験において、信頼性不良を検出するテスト方法であって、被試験トランジスタのゲート端子及びソース端子に夫々所定のゲート電圧及びソース電圧を印加し、ドレイン端子に当該ソース電圧よりも低電圧の初期電圧を印加して、被試験トランジスタをオフ状態に維持する第1工程と、当該第1工程後、被試験トランジスタをオフ状態に維持した状態で、ソース電圧よりも高電圧のストレス電圧をドレイン端子に印加する第2工程と、を有する。
【選択図】 図1
Description
本発明は、半導体トランジスタのテスト方法に関し、特に、パワーデバイス等の高耐圧仕様の半導体トランジスタの信頼性不良を短時間でスクリーニングするテスト方法に関する。
パワーデバイス等の高電圧の耐圧仕様の半導体回路、特にGaNやSiCなどの化合物半導体を材料とする半導体回路では、オフバイアス状態で高電圧を印加して行う信頼性不良のスクリーニングをいかに効率的に行うかが重要な課題となっている。
一般的なオフバイアス状態での信頼性不良のスクリーニング方法として、ストレス試験やバーンインが行なわれる。しかしながら、GaNやSiCなどの化合物半導体を材料とするパワーデバイスではスクリーニングに数十秒〜数時間の長時間のストレス印加またはバーンインが必要であり、Si(シリコン)を材料とするパワーデバイスのように一秒程度のストレス印加で信頼性不良チップをスクリーニングすることができない。このため、コスト増加の原因となるものの、数十秒〜数時間の長時間のストレス印加またはバーンインによって、信頼性不良のスクリーニングを実施している。
かかるストレス試験やバーンインでは、図11に示すように、被試験トランジシタ10のゲート端子11、ソース端子12、及び、ドレイン端子13に試験装置(電圧供給回路)を接続し、ゲート端子11に印加する電圧を制御することで被試験トランジスタ10をオフ状態(ターンオフ)に設定後、ドレイン端子13に試験電圧(通常、仕様電圧の最大値よりも数百V程度高い電圧。以降「ストレス電圧」と称する)を印加することで信頼性不良を加速させ、スクリーニングを行う。
かかるストレス試験時において、被試験トランジスタのドレイン端子13、ゲート端子11、及び、ソース端子12に印加される電圧の電圧変化の様子を図12に示す。図12に示すように、ソース端子の電圧を基準として、被試験トランジスタが常時オフする電圧をゲート電圧に印加し、この状態で、ドレイン端子にストレス電圧を印加する。
被試験トランジスタが良品であれば、被試験トランジスタはオフ状態に設定されているため、ドレイン端子に流れるリーク電流は室温で数マイクロアンペア、高温(150℃など)でも数十マイクロアンペア〜数ミリアンペアの電流しか流れない。また、ストレス電圧印加後の時間経過に対して急激な電流変化は発生しない。
一方、被試験トランジスタが不良品の場合、破壊するまではドレイン端子のリーク電流は室温で数マイクロアンペア、高温(150℃など)でも数十マイクロアンペア〜数ミリアンペアの電流しか流れない。しかし、不良が発生した瞬間から、ドレイン端子のリーク電流が急増し、ほぼ試験装置の電流レンジがレンジオーバーする制限値まで流れる。
このようにして、ドレイン電流を測定することにより被試験トランジスタの信頼性不良をスクリーニングすることができる。
しかしながら、GaNやSiCなどの化合物半導体を材料とするパワートランジスタでは不良をスクリーニングするためのストレス印加時間が長く、数十秒〜数分、長い場合は数時間もかかるという問題がある。ストレス印加時間(スクリーニング時間)を短縮する方法として、ドレイン電圧をより高電圧に設定して加速試験を行なう方法が、一般的に使用されている。
かかる高電圧印加試験方法としては、例えば特許文献1又は2に記載の方法が挙げられる。
一方で、スクリーニング時間は、実際にドレイン端子に印加される電圧に依存するというよりは、むしろ、より正確には、ドレイン端子に印加される電圧に連動して被試験トランジスタ内部に印加される電界に依存していることが知られている。
これに関連して、印加電圧波形の立ち上がり時間を短くすることで、被試験トランジスタ内部に印加される電界を高くする方法が知られている。
立ち上がり時間を短縮する方法として、テスタDCユニットから直接ドレイン端子に電圧を印加するのではなく、図13に示すように、被試験トランジスタ10の直近に抵抗21とコンデンサ22、及びスイッチ23で構成された電圧印加回路20を取り付け、被試験トランジスタ10と電圧印加回路のコンデンサ22及びテスタDCユニット(ドレイン電圧供給回路)との接続をスイッチ23を介して行うことで、配線などの経路の寄生コンダクタンスや容量成分を低減し、短時間でドレイン電圧を立ち上げる方法が知られている。通常、テスタDCユニットで600〜700Vの電圧を印加する場合、0.5ミリ秒から10ミリ秒で立ち上がるが、上記電圧印加回路を用いることで数十ナノ秒〜数マイクロ秒で立ち上げることが可能となる。
他に、被試験トランジスタ内部に印加される電界が低下する要因として、図12に示すように、ストレス電圧印加時のドレイン端子電圧波形の波形なまりの存在が知られている。
上記の状況を鑑み、本発明は、特にGaNやSiCなどの化合物半導体を材料としたパワーデバイスのストレス印加試験において、短時間で信頼性不良をスクリーニングすることのできるテスト方法、及び、テスト方法を実施するに際して好適なテスト回路の構成を提供することをその目的とする。
上記目的を達成するための本発明に係るテスト方法は、半導体トランジスタのウェハ試験またはパッケージ試験において、信頼性不良を検出するテスト方法であって、
被試験トランジスタのゲート端子及びソース端子に夫々所定のゲート電圧及びソース電圧を印加し、ドレイン端子に前記ソース電圧よりも低電圧の初期電圧を印加して、前記被試験トランジスタをオフ状態に維持する第1工程と、
前記第1工程後、前記被試験トランジスタをオフ状態に維持した状態で、前記ソース電圧よりも高電圧のストレス電圧を前記ドレイン端子に印加する第2工程と、を有することを第1の特徴とする。
被試験トランジスタのゲート端子及びソース端子に夫々所定のゲート電圧及びソース電圧を印加し、ドレイン端子に前記ソース電圧よりも低電圧の初期電圧を印加して、前記被試験トランジスタをオフ状態に維持する第1工程と、
前記第1工程後、前記被試験トランジスタをオフ状態に維持した状態で、前記ソース電圧よりも高電圧のストレス電圧を前記ドレイン端子に印加する第2工程と、を有することを第1の特徴とする。
上記第1の特徴の本発明に係るテスト方法は、更に、
前記ストレス電圧の印加がパルス状で繰り返し行われるように、前記第1工程と前記第2工程を交互に、繰り返して行うことを第2の特徴とする。
前記ストレス電圧の印加がパルス状で繰り返し行われるように、前記第1工程と前記第2工程を交互に、繰り返して行うことを第2の特徴とする。
上記第1又は第2の特徴の本発明に係るテスト方法は、更に、
前記第2工程において、前記被試験トランジスタをオフ状態に維持しながら、ゲート電圧設定を前記第1工程におけるゲート電圧設定から変更する工程を備えることを第3の特徴とする。
前記第2工程において、前記被試験トランジスタをオフ状態に維持しながら、ゲート電圧設定を前記第1工程におけるゲート電圧設定から変更する工程を備えることを第3の特徴とする。
上記第3の特徴の本発明に係るテスト方法は、更に、
前記ドレイン端子に前記ソース電圧よりも少なくとも所定電圧差以上低い電圧が印加されている期間、前記ゲート端子に印加される電圧を、前記ドレイン端子に印加される電圧との差が一定電圧又は一定電圧以下となるように、前記ドレイン電圧の変化に追随して変化させ、
前記ドレイン端子に前記ソース電圧よりも高電圧が印加されている期間、前記ゲート端子に印加される電圧を、前記ソース端子に印加される電圧に対して一定電圧差となるように固定することを第4の特徴とする。
前記ドレイン端子に前記ソース電圧よりも少なくとも所定電圧差以上低い電圧が印加されている期間、前記ゲート端子に印加される電圧を、前記ドレイン端子に印加される電圧との差が一定電圧又は一定電圧以下となるように、前記ドレイン電圧の変化に追随して変化させ、
前記ドレイン端子に前記ソース電圧よりも高電圧が印加されている期間、前記ゲート端子に印加される電圧を、前記ソース端子に印加される電圧に対して一定電圧差となるように固定することを第4の特徴とする。
上記目的を達成するための本発明に係るテスト回路は、
上記第3又は第4の本発明に係るテスト方法において用いられるテスト回路であり、前記被試験トランジスタの前記ゲート端子と接続し、前記ゲート電圧設定を変更するためのゲート電圧選択回路を備えることを第1の特徴とする。
上記第3又は第4の本発明に係るテスト方法において用いられるテスト回路であり、前記被試験トランジスタの前記ゲート端子と接続し、前記ゲート電圧設定を変更するためのゲート電圧選択回路を備えることを第1の特徴とする。
上記第1の特徴の本発明に係るテスト回路は、好ましくは、
前記ゲート電圧選択回路に接続し、前記第2工程において、前記ゲート電圧選択回路を介して前記ゲート端子に電圧を供給するゲート電圧供給回路と、
前記ドレイン端子に接続し、前記ドレイン端子に前記初期電圧及び前記ストレス電圧を供給するドレイン電圧供給回路を備えてなる。
前記ゲート電圧選択回路に接続し、前記第2工程において、前記ゲート電圧選択回路を介して前記ゲート端子に電圧を供給するゲート電圧供給回路と、
前記ドレイン端子に接続し、前記ドレイン端子に前記初期電圧及び前記ストレス電圧を供給するドレイン電圧供給回路を備えてなる。
上記第1の特徴の本発明に係るテスト回路は、好ましくは、
前記ゲート電圧選択回路が、
アノードが前記ゲート端子に接続し、カソードが前記ドレイン端子に接続するダイオードと、一方端が前記ダイオードの前記アノードに接続し、他方端が前記ゲート端子に電圧を供給するゲート電圧供給回路に接続する抵抗を備えてなる。
前記ゲート電圧選択回路が、
アノードが前記ゲート端子に接続し、カソードが前記ドレイン端子に接続するダイオードと、一方端が前記ダイオードの前記アノードに接続し、他方端が前記ゲート端子に電圧を供給するゲート電圧供給回路に接続する抵抗を備えてなる。
上記第1の特徴の本発明に係るテスト回路は、好ましくは、
前記ゲート電圧選択回路が、
前記ドレイン端子の電圧を所定値と比較する比較器と、前記比較器による比較結果に基づき、前記ゲート端子の接続先を、前記ゲート端子が前記ドレイン端子と接続するか、又は、前記ゲート端子がゲート端子に電圧を供給するゲート電圧供給回路と接続するかの間で切り替えるスイッチを備えてなる。
前記ゲート電圧選択回路が、
前記ドレイン端子の電圧を所定値と比較する比較器と、前記比較器による比較結果に基づき、前記ゲート端子の接続先を、前記ゲート端子が前記ドレイン端子と接続するか、又は、前記ゲート端子がゲート端子に電圧を供給するゲート電圧供給回路と接続するかの間で切り替えるスイッチを備えてなる。
本発明に依れば、ドレイン端子にソース電圧より低電圧を印加した後で、ソース電圧より高電圧のストレス電圧を印加する。これにより、ドレイン端子に印加される電圧は、初期電圧からストレス電圧へと立ち上がる。
被試験トランジスタへの実質的なストレス印加は、ドレイン端子に印加される電圧がソース電圧と一致する時点から開始されるが、このとき、ストレス試験の開始時点でストレス電圧の波形は既に立ち上がりの途中であるため、印加される電界は波形なまりの影響を受けない。この結果、被試験トランジスタに高電界を印加することができるため、簡単な方法で、スクリーニング時間の短縮が可能となる。
以下に、本発明の係る信頼性不良のテスト方法及びテスト回路の実施形態につき、図面を参照して詳細に説明する。
本発明の一実施形態に係る信頼性不良のテスト方法(以降、適宜「本発明方法1」と称する)の構成例を図1のフローチャートに示す。本発明方法1は、特に、GaNやSiCなどの化合物半導体を材料としたパワートランジスタの信頼性不良のスクリーニング方法を想定している。しかしながら、本発明方法1は、これに限られるものではない。また、本発明方法1は、上記図1のフローチャートで示される方法に限定されるものではない。
図2に、本発明方法1を適用する場合の被試験トランジスタとテスト回路との接続の様子を示す。図3に、本発明方法1において、図2の被試験トランジスタ10のドレイン端子13、ゲート端子11、及び、ソース端子12に印加される電圧の波形変化の様子を示すタイミングチャートを示す。
本発明方法1では、まず、図2に示すように、被試験トランジスタ10のゲート端子11、ソース端子12、ドレイン端子13の夫々を各端子用の試験装置(電圧供給回路)30a〜30cに接続する(ステップS100)。このとき、ゲート端子11とゲート端子用の試験装置(ゲート電圧供給回路30a)との接続は、後述するゲート電圧選択回路31を挿入して行うことが好ましい。ドレイン電圧供給回路30cは、後述の初期電圧及びストレス電圧を供給する。ここで、図13に示す電圧印加回路20を、ドレイン端子13とドレイン電圧供給回路30cの間に挿入し、接続するのも好適である。この場合、ストレス電圧(高電圧)は電圧印加回路20を介してドレイン端子13に供給され、初期電圧を含む他の低電圧は電圧印加回路20を介さずにドレイン端子13に供給され、ドレイン端子13に供給する電圧を切り替え可能になっている。
そして、時刻T1において、被試験トランジスタ10のドレイン端子13、ゲート端子11、ソース端子12に夫々所定の電圧を印加し、被試験トランジスタ10をオフ状態に設定する。
このとき、時刻T1から所定の期間(数十ミリ秒以下)経過するまで、ドレイン端子13には、ソース端子12の印加電圧(ここでは、0V(GND))よりも低電圧の初期電圧(例えば、−10V)を印加する(ステップS101)。ここで、ドレイン端子13に初期電圧を印加している間は、被試験トランジスタ10がターンオンしないように、ゲート端子11にもソース端子12の印加電圧よりも低電圧を印加しておく必要がある。本実施形態では、例として、ゲート端子11にドレイン端子13と同じ電圧−10Vを印加している。なお、上記は被試験トランジスタ10の閾値電圧が4Vの場合の例である。
その後、ドレイン端子13にソース電圧よりも高電圧のストレス電圧の印加を開始する(ステップS103)。そして、所定期間、高電圧の印加を維持する。図13に示す電圧印加回路20を用いる場合、ストレス電圧の印加前はスイッチ23をオフ状態でコンデンサ22をストレス電圧で予め充電しておき、その後、スイッチ23をオンして、コンデンサ22を介したドレイン端子13へのストレス電圧の印加を開始する。このとき、被試験トランジスタ10はオフ状態を維持するように、ゲート電圧設定を適宜変更しておく(ステップS102)。図2の例では、ゲート端子11に印加される電圧をソース端子12の電圧と同じ固定電圧0Vに変更している。これにより、ドレイン端子13の印加電圧は、初期電圧(−10V)からストレス電圧(600〜800V)へと立ち上がる。ここで、ドレイン端子13の印加電圧は、ストレス電圧印加の開始初期(図3のTR)において波形なまりを有した状態で徐々に立ち上がるが、その後は、一定の傾きで立ち上がる。
ストレス電圧の印加開始から短時間が経過後、時刻T2において、ドレイン端子13の印加電圧がソース端子12の印加電圧(0V)よりも高電圧となり、実質的な高電圧印加試験が開始される。このとき、時刻T2では、ドレイン端子13の電圧は初期電圧からストレス電圧へ一定の傾きで立ち上がっている途中である。換言すると、ドレイン端子13に予めソース端子12より低い初期電圧を印加しておくことにより、ストレス電圧の立ち上がりのなまりが発生する時期が、高電圧印加試験の開始時点よりも先に前倒しされている。この結果、被試験トランジスタ10内部に印加される電界は、印加電圧波形のなまりの影響を受けない。
これにより、被試験トランジスタ10に高電界を印加することができる。この結果、信頼性不良の原因となる被試験トランジスタ内部に発生している欠陥或いは異常は、より高電界が印加されることで不良が加速され、スクリーニング時間の短縮が可能となる。
ステップS102におけるストレス電圧印加時のゲート電圧設定は、被試験トランジスタ10がオフ状態を維持するような設定であればよく、ステップS101においてゲート端子に印加した電圧と同電圧(−10V)を、ステップS103においてもゲート端子に印加し続けていても構わない。この場合の被試験トランジスタ10のドレイン端子13、ゲート端子11、及び、ソース端子12に印加される電圧の波形変化の様子を示すタイミングチャートを図4に示す。
しかしながら、図4に示す電圧変化の場合、高電圧印加試験時には、ゲート端子11には、ソース端子12の電圧、及び、ドレイン端子13の電圧の双方よりも低い負電圧が印加されることとなる。ゲート端子の印加電圧を本来の値(ここでは、ドレイン及びソースの何れか低い方の電圧と同じ電圧)よりも必要以上に低く設定することで、ゲートにホール又はキャリアトラップが発生し、閾値電圧等に特性変動が発生する虞がある。
これを避けるため、図3に示すタイミングチャートでは、ストレス電圧の印加時(ステップS103)において、初期電圧の印加時(ステップS101)からゲート電圧設定を変更し、ゲート端子11に必要以上に低い電圧が印加されないようにして、特性変動の発生を防止している。具体的には、ドレイン端子13の電圧がソース端子12よりも所定電圧差以上低い期間(時刻T1からT2まで)はゲート端子11の電圧をドレイン端子の電圧に追随して変化させる。一方、ストレス電圧を印加中である、ドレイン端子13の電圧がソース端子12よりも高い期間(時刻T2以降)では、ゲート端子11の電圧をソース端子12の電圧に追随させる(つまり、固定電圧を印加する)ことにして、試験中に特性変動を発生させないようにしている。なお、かかるゲート電圧の変更は、ゲート端子11とゲート電圧供給回路30aの間にゲート電圧選択回路31を接続することにより、自動的に行うことができる。
図5に、図3のタイミングチャートに従って被試験トランジスタの各端子に電圧を印加した場合(破線)と、図12に示す従来方法に従って電圧を印加した場合(実線)に、被試験トランジスタ10のドレイン端子13の電圧の時間変化、及び、被試験トランジスタ10内部に印加される電界の時間変化の様子を示す。印加電界は、ストレス電圧の印加に伴って上昇し、あるピーク電界値に達した後、ストレス電圧値により定まる一定の電界値に向かって減少、収束するといった挙動を示す。ここで、ピーク電界値は、図3のタイミングチャートによる破線の方が、従来方法(図12)による実線よりも高くなっている。
図5の時刻T3〜時刻T5の間の期間において、本実施形態のテスト方法を用いて印加される電界は、従来方法を用いて印加される電界の最高値E1よりも高電界となる。そして、時刻T3〜時刻T5の間の時刻T4において、本実施形態のテスト方法を用いて印加される電界は、E1よりも高い最高値E2をとる。
したがって、本発明のテスト方法によって、図5に示すΔE(=E2−E1)だけ、従来方法よりも高電界を印加することができる。
図5に示すように、被試験トランジスタ10に印加される電界は、時刻T4で最高値をとるが、その後は減少し、ストレス電圧値により定まる一定値へ収束するだけである。したがって、高電界が印加される期間を増やすために、ストレス電圧の印加は短パルスを繰り返し印加して行うことが好ましい。図6に、ストレス電圧の印加を短いパルス状で繰り返し行う場合の、被試験トランジスタ10の各端子に印加される電圧の波形変化を示す。
図6は、図1のステップS101とステップS103を交互に繰り返し行い、且つ、ステップS103におけるストレス電圧の印加時間を図2よりも短期間としたものである。ストレス電圧の印加時間は、図5における時刻T4を超える程度長ければ(つまり、電界が降下を始める時点まで電圧印加を継続すれば)、従来方法よりも高電界を印加することができ、本発明の効果が得られる。より好ましくは、図5における時刻T5を超える程度に長ければよい。
図5から分かるように、ストレス電圧の印加を開始すると、ストレス電圧が最大電圧に立ち上がった辺りで被試験トランジスタ10に印加される電界は既に最高値に達しており、立ち上がり後更に当該立ち上がり期間程度の時間が経過すると、被試験トランジスタに印加される電界は殆ど一定値に収束してしまっている。したがって、パルス状のストレス電圧のパルス幅は、少なくとも立ち上がり期間の2倍以上、より好ましくは立ち上がり期間の3倍程度以上あればよい。なお、ここでのストレス電圧のパルス幅には、パルスの立ち上がり、立ち下がり期間を含めるものとする。したがって、パルス幅を立ち上がり期間の2倍とした場合、ストレス電圧のパルス形状は略三角波となる。具体的には、従来の試験装置(ドレイン電圧供給回路30c)を用いて、ストレス電圧パルスの立ち上がりに100ナノ秒必要とする場合、ストレス電圧のパルス幅は、立ち上がり及び立ち下がり期間を含め最短で200ナノ秒あれば足りるが、300ナノ秒以上がより好ましい。
このようにして、ストレス電圧パルスを繰り返し印加することにより、従来方法と比較して、被試験トランジスタ10にストレスが印加されていない期間(図6のドレイン端子電圧が負電圧の期間:T1〜T2)が余分に必要となるが、より高電界が印加される期間(図5の時刻T3〜T5に相当する期間)をかせぐことができるため、結果としてスクリーニング時間は短縮され、効率的にスクリーニングを行うことが可能となる。
以下において、図1のゲート電圧選択回路31の具体的な構成例について説明する。図7は、ゲート電圧選択回路の構成の一例を示す回路図であり、被試験トランジスタ10とゲート電圧選択回路31を含むテスト回路との接続の様子を示している。
図7において、被試験トランジスタ10のゲート端子11とゲート電圧供給回路30aの間に、ゲート電圧選択回路31が挿入されている。ゲート電圧選択回路31は、被試験トランジスタ10のゲート端子11と接続する端子(ノード)NA、ドレイン端子13と接続する端子(ノード)NB、ゲート電圧供給回路30aと接続する端子(ノード)NCを有する。ゲート電圧選択回路31は、比較器32、インバータ33、スイッチSW1、SW2を備えてなる。
比較器32の非反転入力端子は所定の固定電圧と接続し、比較器32の反転入力端子は端子NBを介して、被試験トランジスタ10のドレイン端子13と接続する。非反転入力端子に入力される固定電圧は、試験時においてソース端子12に印加する電圧と同電圧か、同程度の電圧とする。比較器の出力端子は、インバータ33を介してスイッチSW1の制御端子と接続し、スイッチSW2の制御端子と直接接続している。これにより、比較器32は、ドレイン端子13の電圧を固定電圧と比較し、比較結果をスイッチSW1、SW2の制御端子に夫々入力する。スイッチSW1の制御端子と比較器32の出力端子の間にはインバータ33が挿入されているため、スイッチSW1、SW2のうち、一方のスイッチがオンのとき、他方のスイッチはオフとなる。スイッチSW1、SW2は、本実施形態では、各制御端子に高レベルの信号が印加されているときオンし、低レベルの信号が印加されているときオフする。
スイッチSW1、SW2の一端は、共に端子NAを介してゲート端子11と接続しているが、スイッチSW1の他端は、端子NCを介してゲート電圧供給回路と接続し、スイッチSW2の他端は、端子NBを介してドレイン端子と接続している。これにより、スイッチは、比較器32の出力結果に応じて端子NAの接続先を端子NBと端子NCの間で切り替え、ゲート端子11に印加される電圧として、ゲート電圧供給回路30aの電圧を印加するか、ドレイン端子13の電圧を供給するかを切り替える。
図8に、図7のテスト回路構成を用いた場合に、被試験トランジスタ10の各端子、及び、比較器32の出力端子に印加される電圧の波形変化を示すタイミングチャートを示す。時刻T1〜T2において、ドレイン端子13にソース端子12に対して負電圧が印加されているとき、比較器32の出力は高レベルとなり、スイッチSW1がオフ、スイッチSW2がオンして、ゲート端子11にはドレイン端子13の電圧が印加される。したがって、ゲート端子11の電圧は、ドレイン端子13との電圧差が一定(ここでは、ドレイン端子13と同電圧)となるように、ドレイン端子13の電圧に追随して変化する。一方で、ストレス電圧の印加後、時刻T2以降では、比較器32の出力は低レベルとなり、スイッチSW1がオン、スイッチSW2がオンして、ゲート端子11にはゲート電圧供給回路30aの供給電圧が印加される。ゲート電圧供給回路30aは、ソース端子12と同電位を供給する。
図9にゲート電圧選択回路31の他の構成例を示す。図9に示すゲート電圧選択回路31bは、被試験トランジスタ10のゲート端子11と接続する端子(ノード)NA、ドレイン端子13と接続する端子(ノード)NB、ゲート電圧供給回路30aと接続する端子(ノード)NCを有する。ゲート電圧選択回路31bは、ダイオード34、及び、抵抗35を備えてなる。
ダイオード34のアノードは端子NAを介して被試験トランジスタ10のゲート端子11と接続し、ダイオード34のカソードは端子NBを介して被試験トランジスタ10のドレイン端子13と接続している。また、抵抗35の一端はダイオード34のアノードと接続し、その他端は端子NCを介してゲート電圧供給回路30aと接続している。ゲート電圧供給回路30aは、ドレイン端子13の電圧に依らず、常にソース端子12と同電位の固定電圧を供給する。ダイオード34は、その耐圧(逆方向電圧)が試験時にドレイン端子に印加するストレス電圧より高いものを用いる。
図10に、図9のテスト回路構成を用いた場合に、被試験トランジスタの各端子、及び、ゲート電圧供給回路30aが供給する電圧の波形変化を示すタイミングチャートを示す。時刻T1において、ドレイン電圧供給回路30cからドレイン端子13に初期電圧の印加を開始後、ドレイン端子13の電圧がソース端子12に対してダイオード34の順方向電圧(ここでは、0.7V)以上の電圧差で低くなると、ダイオード34が導通し、ゲート電圧供給回路30aから、抵抗35、ダイオード34を経由してドレイン電圧供給回路30cに向かって電流が流れる。このときの電流量及びダイオード34に分圧される電圧は、抵抗35の抵抗値、及び、ダイオード34のオン抵抗により決まる。そして、ゲート端子11には、ドレイン端子13の電圧よりもダイオード34に分圧される電圧分だけ高い電圧が印加される。
この結果、ドレイン端子13にソース端子12の電圧よりも少なくともダイオード34の順方向電圧以上低い電圧が印加されている期間中は、ドレイン端子13の電圧変化に追随してゲート端子11の電圧が変化する。ゲート端子11の電圧は、ドレイン端子13の電圧との差が、ドレイン端子13に印加する初期電圧、抵抗35、及び、ダイオード34のオン抵抗により定まる一定電圧以下となるように制御される。
抵抗35の抵抗値が、ダイオード34のオン抵抗よりも十分高ければ、ダイオード34には、ほぼ順方向電圧に相当する電圧しか印加されず、残りの全ての電圧が抵抗35に分圧される。この場合、ゲート端子11には、ドレイン端子13よりも当該順方向電圧だけ高い電圧が、ドレイン端子13の電圧変化に追随して印加されることとなる。
その後、ドレイン電圧供給回路30cからドレイン端子13にストレス電圧が印加され、時刻T2以降において、ドレイン端子13の電圧がソース端子12よりも高電圧となると、ダイオード34が非導通となる。ダイオード34、及び抵抗35に流れる電流量及び印加電圧は、抵抗35の抵抗値、及び、ダイオード34の非導通時の抵抗(逆方向リーク電流の大きさ)により決まる。逆方向リーク電流が小さい場合、つまり、ダイオード34の非導通時の抵抗が抵抗35の抵抗値よりも十分高い場合には、ゲート端子11にはゲート電圧供給回路30aの供給電圧(ソース端子12の電圧と同じ)が印加されることとなる。
したがって、抵抗35の抵抗値は、ダイオード34に順方向電圧を印加したときの導通時のオン抵抗よりも十分高く、且つ、逆方向電圧を印加したときの非導通時の抵抗よりも十分低い値に設定するとよい。
上記図7〜図10に示すゲート電圧選択回路31(31b)の構成により、簡便な回路構成で、ゲート端子11に印加される電圧がソース端子12及びドレイン端子13の電圧の双方に対して必要以上に低い負電圧となることを防止でき、高電圧印加試験中の閾値電圧等の特性変動の発生を防止することができる。
なお、上記実施形態では、ドレイン端子13の印加電圧がソース端子12の電圧よりも高いとき、ソース端子12の印加電圧と同電圧が、ゲート電圧供給回路30aからゲート端子11に印加される構成となっている。しかしながら、本発明はこれに限られるものではなく、被試験トランジスタの閾値電圧に応じて、被試験トランジスタをオフできる最適なゲート‐ソース間の電圧差を設定し、かかる設定に基づき、ストレス電圧の印加時にゲート端子11に印加すべき電圧をゲート電圧供給回路30aから供給するものとしてよい。
また、上記ゲート電圧選択回路31(31b)は、ドレイン端子13の電圧を取得するための端子NBを有し、ドレイン端子13の電圧変化に伴って自動的にゲート電圧設定が変更される構成となっている。しかしながら、ストレス電圧の印加開始と同じタイミング、同じ立ち上がりでゲート端子11への印加電圧を変更することも可能であり、ゲート電圧選択回路の構成としては、上記の端子NBを有する回路構成に限られるものではない。また、ゲート電圧供給回路30aが、かかるゲート電圧設定を変更する機能を有していてもよい。
以上、本発明に係る信頼性不良のテスト方法に依れば、ドレイン端子13にソース端子12の印加電圧より低電圧の初期電圧を印加した後で、高電圧のストレス電圧を印加することにより、ドレイン端子に印加される電圧は、初期電圧からストレス電圧へと立ち上がる。被試験トランジスタへの実質的なストレス印加は、ドレイン端子に印加される電圧がソース電圧と一致する時点から開始されるが、このとき、ストレス試験の開始時点でストレス電圧の波形は既に立ち上がりの途中であるため、印加される電界は波形なまりの影響を受けない。この結果、被試験トランジスタに高電界を印加することができるため、簡単な方法で、スクリーニング時間を短縮できる。
また、ストレス電圧をパルス状で繰り返して印加することにより、従来技術よりも高電界が印加される期間をかせぐことができるため、結果としてスクリーニング時間は短縮され、効率的にスクリーニングを行うことができる。
さらに、初期電圧を印加する場合とストレス電圧を印加する場合とでゲート電圧設定を変更することで、ゲート端子11にソース端子12及びドレイン端子13の電圧の双方よりも必要以上に低い負電圧が印加されることを防いで、高電圧印加試験中の閾値電圧等の特性変動の発生を防止することができる。このゲート電圧設定の変更は、簡便なゲート電圧選択回路をゲート端子11とゲート電圧供給回路の間に接続することで、自動的に行うことができる。
また、本発明に係るテスト回路に依れば、上記本発明のテスト方法を行うに際して、ゲート電圧設定を変更するゲート電圧選択回路を備えた構成であり、高電圧印加試験を、スクリーニング時間を短縮しつつ、且つ、閾値電圧等の特性変動が発生しないようにして実施することが可能となる。
本発明は、半導体デバイスのテスト方法としての利用が可能であり、特に、化合物半導体を材料としたパワーデバイス等、高耐圧仕様の半導体トランジスタの信頼性テスト方法として好適に利用可能である。
1: 本発明の一実施形態に係るテスト方法(本発明方法)
10: 被試験トランジスタ
11: ゲート端子
12: ソース端子
13: ドレイン端子
20: 電圧印加回路
21: 抵抗
22: コンデンサ
23: スイッチ
30a〜30c: 試験装置(電圧供給回路)
31、31b: ゲート電圧選択回路
32: 比較器
33: インバータ
34: ダイオード
35: 抵抗
NA、NB、NC: ゲート電圧選択回路の端子
SW1、SW2: スイッチ
10: 被試験トランジスタ
11: ゲート端子
12: ソース端子
13: ドレイン端子
20: 電圧印加回路
21: 抵抗
22: コンデンサ
23: スイッチ
30a〜30c: 試験装置(電圧供給回路)
31、31b: ゲート電圧選択回路
32: 比較器
33: インバータ
34: ダイオード
35: 抵抗
NA、NB、NC: ゲート電圧選択回路の端子
SW1、SW2: スイッチ
Claims (5)
- 半導体トランジスタのウェハ試験またはパッケージ試験において、信頼性不良を検出するテスト方法であって、
被試験トランジスタのゲート端子及びソース端子に夫々所定のゲート電圧及びソース電圧を印加し、ドレイン端子に前記ソース電圧よりも低電圧の初期電圧を印加して、前記被試験トランジスタをオフ状態に維持する第1工程と、
前記第1工程後、前記被試験トランジスタをオフ状態に維持した状態で、前記ソース電圧よりも高電圧のストレス電圧を前記ドレイン端子に印加する第2工程と、を有することを特徴とするテスト方法。 - 前記ストレス電圧の印加がパルス状で繰り返し行われるように、前記第1工程と前記第2工程を交互に、繰り返して行うことを特徴とする請求項1に記載のテスト方法。
- 前記第2工程において、前記被試験トランジスタをオフ状態に維持しながら、ゲート電圧設定を前記第1工程におけるゲート電圧設定から変更する工程を備えることを特徴とする請求項1又は2に記載のテスト方法。
- 前記ドレイン端子に前記ソース電圧よりも少なくとも所定電圧差以上低い電圧が印加されている期間、前記ゲート端子に印加される電圧を、前記ドレイン端子に印加される電圧との差が一定電圧又は一定電圧以下となるように、前記ドレイン電圧の変化に追随して変化させ、
前記ドレイン端子に前記ソース電圧よりも高電圧が印加されている期間、前記ゲート端子に印加される電圧を、前記ソース端子に印加される電圧に対して一定電圧差となるように固定することを特徴とする請求項3に記載のテスト方法。 - 請求項3又は4に記載のテスト方法において用いられるテスト回路であって、
前記被試験トランジスタの前記ゲート端子と接続し、前記ゲート電圧設定を変更するためのゲート電圧選択回路を備えることを特徴とするテスト回路。
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JP2013212980A JP2015075432A (ja) | 2013-10-10 | 2013-10-10 | 半導体トランジスタのテスト方法、及び、テスト回路 |
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Cited By (3)
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CN105467290A (zh) * | 2015-11-23 | 2016-04-06 | 上海卫星装备研究所 | 宇航级vmos管功能性完好的测试方法 |
JP2019216202A (ja) * | 2018-06-14 | 2019-12-19 | 株式会社 日立パワーデバイス | 炭化ケイ素半導体装置の製造方法および炭化ケイ素半導体検査装置 |
CN112986779A (zh) * | 2021-02-08 | 2021-06-18 | 厦门市三安集成电路有限公司 | 一种氮化镓器件可靠性测试装置及测试方法 |
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2013
- 2013-10-10 JP JP2013212980A patent/JP2015075432A/ja active Pending
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