JP4953716B2 - 半導体集積回路およびその関連技術 - Google Patents

Description

本発明は半導体集積回路にかかわり、特に微細化において顕著となる複数のＭＯＳＦＥＴ間にランダムに発生するプロセスばらつきによる影響を抑制するための技術に関する。

近年、半導体集積回路装置の製造に対する微細プロセスの進化に伴い、ＭＯＳＦＥＴのチャネル長が０．１μｍオーダー以下のプロセスで製造されるようになってきた。このようなプロセスの微細化に伴い、温度および製造（プロセスばらつき）に起因するばらつきが顕著となり、以下のような報告がなされている。

ばらつきを抑制する技術として、Ｐ型およびＮ型のＭＯＳＦＥＴのソース−ドレイン間電流を基板電圧によって一定に制御する方法がある（例えば特許文献１参照）。この方法によれば、ＭＯＳＦＥＴのドレイン電流（特に、サブシュレッショルド領域または飽和領域の任意のゲート電圧値におけるドレイン電流）が、温度依存性やプロセスばらつき依存性がないように制御でき、動作安定性の向上を図ることができる。
特開２００４−１６５６４９号公報

しかし、特許文献１の技術では、微細化に伴い複数のＭＯＳＦＥＴ間でランダムに発生するプロセスばらつき（ランダムばらつき）が顕著となり、その影響を抑制することが困難になる。

例えば、動作周波数を決定するパスにおいて、ランダムばらつきにより遅延時間が増大し、セットアップエラーが発生する。また、フリップフロップのホールド制約が厳しいパスにおいて、ランダムばらつきにより遅延時間が減少し、ホールドエラーが発生する。このような場合、特許文献１の方法では両方のエラーを同時に回避することが不可能である。

本発明は、このような事情に鑑みて創作したものであり、ランダムばらつきが発生した場合においても動作安定性の向上を実現することを目的としている。

本発明は、上記の課題を解決するために次のような手段を講じる。

［１］本発明による半導体集積回路は、１つ以上のフリップフロップ回路と、前記フリップフロップ回路に接続された１つ以上の組み合わせ回路と、前記フリップフロップ回路にクロックを供給する１つ以上のクロックバッファと、前記フリップフロップ回路と前記組み合わせ回路の遅延時間を互いに独立に制御可能な制御回路とを備えているものである。

この構成によれば、ＭＯＳＦＥＴのランダムばらつきのために遅延時間が局所的に短くなったり長くなったりした場合においても、フリップフロップ回路と組み合わせ回路の遅延時間を独立に制御することにより、そのランダムばらつきに対する影響を抑制することが可能となる。よって、半導体集積回路の動作安定性の向上が図られる。

［２］上記の構成において、前記フリップフロップ回路と前記組み合わせ回路は、動作周波数に対して十分に低い周波数にて動作されたときに期待値の違反が発生した場合に、前記フリップフロップ回路の遅延時間が長くなるよう制御するという態様がある。これにより、要望の動作周波数に対して十分に低い周波数におけるエラーすなわちホールドエラーが発生した場合において、フリップフロップ回路の遅延時間を調整することにより、ホールドエラーを回避することが可能となる。

［３］上記の構成において、前記フリップフロップ回路と前記組み合わせ回路は、動作周波数にて動作されたときに期待値の違反が発生した場合に、前記組み合わせ回路の遅延時間が短くなるよう制御するという態様がある。これにより、要望の動作周波数におけるエラーすなわちセットアップエラーが発生した場合において、組み合わせ回路の遅延時間を調整することにより、セットアップエラーを回避することが可能となる。

［４］上記の構成における前記制御回路は、基板電圧制御によって遅延時間を制御するという態様がある。これにより、エラーが発生している回路の遅延時間を適正な値に制御することが可能となる。

［５］上記の構成における前記制御回路は、電源電圧制御によって遅延時間を制御するという態様がある。これにより、エラーが発生している回路の遅延時間を適正な値に制御することが可能となる。

［６］上記の構成において、第１のロウおよび第２のロウおよび第３のロウを含む複数のロウに対して、前記第１のロウには前記フリップフロップ回路を有し、前記第２のロウには前記組み合わせ回路を有し、前記第３のロウには前記クロックバッファを有するという態様がある。これにより、電源配線および基板配線を最適に配線することにより、抵抗値の低下および配線リソースの最小化が可能となる。

［７］上記の構成において、さらに、温度変化を検知し、温度変化量に応じて前記制御回路を調整する温度検出回路を備えているという態様がある。これにより、動作中において、温度変動に応じて最適な遅延時間に制御することが可能となる。

［８］上記の構成において、さらに、電圧変化を検知し、電圧変化量に応じて前記制御回路を調整する電圧検出回路を備えているという態様がある。これにより、動作中において、電圧変化に応じて最適な遅延時間に制御することが可能となる。

［９］上記の構成において、さらに、電流量の変化を検知し、電流量が一定になるように前記制御回路を調整するモニタ回路を備えているという態様がある。この構成によれば、動作中において、電流量をモニタすることにより、最適な遅延時間に制御することが可能となる。

［１０］上記の構成において、さらに、遅延時間の変化を検知し、遅延時間が一定になるように前記制御回路を調整するレプリカ回路を備えているという態様がある。この構成によれば、動作中において、レプリカ回路での遅延時間の変化に応じて最適な遅延時間に制御することが可能となる。

［１１］上記の構成において、さらに、前記フリップフロップ回路が停止動作となる場合において、前記フリップフロップ回路に対し負の基板電圧を印加するよう前記制御回路を制御する停止信号発生回路を備えているという態様がある。これにより、フリップフロップ回路の値を保持したまま、低消費電力化が可能となる。

［１２］上記の構成において、さらに、前記組み合わせ回路および前記クロックバッファが停止動作となる場合において、前記組み合わせ回路および前記クロックバッファの電源電圧に対し接地電位を印加するよう制御する停止信号発生回路を備えているという態様がある。これにより、動作停止状態において低消費電力化が可能となる。

以上のように本発明によれば、フリップフロップ回路と組み合わせ回路の遅延時間を独立に制御することにより、ＭＯＳＦＥＴのランダムばらつきのために遅延時間が局所的に短くなったり長くなったりした場合においても、そのランダムばらつきに対する影響を抑制することが可能となる。よって、半導体集積回路の動作安定性の向上を実現することができる。

具体的には、フリップフロップ回路の遅延時間を調整することにより、ホールドエラーを回避することが可能となる。また、組み合わせ回路の遅延時間を調整することにより、セットアップエラーを回避することが可能となる。

以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路の構成を示すブロック図である。

図１に示すように、半導体集積回路は、回路ブロック１とフリップフロップ制御回路２と組み合わせ回路制御回路３とクロックバッファ制御回路４と期待値比較回路６とを具備している。回路ブロック１は、データ入力端子Ｄinとデータ出力端子Ｄouta，Ｄoutbとクロック入力端子ＣＫとクロックを分配するクロックバッファＣＢａ，ＣＢｂ，ＣＢｃと値を保持する順序回路であるフリップフロップ回路ＦＦａ，ＦＦｂ，ＦＦｃとＡＮＤやＯＲなどの論理ゲートである組み合わせ回路５とを具備している。フリップフロップ制御回路２は、フリップフロップ回路ＦＦａ，ＦＦｂ，ＦＦｃの電源電圧および基板電圧を制御する。組み合わせ回路制御回路３は、組み合わせ回路５の電源電圧および基板電圧を制御する。クロックバッファ制御回路４は、クロックバッファＣＢａ，ＣＢｂ，ＣＢｃの電源電圧および基板電圧を制御する。なお、データ入力端子、データ出力端子の個数は任意である。

フリップフロップ回路ＦＦａ，ＦＦｂ，ＦＦｃは、クロックの立ち上がりエッジにて制御される回路であり、クロックの立ち上がりエッジより一定時間後に出力信号が変化するときの遅延時間をＣＫＱ遅延時間と定義する。さらに、正常動作を実現するためには、クロックの立ち上がりタイミングの前および後において一定時間値を確定しておく必要がある。このクロックの立ち上がりタイミングの前に確定しておくべき時間の最短時間をセットアップ制約値とし、クロックの立ち上がりタイミングの後に確定しておくべき時間の最短時間をホールド制約値と定義する。

このフリップフロップ回路ＦＦａ，ＦＦｂ，ＦＦｃは、負の基板電圧（バックバイアス）を印加した場合に比べ、正の基板電圧（フォワードバイアス）を印加した場合には、基板電圧が正方向に大きくなればなるほど、ＣＫＱ遅延時間は短くなり、セットアップ制約値、ホールド制約値も小さくなる。

なお、クロックの立ち上がりエッジにて制御されるフリップフロップ回路に代えて、クロックの立ち下がりエッジにて制御されるフリップフロップを用いることもできる。

また、組み合わせ回路５は、負の基板電圧（バックバイアス）を印加した場合に比べ、正の基板電圧（フォワードバイアス）を印加した場合には、基板電圧が正方向に大きくなればなるほど、入力が変化した後、出力が変化するまでの遅延時間は短くなる。フリップフロップ制御回路２、組み合わせ回路制御回路３、クロックバッファ制御回路４は、内部に不揮発メモリ等をもち、そのメモリに格納された情報を基に基板電圧を決定し、供給する回路である。なお、このメモリは内部ではなく、回路ブロック外部に配置される構成でもよい。

期待値比較回路６は、データ入力端子Ｄinにデータを出力し、データ出力端子Ｄouta，Ｄoutbよりデータ入力して、その回路の動作が正常であるかを判定する回路である。なお、期待値比較回路６は半導体集積回路内に配置されているが、外部に配置される構成でもよい。

次に、フリップフロップ制御回路２および組み合わせ回路制御回路３の制御電圧を決定する方法について説明する。この制御電圧の決定は、製造工程が完了した後の半導体集積回路に対して出荷検査を行う際に実行することが望ましい。

（ａ）電源電圧の最適化
図２は、図１の構成の半導体集積回路においてフリップフロップ制御回路２および組み合わせ回路制御回路３にて供給する電源電圧を決定するフローチャートである。

（１）ホールドエラー回避のためのフリップフロップ制御回路２の電源電圧の最適化
まずステップＳ１１において、フリップフロップ制御回路２、組み合わせ回路制御回路３およびクロックバッファ制御回路４より出力する電源電圧を使用プロセス固有の標準値に設定し、基板電圧をゼロの基板電圧すなわち電源電圧と同一の電圧を出力するよう制御する。

次いでステップＳ１２において、この状態においてホールドエラーを検出するために、回路ブロック１の要望される動作周波数に対して低い周波数にて動作を行い、期待値比較回路６にて期待値比較を行う。動作が期待値どおりでなければ、ステップＳ１３に進んで、フリップフロップ制御回路２の電源電圧を負方向に一定値だけ変化させ、動作が期待値どおりであれば、ステップＳ１４に進んで、フリップフロップ制御回路２の電源電圧を正方向に一定値だけ変化させる。このように再設定した電源電圧において再度、期待値比較を行う。

次いでステップＳ１５において、電圧の変動幅が規定値以下になるかを判断する。電圧の変動幅が規定値以下になっていなければ、次いでステップＳ１６において、電源電圧の変動幅を先ほどの変動幅の半分の値に変更する。

このように期待値比較フローを電圧の変動幅が規定値以下になるまで繰り返し実行する。

以上の手法により、フリップフロップ制御回路２の電源電圧をホールドエラーが発生しない最適な電源電圧に決定する。

（２）セットアップエラー回避のための組み合わせ回路制御回路３の電源電圧の最適化
次いでステップＳ１７において、フリップフロップ制御回路２、組み合わせ回路制御回路３およびクロックバッファ制御回路４より出力する電源電圧および基板電圧を先ほど決定した値において制御する。この状態においてセットアップエラーを検出するために、回路ブロック１に要望される動作周波数に対して同一の周波数にて動作を行う。

次いでステップＳ１８において、期待値比較回路６にて期待値比較を行う。動作が期待値どおりでなければ、ステップＳ１９に進んで、組み合わせ回路制御回路３の電源電圧を正方向に一定値だけ変化させ、動作が期待値どおりであれば、ステップＳ２０に進んで、組み合わせ回路制御回路３の電源電圧を負方向に一定値だけ変化させる。このように再設定した電源電圧において再度、期待値比較を行う。

次いでステップＳ２１において、電圧の変動幅が規定値以下になるかを判断する。電圧の変動幅が規定値以下になっていなければ、次いでステップＳ２２において、電源電圧の変動幅を先ほどの変動幅の半分の値に変更する。

このように期待値比較フローを電圧の変動幅が規定値以下になるまで繰り返し実行する。

以上の手法により、組み合わせ回路制御回路３の電源電圧を要望される動作周波数においてセットアップエラーが発生しない最適な電源電圧に決定する。

（３）次いでステップＳ２３において、フリップフロップ制御回路２、組み合わせ回路制御回路３およびクロックバッファ制御回路４より出力する電源電圧および基板電圧を先ほど決定した値において制御する。この状態において、回路ブロック１の要望される動作周波数に対して低い周波数にて動作を行う。

次いでステップＳ２４において、期待値比較回路６にて期待値比較を行い、動作が期待値どおりであることを確認する。期待値どおりでなければ、（１），（２）のフローを繰り返す。

このように決定した値をフリップフロップ制御回路２、組み合わせ回路制御回路３およびクロックバッファ制御回路４内の不揮発性メモリ等に格納しておき、実動作において所望の電源電圧を印加する。

なお、決定した値を格納しておく不揮発性メモリ等は、各制御回路外にある場合においても同様の効果を得ることができる。さらに、半導体集積回路に要望される動作周波数が複数ある場合、（２）の手順を繰り返し、各々決定した値を不揮発性メモリ等に格納しておき、それぞれの動作周波数に応じて電源電圧および基板電圧を供給する。

なお、フリップフロップ回路ＦＦａ，ＦＦｂ，ＦＦｃと組み合わせ回路５間が異なる電圧振幅の信号にて接続されるため、この異なる電圧振幅間にはレベルシフタを接続しておくことが望ましい。

なお、電源電圧の決定フローは１つの例であり、その他のフローにて電源電圧を決定しても同様な効果を得ることができる。

（ｂ）基板電圧の最適化
図３は、図１の構成の半導体集積回路においてフリップフロップ制御回路２および組み合わせ回路制御回路３にて供給する基板電圧を決定するフローチャートである。

（１）ホールドエラー回避のためのフリップフロップ制御回路２の基板電圧の最適化
まずステップＳ３１において、フリップフロップ制御回路２、組み合わせ回路制御回路３およびクロックバッファ制御回路４より出力する電源電圧を使用プロセス固有の標準値に設定し、基板電圧をゼロの基板電圧すなわち電源電圧と同一の電圧を出力するよう制御する。

次いでステップＳ３２において、この状態においてホールドエラーを検出するために、回路ブロック１の要望される動作周波数に対して低い周波数にて動作を行い、期待値比較回路６にて期待値比較を行う。動作が期待値どおりでなければ、ステップＳ３３に進んで、フリップフロップ制御回路２の基板電圧を負方向に一定値だけ変化させ、動作が期待値どおりであれば、ステップＳ３４に進んで、フリップフロップ制御回路２の基板電圧を正方向に一定値だけ変化させる。このように再設定した基板電圧において再度、期待値比較を行う。

次いでステップＳ３５において、電圧の変動幅が規定値以下になるかを判断する。電圧の変動幅が規定値以下になっていなければ、次いでステップＳ３６において、基板電圧の変動幅を先ほどの変動幅の半分の値に変更する。

このように期待値比較フローを電圧の変動幅が規定値以下になるまで繰り返し実行する。

以上の手法により、フリップフロップ制御回路２の基板電圧をホールドエラーが発生しない最適な基板電圧に決定する。

（２）セットアップエラー回避のための組み合わせ回路制御回路３の基板電圧の最適化
次いでステップＳ３７において、フリップフロップ制御回路２、組み合わせ回路制御回路３およびクロックバッファ制御回路４より出力する電源電圧および基板電圧を先ほど決定した値において制御する。この状態においてセットアップエラーを検出するために、回路ブロック１に要望される動作周波数に対して同一の周波数にて動作を行う。

次いでステップＳ３８において、期待値比較回路６にて期待値比較を行う。動作が期待値どおりでなければ、ステップＳ３９に進んで、組み合わせ回路制御回路３の基板電圧を正方向に一定値だけ変化させ、動作が期待値どおりであれば、ステップＳ４０に進んで、組み合わせ回路制御回路３の基板電圧を負方向に一定値だけ変化させる。このように再設定した基板電圧において再度、期待値比較を行う。

次いでステップＳ４１において、電圧の変動幅が規定値以下になるかを判断する。電圧の変動幅が規定値以下になっていなければ、次いでステップＳ４２において、基板電圧の変動幅を先ほどの変動幅の半分の値に変更する。

このように期待値比較フローを電圧の変動幅が規定値以下になるまで繰り返し実行する。

以上の手法により、組み合わせ回路制御回路３の基板電圧を要望される動作周波数においてセットアップエラーが発生しない最適な基板電圧に決定する。

（３）次いでステップＳ４３において、フリップフロップ制御回路２、組み合わせ回路制御回路３およびクロックバッファ制御回路４より出力する電源電圧および基板電圧を先ほど決定した値において制御する。この状態において、回路ブロック１の要望される動作周波数に対して低い周波数にて動作を行う。

次いでステップＳ４４において、期待値比較回路６にて期待値比較を行い、動作が期待値どおりであることを確認する。期待値どおりでなければ、（１），（２）のフローを繰り返す。

このように決定した値をフリップフロップ制御回路２、組み合わせ回路制御回路３およびクロックバッファ制御回路４内の不揮発性メモリ等に格納しておき、実動作において所望の基板電圧を印加する。

なお、決定した値を格納しておく不揮発性メモリ等は、各制御回路外にある場合においても同様の効果を得ることができる。さらに、半導体集積回路に要望される動作周波数が複数ある場合、（２）の手順を繰り返し、各々決定した値を不揮発性メモリ等に格納しておき、それぞれの動作周波数に応じて基板電圧および基板電圧を供給する。

なお、基板電圧の決定フローは１つの例であり、その他のフローにて基板電圧を決定しても同様な効果を得ることができる。

（ｃ）電源電圧および基板電圧の最適化
図４は、図１の構成の半導体集積回路においてフリップフロップ制御回路２および組み合わせ回路制御回路３にて供給する電源電圧および基板電圧を決定するフローチャートである。

（１）ホールドエラー回避のためのフリップフロップ制御回路２の電源電圧および基板電圧の最適化
まずステップＳ５１において、フリップフロップ制御回路２、組み合わせ回路制御回路３およびクロックバッファ制御回路４より出力する電源電圧を使用プロセス固有の標準値に設定し、基板電圧をゼロの基板電圧すなわち電源電圧と同一の電圧を出力するよう制御する。

次いでステップＳ５２において、この状態においてホールドエラーを検出するために、回路ブロック１の要望される動作周波数に対して低い周波数にて動作を行い、期待値比較回路６にて期待値比較を行う。動作が期待値どおりでなければ、ステップＳ５３に進んで、フリップフロップ制御回路２の電源電圧および基板電圧を負方向に一定値だけ変化させ、動作が期待値どおりであれば、ステップＳ５４に進んで、フリップフロップ制御回路２の電源電圧および基板電圧を正方向に一定値だけ変化させる。このように再設定した電源電圧および基板電圧において再度、期待値比較を行う。

次いでステップＳ５５において、電圧の変動幅が規定値以下になるかを判断する。電圧の変動幅が規定値以下になっていなければ、次いでステップＳ５６において、電源電圧および基板電圧の変動幅を先ほどの変動幅の半分の値に変更する。

このように期待値比較フローを電圧の変動幅が規定値以下になるまで繰り返し実行する。

以上の手法により、フリップフロップ制御回路２の電源電圧および基板電圧をホールドエラーが発生しない最適な電源電圧および基板電圧に決定する。

なお、電源電圧と基板電圧との関係に関しては、動作電流およびリーク電流との合計が最小となる関係は一義的決定されるため、この関係を満足するよう電源電圧および基板電圧を制御することが望ましい。

（２）セットアップエラー回避のための組み合わせ回路制御回路３の電源電圧および基板電圧の最適化
次いでステップＳ５７において、フリップフロップ制御回路２、組み合わせ回路制御回路３およびクロックバッファ制御回路４より出力する電源電圧および基板電圧を先ほど決定した値において制御する。この状態においてセットアップエラーを検出するために、回路ブロック１に要望される動作周波数に対して同一の周波数にて動作を行う。

次いでステップＳ５８において、期待値比較回路６にて期待値比較を行う。動作が期待値どおりでなければ、ステップＳ５９に進んで、組み合わせ回路制御回路３の電源電圧および基板電圧を正方向に一定値だけ変化させ、動作が期待値どおりであれば、ステップＳ６０に進んで、組み合わせ回路制御回路３の電源電圧および基板電圧を負方向に一定値だけ変化させる。このように再設定した電源電圧および基板電圧において再度、期待値比較を行う。

次いでステップＳ６１において、電圧の変動幅が規定値以下になるかを判断する。電圧の変動幅が規定値以下になっていなければ、次いでステップＳ６２において、電源電圧および基板電圧の変動幅を先ほどの変動幅の半分の値に変更する。

このように期待値比較フローを電圧の変動幅が規定値以下になるまで繰り返し実行する。

以上の手法により、組み合わせ回路制御回路３の電源電圧および基板電圧を要望される動作周波数においてセットアップエラーが発生しない最適な電源電圧および基板電圧に決定する。

（３）フリップフロップ制御回路２、組み合わせ回路制御回路３およびクロックバッファ制御回路４より出力する電源電圧および基板電圧を先ほど決定した値において制御する。この状態において、回路ブロック１の要望される動作周波数に対して低い周波数にて動作を行い、期待値比較回路６にて期待値比較を行い、動作が期待値どおりであることを確認する。期待値どおりでなければ、（１），（２）のフローを繰り返す。

このように決定した値をフリップフロップ制御回路２、組み合わせ回路制御回路３およびクロックバッファ制御回路４内の不揮発性メモリ等に格納しておき、実動作において所望の電源電圧および基板電圧を印加する。なお、決定した値を格納しておく不揮発性メモリ等は、各制御回路外にある場合においても同様の効果を得ることができる。さらに、半導体集積回路に要望される動作周波数が複数ある場合、（２）の手順を繰り返し、各々決定した値を不揮発性メモリ等に格納しておき、それぞれの動作周波数に応じて電源電圧および基板電圧を供給する。

なお、フリップフロップ回路ＦＦａ，ＦＦｂ，ＦＦｃと組み合わせ回路５間が異なる電圧振幅の信号にて接続されるため、この異なる電圧振幅間にはレベルシフタを接続しておくことが望ましい。

さらに、電源電圧および基板電圧の決定フローは１つの例であり、その他のフローにて電源電圧および基板電圧を決定しても同様な効果を得ることができる。

図５は、図１の構成の回路ブロック１のレイアウト構成図である。回路ブロック１は、第１のロウ１ａ、第２のロウ１ｂおよび第３のロウ１ｃを含む複数のロウを備えている。この複数のロウにおいて、第１のロウ１ａにはフリップフロップ回路が配置され、第２のロウ１ｂには組み合わせ回路が配置され、第３のロウ１ｃにはクロックバッファが配置されている。このように各々のロウに関して同一の電源電圧および基板電圧をもつ回路素子を配置することにより、電源および基板を最適な配線にて接続することが可能となり、抵抗値が低下し、配線リソースも最小化することが可能となる。

（実施の形態２）
次に、半導体集積回路が実際に動作している場合において、温度変化や電圧変化やプロセスの劣化等によりフリップフロップ回路ＦＦａ，ＦＦｂ，ＦＦｃや組み合わせ回路５の遅延時間が変動した場合について説明する。

図６に示すように、半導体集積回路は、回路ブロック１とフリップフロップ制御回路２と組み合わせ回路制御回路３とクロックバッファ制御回路４と温度検出回路７とを具備している。温度検出回路７は温度を検出し、その検出信号を基にフリップフロップ制御回路２および組み合わせ回路制御回路３を制御する。

半導体集積回路の動作時において、温度が変化した場合、トランジスタの閾値電圧や配線による遅延時間が変化する。この温度変化により半導体集積回路が誤動作しないよう、あらかじめ温度変化と電源電圧および基板電圧との関係式を作成しておき、温度の変化量に応じて、フリップフロップ制御回路２と組み合わせ回路制御回路３の電源電圧または基板電圧または電源電圧および基板電圧を制御する。

例えば、半導体集積回路は、温度が増加すると遅延が増大するプロセスにて作製されている場合、温度が上昇すれば、セットアップエラーが発生する可能性がある。そのため、その温度の変化量に応じて、フリップフロップ制御回路２と組み合わせ回路制御回路３の電源電圧を上昇させ、あるいは基板電圧を正方向に印加するよう変化させ、あるいは電源電圧の上昇および基板電圧を正方向に印加するよう変化させるという方法により、遅延時間を減少させ、セットアップエラーを回避する。

一方、温度が低下すれば、ホールドエラーが発生する可能性がある。そのため、その温度の変化量に応じて、フリップフロップ制御回路２と組み合わせ回路制御回路３の電源電圧を低下させ、あるいは基板電圧を負方向に印加するよう変化させ、あるいは電源電圧の低下および基板電圧を負方向に印加するよう変化させるという方法により、遅延時間を増加させ、ホールドエラーを回避する。

なお、温度検出回路７は半導体集積回路の外部にある場合でも同様の効果が得ることが可能である。

（実施の形態３）
図７に示すように、半導体集積回路は、回路ブロック１とフリップフロップ制御回路２と組み合わせ回路制御回路３とクロックバッファ制御回路４と電圧検出回路８とを具備している。電圧検出回路８は電圧を検出し、その検出信号を基にフリップフロップ制御回路２および組み合わせ回路制御回路３を制御する。

半導体集積回路の動作時において、電圧が変化した場合、トランジスタの閾値電圧や配線による遅延時間が変化する。この電圧変化により半導体集積回路が誤動作しないよう、あらかじめ電圧変化と電源電圧および基板電圧との関係を示すテーブルを作成しておき、電圧の変化量に応じて、フリップフロップ制御回路２と組み合わせ回路制御回路３の電源電圧または基板電圧または電源電圧および基板電圧を制御する。

例えば、電圧が降下すれば、セットアップエラーが発生する可能性がある。そのため、その電圧の変化量に応じて、フリップフロップ制御回路２と組み合わせ回路制御回路３の基板電圧を正方向に印加するよう変化させるという方法により、遅延時間を減少させ、セットアップエラーを回避する。

一方、電圧が上昇すれば、ホールドエラーが発生する可能性がある。そのため、その電圧の変化量に応じて、フリップフロップ制御回路２と組み合わせ回路制御回路３の基板電圧を負方向に印加するよう変化させるという方法により、遅延時間を増加させ、ホールドエラーを回避する。

なお、電圧検出回路８は半導体集積回路の外部にある場合でも同様の効果が得ることが可能である。

（実施の形態４）
図８に示すように、半導体集積回路は、回路ブロック１とフリップフロップ制御回路２と組み合わせ回路制御回路３とクロックバッファ制御回路４とモニタ回路９ａ，９ｂとを具備している。モニタ回路９ａ，９ｂは、単体トランジスタにて構成されており、モニタ回路９ａの電源電圧および基板電圧はフリップフロップ制御回路２より供給され、モニタ回路９ｂの電源電圧および基板電圧は組み合わせ回路制御回路３より供給される。

電圧変動、温度変動が発生した場合、モニタ回路９ａ，９ｂの単体トランジスタの値が変化するため、この飽和電流を一定にすることにより電圧変動、温度変動による遅延を抑制することができる。

例えば、モニタ回路９ａの飽和電流の減少を検出した場合、フリップフロップ制御回路２の電源電圧を上昇させ、あるいは基板電圧を正方向に印加するよう変化させ、あるいは電源電圧の上昇および基板電圧を正方向に印加するよう変化させるという方法により、遅延時間を減少させ、セットアップエラーを回避する。

また、モニタ回路９ａの飽和電流の増加を検出した場合、フリップフロップ制御回路２の電源電圧を低下させ、あるいは基板電圧を負方向に印加するよう変化させ、あるいは電源電圧の低下および基板電圧を負方向に印加するよう変化させるという方法により、遅延時間を増加させ、ホールドエラーを回避する。

モニタ回路９ｂと組み合わせ回路制御回路３に関しても同様に制御することが可能である。

（実施の形態５）
図９に示すように、半導体集積回路は、回路ブロック１とフリップフロップ制御回路２と組み合わせ回路制御回路３とクロックバッファ制御回路４とレプリカ回路１０ａ，１０ｂとを具備している。レプリカ回路１０ａは、ホールド制約値が最も厳しいパスを１つ以上配置し、レプリカ回路１０ｂは、セットアップ制約値が最も厳しいパスを１つ以上配置しており、レプリカ回路１０ａの電源電圧および基板電圧はフリップフロップ制御回路２より供給され、レプリカ回路１０ｂの電源電圧および基板電圧は組み合わせ回路制御回路３より供給される。

電圧変動、温度変動が発生した場合、レプリカ回路１０ａ，１０ｂの遅延時間が変化するため、この遅延時間を一定にすることにより電圧変動、温度変動の影響を抑制することができる。

例えば、レプリカ回路１０ａの遅延時間の増加を検出した場合、フリップフロップ制御回路２の電源電圧を上昇させ、あるいは基板電圧を正方向に印加するよう変化させ、あるいは電源電圧の上昇および基板電圧を正方向に印加するよう変化させるという方法により、遅延時間を減少させ、セットアップエラーを回避する。

また、レプリカ回路１０ａの遅延時間の減少を検出した場合、フリップフロップ制御回路２の電源電圧を低下させ、あるいは基板電圧を負方向に印加するよう変化させ、あるいは電源電圧の低下および基板電圧を負方向に印加するよう変化させるという方法により、遅延時間を増加させ、ホールドエラーを回避する。

レプリカ回路１０ｂと組み合わせ回路制御回路３に関しても同様に制御することが可能である。

（実施の形態６）
図１０に示すように、半導体集積回路は、回路ブロック１とフリップフロップ制御回路２と組み合わせ回路制御回路３とクロックバッファ制御回路４と停止信号発生回路１１とを具備している。停止信号発生回路１１は、回路ブロック１の動作を停止させる制御信号を発生する回路である。この制御信号がアクティブになった場合、回路ブロック１内のクロックは停止し、フリップフロップ回路の値は保持した状態となる。この状態において、トランジスタの漏れ電流による消費電流を低減するため、フリップフロップ制御回路２の電源電圧のみ動作状態と同一の電位を保ち、組み合わせ回路制御回路３およびクロックバッファ制御回路４の電源電圧を接地電位に制御する。さらにフリップフロップ制御回路２の基板電圧を負方向に印加することによりフリップフロップ回路の漏れ電流を低減する。これにより、動作停止状態において低消費電力化を実現することが可能となる。

なお、停止信号発生回路１１は半導体集積回路の外部にある場合でも同様の効果が得ることが可能である。

（実施の形態７）
図１１（ａ）は、本発明の半導体集積回路を備えた通信装置の概観を示す。携帯電話２０は、ベースバンドＬＳＩ２１およびアプリケーションＬＳＩ２２を備えている。ベースバンドＬＳＩ２１およびアプリケーションＬＳＩ２２は、本発明の技術内容を有する半導体集積回路である。この半導体集積回路は従来よりも少ない消費電力で動作可能であるため、ベースバンドＬＳＩ２１およびアプリケーションＬＳＩ２２ならびにこれらを備えた携帯電話２０についても低消費電力動作が可能となる。さらに、携帯電話２０が備えている半導体集積回路であってベースバンドＬＳＩ２１およびアプリケーションＬＳＩ２２以外のものについても、当該半導体集積回路が備える論理回路を同様の構成にすることによって、上記と同様の効果を得ることができる。

なお、このような通信装置は、携帯電話に限定されるものではなく、これ以外にも、例えば、通信システムにおける送信機・受信機やデータ伝送を行うモデム装置などを含むものである。このように構成することによって、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式の別を問わず、あらゆる通信装置について消費電力低減の効果を得ることができる。

図１１（ｂ）は、本発明の半導体集積回路を備えた情報再生装置の概観を示す。光ディスク装置３０は、光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩ３１と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩ３２とを備えている。メディア信号処理ＬＳＩ３１および誤り訂正・サーボ処理ＬＳＩ３２は、本発明の技術内容を有する半導体集積回路である。この半導体集積回路は従来よりも少ない消費電力で動作可能であるため、メディア信号処理ＬＳＩ３１および誤り訂正・サーボ処理ＬＳＩ３２ならびにこれらを備えた光ディスク装置３０も低消費電力動作が可能となる。さらに、光ディスク装置３０が備えている半導体集積回路であってメディア信号処理ＬＳＩ３１および誤り訂正・サーボ処理ＬＳＩ３２以外のものについても、当該半導体集積回路が備える論理回路を同様の構成にすることによって、上記と同様の効果を得ることができる。

なお、このような情報再生装置は、光ディスク装置に限定されるものではなく、これ以外にも、例えば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置などを含むものである。このように構成することによって、情報が記録されたメディアの別を問わず、あらゆる情報再生装置（情報記録機能を含んでいてもよい）について消費電力低減の効果を得ることができる。

図１１（ｃ）は、本発明の半導体集積回路を備えた画像表示装置の概観を示す。テレビジョン受像機４０は、画像信号や音声信号を処理する画像・音声処理ＬＳＩ４１と、表示画面やスピーカなどのデバイスを制御するディスプレイ・音源制御ＬＳＩ４２とを備えている。画像・音声処理ＬＳＩ４１およびディスプレイ・音源制御ＬＳＩ４２は、本発明の技術内容を有する半導体集積回路である。この半導体集積回路は従来よりも少ない消費電力で動作可能であるため、画像・音声処理ＬＳＩ４１およびディスプレイ・音源制御ＬＳＩ４２ならびにこれらを備えたテレビジョン受像機４０も低消費電力動作が可能となる。さらに、テレビジョン受像機４０が備えている半導体集積回路であって画像・音声処理ＬＳＩ４１およびディスプレイ・音源制御ＬＳＩ４２以外のものについても、当該半導体集積回路が備える論理回路を同様の構成にすることによって、上記と同様の効果を得ることができる。

なお、このような画像表示装置は、テレビジョン受像機に限定されるものではなく、これ以外にも、例えば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。このように構成することによって、情報の伝送方法の別を問わず、あらゆる画像表示装置について消費電力低減の効果を得ることができる。

図１１（ｄ）は、本発明の半導体集積回路を備えた電子装置の概観を示す。デジタルカメラ５０は、本発明の技術内容を有する半導体集積回路である信号処理ＬＳＩ５１を備えている。本発明の半導体集積回路は従来よりも少ない消費電力で動作可能であるため、信号処理ＬＳＩ５１およびこれを備えたデジタルカメラ５０も低消費電力動作が可能となる。さらに、デジタルカメラ５０が備えている半導体集積回路であって信号処理ＬＳＩ５１以外のものについても、当該半導体集積回路が備える論理回路を同様の構成にすることによって、上記と同様の効果を得ることができる。

なお、このような電子装置は、デジタルカメラに限定されるものではなく、これ以外にも、例えば、各種センサ機器や電子計算機など、およそ半導体集積回路を備えた装置全般を含むものである。このように構成することによって、電子装置全般について消費電力低減の効果を得ることができる。

図１１（ｅ）は、本発明の半導体集積回路を備えた電子制御装置およびその電子制御装置を備えた移動体の概観を示す。自動車６０は、電子制御装置６１を備えている。電子制御装置６１は、本発明の技術内容を有する半導体集積回路であって、自動車６０のエンジンやトランスミッションなどを制御するエンジン・トランスミッション制御ＬＳＩ６２を備えている。また、自動車６０は、ナビゲーション装置６３を備えている。ナビゲーション装置６３もまた電子制御装置６１と同様に、本発明の技術内容を有する半導体集積回路であるナビゲーション用ＬＳＩ６４を備えている。

本発明の半導体集積回路は従来よりも少ない消費電力で動作可能であるため、エンジン・トランスミッション制御ＬＳＩ６２およびこれを備えた電子制御装置６１も低消費電力動作が可能となる。同様に、ナビゲーション用ＬＳＩ６４およびこれを備えたナビゲーション装置６３も低消費電力動作が可能となる。さらに、電子制御装置６１が備えている半導体集積回路であってエンジン・トランスミッション制御ＬＳＩ６２以外のものについても、当該半導体集積回路が備える論理回路を同様の構成にすることによって、上記と同様の効果を得ることができる。ナビゲーション装置６３についても同様のことが言える。そして、電子制御装置６１の低消費電力化によって、自動車６０における消費電力も低減することができる。

なお、このような電子制御装置は、上記のエンジンやトランスミッションを制御するものに限定されるものではなく、これ以外にも、例えば、モータ制御装置など、およそ半導体集積回路を備え、動力源を制御する装置全般を含むものである。このように構成することによって、その電子制御装置について消費電力低減の効果を得ることができる。

また、本発明の半導体集積回路を備えた移動体は、自動車に限定されるものではなく、これ以外にも、例えば、列車や飛行機など、およそ動力源であるエンジンやモータなどを制御する電子制御装置を備えたもの全般を含むものである。このように構成することによって、その移動体について消費電力低減の効果を得ることができる。

なお、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることはもちろんである。

本発明の技術は、ＭＯＳＦＥＴのランダムばらつきのために遅延時間が局所的に短くなったり長くなったりした場合においても、ホールドエラーやセットアップエラーを回避し、安定した動作を行う半導体集積回路として有用である。

本発明の実施の形態１における半導体集積回路の構成を示すブロック図 本発明の実施の形態１における電源電圧を決定するフローチャート 本発明の実施の形態１における基板電圧を決定するフローチャート 本発明の実施の形態１における電源電圧および基板電圧を決定するフローチャート 本発明の実施の形態１におけるレイアウト構成図 本発明の実施の形態２における半導体集積回路の構成を示すブロック図 本発明の実施の形態３における半導体集積回路の構成を示すブロック図 本発明の実施の形態４における半導体集積回路の構成を示すブロック図 本発明の実施の形態５における半導体集積回路の構成を示すブロック図 本発明の実施の形態６における半導体集積回路の構成を示すブロック図 本発明の半導体集積回路を備えた通信装置、情報再生装置、画像表示装置、電子装置および移動体の概観図

符号の説明

１ 回路ブロック
１ａ 第１のロウ
１ｂ 第２のロウ
１ｃ 第３のロウ
２ フリップフロップ制御回路
３ 組み合わせ回路制御回路
４ クロックバッファ制御回路
５ 組み合わせ回路
６ 期待値比較回路
７ 温度検出回路
８ 電圧検出回路
９ａ，９ｂ モニタ回路
１０ａ，１０ｂ レプリカ回路
１１ 停止信号発生回路
ＣＢａ，ＣＢｂ，ＣＢｃ クロックバッファ
ＣＫ クロック入力端子
Ｄin データ入力端子
Ｄouta，Ｄoutb データ出力端子
ＦＦａ，ＦＦｂ，ＦＦｃ フリップフロップ回路

Claims (18)

1. １つ以上のフリップフロップ回路と、前記フリップフロップ回路に接続された１つ以上の組み合わせ回路と、前記フリップフロップ回路にクロックを供給する１つ以上のクロックバッファと、前記フリップフロップ回路と前記組み合わせ回路の遅延時間を互いに独立に制御可能な制御回路とを備えている半導体集積回路。
2. 前記フリップフロップ回路と前記組み合わせ回路は、動作周波数に対して十分に低い周波数にて動作されたときに期待値の違反が発生した場合に、前記フリップフロップ回路の遅延時間が長くなるよう制御するように構成されている請求項１に記載の半導体集積回路。
3. 前記フリップフロップ回路と前記組み合わせ回路は、動作周波数にて動作されたときに期待値の違反が発生した場合に、前記組み合わせ回路の遅延時間が短くなるよう制御するように構成されている請求項１に記載の半導体集積回路。
4. 前記制御回路は、基板電圧制御によって遅延時間を制御する請求項１から請求項３までのいずれかに記載の半導体集積回路。
5. 前記制御回路は、電源電圧制御によって遅延時間を制御する請求項１から請求項３までのいずれかに記載の半導体集積回路。
6. 第１のロウおよび第２のロウおよび第３のロウを含む複数のロウに対して、前記第１のロウには前記フリップフロップ回路を有し、前記第２のロウには前記組み合わせ回路を有し、前記第３のロウには前記クロックバッファを有する請求項１から請求項５までのいずれかに記載の半導体集積回路。
7. さらに、温度変化を検知し、温度変化量に応じて前記制御回路を調整する温度検出回路を備えている請求項１から請求項６までのいずれかに記載の半導体集積回路。
8. さらに、電圧変化を検知し、電圧変化量に応じて前記制御回路を調整する電圧検出回路を備えている請求項１から請求項６までのいずれかに記載の半導体集積回路。
9. さらに、電流量の変化を検知し、電流量が一定になるように前記制御回路を調整するモニタ回路を備えている請求項１から請求項６までのいずれかに記載の半導体集積回路。
10. さらに、遅延時間の変化を検知し、遅延時間が一定になるように前記制御回路を調整するレプリカ回路を備えている請求項１から請求項６までのいずれかに記載の半導体集積回路。
11. さらに、前記フリップフロップ回路が停止動作となる場合において、前記フリップフロップ回路に対し負の基板電圧を印加するよう前記制御回路を制御する停止信号発生回路を備えている請求項１から請求項１０までのいずれかに記載の半導体集積回路。
12. さらに、前記組み合わせ回路および前記クロックバッファが停止動作となる場合において、前記組み合わせ回路および前記クロックバッファの電源電圧に対し接地電位を印加するよう制御する停止信号発生回路を備えている請求項１から請求項１０までのいずれかに記載の半導体集積回路。
13. 請求項１から請求項１２までのいずれかに記載の半導体集積回路を備えた通信装置。
14. 請求項１から請求項１２までのいずれかに記載の半導体集積回路を備えた情報再生装置。
15. 請求項１から請求項１２までのいずれかに記載の半導体集積回路を備えた画像表示装置。
16. 請求項１から請求項１２までのいずれかに記載の半導体集積回路を備えた電子装置。
17. 請求項１から請求項１２までのいずれかに記載の半導体集積回路を備えた電子制御装置。
18. 請求項１７に記載の電子制御装置を備えた移動体。

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