JP5314577B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特にクロックに同期して動作し、所定の論理演算を行うデジタル回路と、信号の時間的な変化を連続的に捕らえて処理するアナログ回路とを混載して成る半導体集積回路に関する。

前記のようなデジタル回路とアナログ回路とを混載して成る半導体集積回路において、デジタル回路は、規定の電源電圧を使用して前述のように所定の論理演算を行うのに対して、アナログ回路は、前記電源電圧の範囲で任意の電圧を使用する。たとえば、３．３Ｖや５Ｖの電源電圧に対して、前記アナログ回路として、イーサーネット（登録商標）の通信回路の場合、規格（IEEE Std 802.3）上、±１Ｖ程度である。

したがって、デジタル回路の動作で多くのノイズが発生し、前記デジタル回路が入出力回路、特に高速にデータをやり取りするメモリへのアクセスを行う入出力回路を備えている場合、外部接続端子で発生したノイズがアナログの通信回路に大きな影響（通信品質の劣化）を与える。

そこで、このような不具合に対応するために、特許文献１では、基板の同じ表面に実装した前記デジタル回路とアナログ回路との内の一方の周囲をガードリングで囲うとともに、回路表面と裏面とに電極を形成し、増幅回路の仮想接地特性を利用することで、前記ガードリングおよびガードリング直下の基板電位をグランド電位とし、デジタル回路の外側へのノイズの放射を抑えている。

国際公開第９８−１２７５０号パンフレット

しかしながら、前記ガードリングは受動的な対策であり、ノイズ源のパワーが強力な場合には、それだけでは対策しきれない場合がある。

本発明の目的は、デジタル回路とアナログ回路とを混載して成る半導体集積回路において、デジタル回路側での影響を抑えつつ、該デジタル回路で発生するノイズを抑えることができる半導体集積回路を提供することである。

本発明の半導体集積回路は、外部負荷を駆動する入出力回路を有し、クロックに同期して動作するデジタル回路と、外部回路と通信を行う通信回路を備えるアナログ回路と、前記入出力回路への供給電源電圧を予め定められる下限電圧までの範囲で変化することができる電圧調整回路と、前記通信回路における通信状況を監視し、通信エラーが発生している場合には、前記電圧調整回路に、前記下限電圧までの範囲で前記入出力回路への供給電源電圧を段階的に低下させる電圧制御回路とを含むことを特徴とする。

上記の構成によれば、外部負荷を駆動する入出力回路を有し、クロックに同期して動作するデジタル回路と、外部回路と通信を行う通信回路を備えるアナログ回路とを混載して成る半導体集積回路において、前記入出力回路と電源との間に電圧調整回路を介在して、該入出力回路への供給電源電圧を可変にするとともに、電圧制御回路を設けて、その電圧調整回路を制御する。具体的には、前記電圧制御回路は、前記通信回路における通信状況を監視し、通信エラーが発生している場合には、前記電圧調整回路に前記入出力回路への供給電源電圧を低下させ、解消しない場合は、該入出力回路の動作を保証できる予め定められる下限電圧までの範囲で、そのような動作を繰返す。

したがって、デジタル回路とアナログ回路とを混載して成る半導体集積回路において、デジタル回路側での影響を抑えつつ、すなわち前記入出力回路の動作を保証しつつ、該入出力回路による内部発生ノイズの低減を図り、アナログの通信回路における通信エラーの発生を極力抑制することができる。

また、本発明の半導体集積回路では、前記電圧制御回路が、前記電圧調整回路に調整させた前記入出力回路への供給電源電圧を記憶させる記憶素子をさらに備え、前記電圧制御回路は、前記通信回路の通信再開時に、前記記憶素子に記憶されている電圧値を読出し、前記電圧調整回路から前記入出力回路への供給電源電圧を調整することを特徴とする。

上記の構成によれば、電圧制御回路が、電圧調整回路に、上述のように入出力回路への供給電源電圧を段階的に低下させたその電圧値を、該電圧制御回路は記憶素子に記憶させておき、電源投入時など、通信回路の次回の通信時に、該電圧制御回路はその電圧値を読出し、その電圧値となるように、電圧調整回路から入出力回路への供給電源電圧を調整する。

したがって、通信回路の通信再開時に電圧制御回路が電圧調整回路の調整に掛る時間を短縮することができるとともに、その間に通信回路に通信エラーが生じる可能性が少ないので、通信量を増加させることもできる。

さらにまた、本発明の半導体集積回路では、前記電圧制御回路は、前記通信回路の通信再開時に、前回の電圧値より予め定める値だけ高い電圧となるように、前記電圧調整回路から前記入出力回路への供給電源電圧を調整することを特徴とする。

上記の構成によれば、通信回路の次回の通信時に、電圧制御回路が電圧調整回路から入出力回路への供給電源電圧を調整するにあたって、前回の電圧値より予め定める値だけ高い電圧となるように調整する。

したがって、通信回路の前回の通信時から今回の通信時までに入出力回路の環境が多少変化していても、該入出力回路の動作を安定させることができる。

また、本発明の半導体集積回路では、温度センサを備え、前記電圧制御回路は、前記温度センサの検出結果に対応して、前記電圧調整回路による前記入出力回路への供給電源電圧の前記段階的な低下時の電圧幅を変化することを特徴とする。

上記の構成によれば、入出力回路が前記通信回路に通信エラーを発生させる該入出力回路への供給電源電圧は、周囲温度等、外部環境によっても変化する。一方、前記入出力回路への供給電源電圧が低くなる程、前記下限電圧に対するマージンが小さくなり、前記周囲温度の影響や外来ノイズによって該供給電源電圧が変動した場合に、前記下限電圧を容易に下回ることが懸念される。

そこで、前記外部環境に対応するために温度センサを設け、前記電圧制御回路は、前記温度センサの検出結果に対応して、前記電圧調整回路による前記入出力回路への供給電源電圧の前記段階的な低下時の電圧幅を変化する。

したがって、前記外部環境に対する入出力回路の安定性を向上することができる。

さらにまた、本発明の半導体集積回路では、前記外部負荷はメモリ素子であることを特徴とする。

上記の構成によれば、メモリ素子は、通常、前記入出力回路が、高い周波数かつ高電圧でアクセスするので、前記入出力回路からアナログ回路に与えるノイズの影響は大きく、このノイズへの対策が重要であり、かつ本発明が特に効果的である。

また、本発明の半導体集積回路では、前記通信回路は、イーサーネットの通信回路であることを特徴とする。

上記の構成によれば、イーサーネット（登録商標）の通信回路の場合、前述のように、その通信に用いる電圧は±１Ｖの範囲と、非常に小さいので、ノイズの影響は大きく、本発明が特に有効である。

本発明の半導体集積回路は、以上のように、外部負荷を駆動する入出力回路を有するデジタル回路と、外部回路と通信を行う通信回路を備えるアナログ回路とを混載して成る半導体集積回路において、前記入出力回路と電源との間に電圧調整回路を介在して、該入出力回路への供給電源電圧を可変にするとともに、電圧制御回路を設けて、前記通信回路における通信状況を監視し、通信エラーが発生している場合には、前記入出力回路の動作を保証できる予め定められる下限電圧までの範囲で、前記電圧調整回路に該入出力回路への供給電源電圧を低下させる。

それゆえ、デジタル回路とアナログ回路とを混載して成る半導体集積回路において、デジタルの入出力回路の動作を保証しつつ、該入出力回路による内部発生ノイズの低減を図り、アナログの通信回路における通信エラーの発生を極力抑制することができる。

本発明の実施の第１の形態に係る半導体集積回路の電気的構成を示すブロック図である。 前記半導体集積回路における電圧制御回路の一構成例を示すブロック図である。 前記半導体集積回路の動作を説明するためのブロック図である。 図１で示す半導体集積回路の動作を説明するための図である。 図１で示す半導体集積回路の動作を説明するためのフローチャートである。 本発明の実施の第２の形態に係る半導体集積回路の電気的構成を示すブロック図である。 図６で示す半導体集積回路における供給電源電圧の設定（探索）動作を説明するための図である。 図１で示す半導体集積回路における供給電源電圧の設定（探索）動作を説明するための図である。 図６で示す半導体集積回路の動作を説明するためのフローチャートである。 本発明の実施の第３の形態に係る半導体集積回路の動作を説明するためのフローチャートである。 図１０で示す動作を説明するための図である。 本発明の実施の第４の形態に係る半導体集積回路の電気的構成を示すブロック図である。 本発明の実施の第５の形態に係る半導体集積回路の電気的構成を示すブロック図である。 本発明の実施の第６の形態に係る半導体集積回路の電気的構成を示すブロック図である。

（実施の形態１）
図１は、本発明の実施の第１の形態に係る半導体集積回路１の電気的構成を示すブロック図である。この半導体集積回路１は、ＣＰＵ２および入出力回路３から成るデジタル回路と、アナログ回路４とを混載して成る。前記ＣＰＵ２は、クロックに同期して動作して所定の論理演算を行い、入出力回路３を介して、作成したデータ信号で、外部負荷としてのメモリ５を駆動（充放電）する。前記アナログ回路４は、外部回路と通信を行う通信回路４１を備え、前記通信回路４１としては、たとえばイーサーネット（登録商標）の通信回路である。

注目すべきは、この半導体集積回路１では、前記入出力回路３への供給電源電圧を予め定められる下限電圧までの範囲で変化することができる電圧調整回路（ＶＲ）６が設けられていることである。この電圧調整回路６は、前記入出力回路３の入出力パッド３１，３２の内、ハイ側のパッド３１の電位を調整することができる。また注目すべきは、電圧制御回路である前記ＣＰＵ２は、前記通信回路４１における通信状況を監視し、通信エラーが発生している場合には、前記電圧調整回路６に、前記下限電圧までの範囲で前記入出力回路３への供給電源電圧を段階的に低下させることである。前記下限電圧は、メモリ５とのアクセスが可能な最低限の電圧である。

前記通信回路４１は、外部からの受信信号に対してエラー判定機能を持つ。たとえば、前記イーサーネット通信であれば、規定の通信フォーマットとしては存在しない波形を受信した際にエラー判定される、いわゆるＰＨＹエラーが挙げられる。前記ＣＰＵ２は、前記通信回路４１に、このＰＨＹエラーが発生していないかどうかを監視している。

図２は、前記電圧制御回路６の一構成例を示すブロック図である。この電圧制御回路６は、外部からの制御信号によって出力電圧を変化させられる構成になっており、前記制御信号は、前述のように通信回路４１にＰＨＹエラーが発生していないかどうかに応じて、ＣＰＵ２によって作成される。

この電圧制御回路６は、電源電圧ＶＤＤが一方の入力端に入力され、出力端から出力電圧ＶＤＤ’を前記入出力回路３への供給電源として出力するアンプ６１と、前記アンプ６１の出力端から他方の入力端の間に介在される分圧抵抗Ｒ１，Ｒ２，Ｒ３，・・・（総称するときは、以下参照符号Ｒで示す）および分圧抵抗Ｒｆ、ならびにスイッチＳ１，Ｓ２，Ｓ３，・・・（総称するときは、以下参照符号Ｓで示す）とを備えて構成される。前記分圧抵抗Ｒは、相互に直列に、前記アンプ６１の出力端から接続され、それぞれの接続点に前記スイッチＳの一端が接続され、前記スイッチＳの他端は共通に接続されて、前記分圧抵抗Ｒｆとの間で、前記出力電圧ＶＤＤ’を分圧してアンプ６１の他方の入力端に入力する。

したがって、分圧抵抗Ｒ１，Ｒ２，Ｒ３，・・・と、後位の抵抗が選択される程、前記アンプ６１の他方の入力端に入力される電圧は段階的に低くなり、アンプ６１は、前記出力電圧ＶＤＤ’として高電圧を出力することになる。各分圧抵抗Ｒの抵抗値は、相互に等しくても、或いは異なっていてもよい。

図３は、上述のように構成される半導体集積回路１の動作を説明するためのブロック図である。前記ＣＰＵ２からメモリ５への高周波の信号が、入出力回路３を介して送受信されると、参照符号Ｆ１で示すように、入出力パッド３１，３２からノイズが発生する。このノイズＦ１によって通信回路４１のイーサーネット通信に前記ＰＨＹエラーが発生すると、該通信回路４１はＣＰＵ２へ、参照符号Ｆ２で示すようにエラー通知を行う。そのエラー通知に応答して、ＣＰＵ２は、電圧制御回路６へ、より低位のスイッチをＯＮさせる、すなわちアンプ６１の他方の入力端に入力される電圧を高くするような電圧変更命令である電圧制御信号を、参照符号Ｆ３で示すように出力する。

上述のような探索動作によって、図４で示すように、初期（電源投入時や通信回路４１の通信開始時）には最大の電圧に設定されている前記入出力回路３への供給電源電圧ＶＤＤ’は、通信エラーが発生しなくなる、或いは前記入出力回路３の動作を保証できる予め定められる下限電圧までの範囲で、上述のような動作を繰返し、低下してゆくことになる。

図５は、ＣＰＵ２による電圧制御回路６の制御動作（入出力回路３への供給電源電圧ＶＤＤ’の探索動作）を説明するためのフローチャートである。ステップＳ１では、電源投入で、ＣＰＵ２は電圧制御回路６に、入出力回路３への供給電源電圧ＶＤＤ’を最大にするような電圧制御信号Ｆ３を出力する。その後、ステップＳ２において、ＣＰＵ２は、通信回路４１でイーサーネットデータが受信されるまで待機し、受信されるとステップＳ３に移る。

ステップＳ３では、ＣＰＵ２は、前記エラー通知の有無から、通信エラー（前記ＰＨＹエラー）が発生したか否かを判断し、発生していない場合にはステップＳ４で、前記通信回路４１が通信を完了するまで待機して前記ステップＳ２に戻り、ＰＨＹエラーが発生するとステップＳ５に移る。

ステップＳ５では、ＣＰＵ２は、前記電圧制御回路６に、入出力回路３への供給電源電圧ＶＤＤ’を１段階低下するような電圧制御信号Ｆ３を出力する。ステップＳ６では、ＣＰＵ２は、その低下した電圧が、前記下限電圧に達しているか否かを判断し、達していない場合には前記ステップＳ２に戻って、前述のように通信エラーが解消するまで前記ステップＳ２−Ｓ３−Ｓ５の動作を繰返し、達している場合にはステップＳ７で通信不可の判定を行い、処理を終了する。

すなわち、前記イーサーネットに代表される通信では、受信側がデータを正常に受信できなかった場合、受信側からの再送要求等に基づきデータ再送が行われる。本通信回路４１は、その再送データに対して再びエラー判定を行い、再度通信エラーが発生したならば、ＣＰＵ２は電圧制御回路６に対して電圧変更命令（新たな電圧値を示す電圧制御信号Ｆ３）を出力し、前記入出力回路への供給電源電圧ＶＤＤ’は更に１段階引き下げられる。一方、通信エラーが発生しなければ、前記供給電源電圧ＶＤＤ’は変更されず、次回の通信においても同電圧が使用される。また、通信エラーが解消しなかった場合は、再度ステップＳ１から繰返し、通信エラーが解消すると、通信が可能となる。

このように構成することで、外部負荷を駆動するデジタル回路（２．３）と、通信回路４１を有するアナログ回路４とを混載して成る半導体集積回路１において、デジタル回路（２．３）側での影響を抑えつつ、すなわち入出力回路３の動作を保証しつつ、該入出力回路３による内部発生ノイズＦ１の低減を図り、アナログ回路４側の通信回路４１における通信エラーの発生を極力抑制することができる。

また、メモリ素子は、通常、前記入出力回路３が、高い周波数かつ高電圧でアクセスするので、前記入出力回路３からアナログ回路４に与えるノイズＦ１の影響は大きい。そこで、前記外部負荷がメモリ５である場合、前記ノイズＦ１への対策が重要であり、本発明が特に効果的である。

さらにまた、前記通信回路４１がイーサーネットの通信回路である場合、前述のように、その通信に用いる電圧は±１Ｖの範囲と、非常に小さいので、ノイズＦ１の影響は大きく、本発明が特に有効である。

（実施の形態２）
図６は、本発明の実施の第２の形態に係る半導体集積回路１１の電気的構成を示すブロック図である。この半導体集積回路１１は、前述の半導体集積回路１に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この半導体集積回路１１では、ＣＰＵ１２が、前記電圧調整回路６に調整させた前記入出力回路６への供給電源電圧ＶＤＤ’を記憶させる不揮発性の記憶素子１３をさらに備え、前記ＣＰＵ１２は、前記通信回路４１の通信再開時に、前記記憶素子１３に記憶されている電圧値を読出し、前記電圧調整回路６から前記入出力回路３への供給電源電圧ＶＤＤ’を調整することである。

すなわち、上述の半導体集積回路１では、該半導体集積回路１全体への電源ＶＤＤの供給が無くなると、ＣＰＵ２におけるそれまでの情報（状態）は全てリセットされ、前回の通電（動作）時に、上述の図４や図５で示すようにして探索された前記供給電源電圧ＶＤＤ’の設定、すなわちスイッチＳのスイッチング態様を、次回の通信で使用することができなくなる。これに対して、ＣＰＵ１２が、電源ＯＦＦ時に、その設定を前記記憶素子１３に記憶させておくことで、前記入出力回路３への供給電源電圧ＶＤＤ’の探索動作を省略することができる。前記不揮発性の記憶素子１３としては、たとえばフラッシュメモリが挙げられる。

図７および図８は、上述のような供給電源電圧ＶＤＤ’の設定（探索）動作を説明するための図であり、図７は本実施の形態の半導体集積回路１１のＣＰＵ１２によるもので、図８は前述の実施の形態の半導体集積回路１のＣＰＵ２によるものである。ＣＰＵ１２，２は、図７（ａ）および図８（ａ）で示すように、通信エラーが発生するたびに前記供給電源電圧ＶＤＤ’を低下させてゆき、図７（ａ）および図８（ａ）では、最大電圧から４段階低下させた状態で、イーサーネットの通信エラーが解消し、通信ＯＫとなっている。その後、通電されている限り、図７（ｂ）および図８（ｂ）で示すように、その電圧ＶＤＤ’が維持される。

一方、一旦電源がＯＦＦとなってから再通電された際には、ＣＰＵ１２は、図７（ｃ）で示すように、前記供給電源電圧ＶＤＤ’に、図７（ａ）および図７（ｂ）で示す前回の設定電圧をそのまま使用して、該供給電源電圧ＶＤＤ’の探索動作は行わないのに対して、ＣＰＵ２は、図８（ｃ）で示すように、図８（ａ）と同様の探索動作を再度行う。図７（ｄ）は、前記供給電源電圧ＶＤＤ’を前回の設定電圧としても、さらに通信エラーが発生した場合を示し、ＣＰＵ１２は、さらに１段階低下させ、前記下限電圧で通信ＯＫとなっている。このような場合、図７で示すＣＰＵ２の場合には、５段階の電圧調整が必要になるのに対して、ＣＰＵ１２の場合には、１段階で済ませることができる。

図９は、ＣＰＵ１２による上述のような電圧制御回路６の制御動作（入出力回路３への供給電源電圧ＶＤＤ’の探索動作）を説明するためのフローチャートである。図５の処理と同一のステップには同一のステップ番号を付して、その説明を省略する。このＣＰＵ１２では、電源が投入されると、ステップＳ１１で、前記電圧制御回路６に、入出力回路３への供給電源電圧ＶＤＤ’を設定する。その設定にあたっては、前記ステップＳ４で通信が完了すると、ステップＳ１２で電源がＯＦＦされたか否かが判断され、ＯＦＦされていない場合は前記ステップＳ２に戻り、ＯＦＦされるとステップＳ１３で、前記記憶素子１３にその時の入出力回路３への供給電源電圧ＶＤＤ’（スイッチＳのスイッチング態様）が記憶される。

したがって、前記ステップＳ１１で前記電圧制御回路６に、供給電源電圧ＶＤＤ’を設定する際、前回が正常に通信を行えていると、ＣＰＵ１２はその時の供給電源電圧ＶＤＤ’を記憶素子１３から読出して設定し、前回の通信がステップＳ７で不可と判定されていると、記憶素子１３への記憶が無く、最大値に設定する。

このように構成することで、通信回路４１の通信再開時にＣＰＵ１２が電圧調整回路６の調整に掛る時間を短縮することができるとともに、その間に通信回路４１に通信エラーが生じる可能性が少ないので、通信量を増加させることもできる。

（実施の形態３）
図１０は、本発明の実施の第３の形態に係る半導体集積回路における電圧制御回路６の制御動作（入出力回路３への供給電源電圧ＶＤＤ’の探索動作）を説明するためのフローチャートである。本実施の形態には、前述の半導体集積回路１１の構成を用いることができ、前記ＣＰＵ１２の動作が、この図１０と前述の図９と異なるだけである。図９の処理と同一のステップには同一のステップ番号を付して、その説明を省略する。注目すべきは、本実施の形態では、前記ＣＰＵ１２が、通信再開時には、ステップＳ２１で、前記入出力回路３への供給電源電圧ＶＤＤ’を前回の電圧値より予め定める値である１段階だけ高い電圧値とすることである。

したがって、図１１（ａ）で示すように、１回目の通信時には、最大値から４段階下げた電圧でしか通信エラーが解消しなかったのに対して、周辺環境が改善し、図１１（ｂ）で示すように、２回目の通信時には、１段階上げた前記最大値から３段階下げた電圧で通信を行えるようになった場合には、ＣＰＵ１２は、前記入出力回路３への供給電源電圧ＶＤＤ’をその電圧値とする。

しかしながら、図１１（ｃ）で示すように、３回目の通信にあたって、ＣＰＵ１２は、前記入出力回路３への供給電源電圧ＶＤＤ’をさらに１段階上げ、通信エラーが発生した場合、前記供給電源電圧ＶＤＤ’を２回目と同じ電圧値に戻す。一方、図１１（ｄ）で示すように、４回目の通信にあたって、ＣＰＵ１２は、前記入出力回路３への供給電源電圧ＶＤＤ’を１段階上げ、通信エラーが発生し、３回目と同じ電圧値に戻しても通信エラーが発生する場合には、前記供給電源電圧ＶＤＤ’をさらに１段階低下する。

ここで、通信回路４１の通信にエラーを発生してしまう入出力回路３への供給電源電圧は、周囲温度等、外部環境によっても変化する。一方、探索によって設定された前記供給電源電圧ＶＤＤ’が低くなる程、設定可能な下限電圧とのマージンが小さくなり、周囲温度の影響や外来ノイズなどによって該供給電源電圧ＶＤＤ’が変動した場合、容易に前記下限電圧を下回ることが懸念される。そこで上述のようにステップＳ２１で該供給電源電圧ＶＤＤ’を引上げ、その時々で通信エラーの発生しない最大の供給電源電圧ＶＤＤ’を探索することで、通信回路４１の前回の通信時から今回の通信時までに入出力回路３の環境が多少変化していても、該入出力回路３の動作を安定させることができる。

（実施の形態４）
図１２は、本発明の実施の第４の形態に係る半導体集積回路２１の電気的構成を示すブロック図である。この半導体集積回路２１は、前述の半導体集積回路１に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この半導体集積回路２１は、温度センサ２３およびテーブル２４を備えており、ＣＰＵ２２は、前記温度センサ２３の検出結果でテーブル２４を参照し、前記電圧調整回路６による前記入出力回路３への供給電源電圧ＶＤＤ’の電圧変化幅を切換えることである。

具体的には、前述の図２で示す電圧調整回路６における分圧抵抗Ｒおよびそれに対応するスイッチＳの素子数を増大し、ＣＰＵ２２は、前記温度センサ２３の検出結果が、たとえばノイズの発生し易い（信号の変化が急峻で、かつ受信回路も感度が高いため）低温域である場合には、前記テーブル２４から前記スイッチＳを１段毎に制御することを読出し、中温域である場合には、前記テーブル２４から前記スイッチＳを２段毎に制御することを読出し、ノイズの発生し難い高温域である場合には、前記テーブル２４から前記スイッチＳを３段毎に制御することを読出す。

このように構成することで、前記周囲温度の影響や外来ノイズによって前記供給電源電圧ＶＤＤ’が変動した場合に、前記下限電圧を下回ることを防止しつつ、前記供給電源電圧ＶＤＤ’を適正電圧に速やかに切換えることができる。

（実施の形態５）
図１３は、本発明の実施の第５の形態に係る半導体集積回路３０の電気的構成を示すブロック図である。この半導体集積回路３０は、前述の半導体集積回路１に類似している。注目すべきは、この半導体集積回路３０では、アナログ回路３４の通信回路３４１は、通信エラーを検出すると、前記ＣＰＵ２のような制御回路を介さず、直接、前記電圧調整回路６に電圧制御信号Ｆ３を出力することである。このように構成することで、ＣＰＵ３３の負荷を低減することができる。

（実施の形態６）
図１４は、本発明の実施の第６の形態に係る半導体集積回路４１の電気的構成を示すブロック図である。この半導体集積回路４１も、前述の半導体集積回路１に類似している。注目すべきは、この半導体集積回路４１では、アナログ回路４の周囲に前述の特許文献１で示すガードリング４４が設けられていることである。このように入出力回路３への供給電源電圧ＶＤＤ’の低下とともに、ガードリング４４を併用することで該入出力回路３から通信回路４１へのノイズの影響を更に軽減することができる。

１，１１，２１，３０，４１ 半導体集積回路
２，１２，２２，３３ ＣＰＵ
３ 入出力回路
３１，３２ 入出力パッド
４，３４ アナログ回路
３４１ 通信回路
４１ 通信回路
５ メモリ
６ 電圧調整回路
６１ アンプ
１３ 記憶素子
２３ 温度センサ
２４ テーブル
４４ ガードリング
Ｒ１，Ｒ２，Ｒ３，・・・ 分圧抵抗
Ｒｆ 分圧抵抗
Ｓ１，Ｓ２，Ｓ３，・・・ スイッチ

Claims (6)

1. 外部負荷を駆動する入出力回路を有し、クロックに同期して動作するデジタル回路と、
   外部回路と通信を行う通信回路を備えるアナログ回路と、
   前記入出力回路への供給電源電圧を予め定められる下限電圧までの範囲で変化することができる電圧調整回路と、
   前記通信回路における通信状況を監視し、通信エラーが発生している場合には、前記電圧調整回路に、前記下限電圧までの範囲で前記入出力回路への供給電源電圧を段階的に低下させる電圧制御回路とを含むことを特徴とする半導体集積回路。
2. 前記電圧制御回路が、前記電圧調整回路に調整させた前記入出力回路への供給電源電圧を記憶させる記憶素子をさらに備え、
   前記電圧制御回路は、前記通信回路の通信再開時に、前記記憶素子に記憶されている電圧値を読出し、前記電圧調整回路から前記入出力回路への供給電源電圧を調整することを特徴とする請求項１記載の半導体集積回路。
3. 前記電圧制御回路は、前記通信回路の通信再開時に、前回の電圧値より予め定める値だけ高い電圧となるように、前記電圧調整回路から前記入出力回路への供給電源電圧を調整することを特徴とする請求項２記載の半導体集積回路。
4. 温度センサを備え、
   前記電圧制御回路は、前記温度センサの検出結果に対応して、前記電圧調整回路による前記入出力回路への供給電源電圧の前記段階的な低下時の電圧幅を変化することを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
5. 前記外部負荷はメモリ素子であることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
6. 前記通信回路は、イーサーネットの通信回路であることを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。

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