JP3588599B2 - 半導体バッファ能力調整方法、半導体バッファ能力調整システム、及び半導体装置 - Google Patents
半導体バッファ能力調整方法、半導体バッファ能力調整システム、及び半導体装置 Download PDFInfo
- Publication number
- JP3588599B2 JP3588599B2 JP2001205150A JP2001205150A JP3588599B2 JP 3588599 B2 JP3588599 B2 JP 3588599B2 JP 2001205150 A JP2001205150 A JP 2001205150A JP 2001205150 A JP2001205150 A JP 2001205150A JP 3588599 B2 JP3588599 B2 JP 3588599B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- buffer capacity
- adjusting
- semiconductor
- characteristic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のバッファ能力を調整する半導体バッファ能力調整方法、半導体バッファ能力調整システム、及び半導体装置に関する。
【０００２】
【従来の技術】
近年、用途に応じて様々な半導体装置が開発・製造されている。半導体装置には、メモリコントローラに接続して使用される単体の半導体メモリや、当該半導体メモリを複数個基板上に搭載してモジュール化したものなど、種々なものがある。
【０００３】
半導体装置は、一定以上の安定した信号品質を保証するため、適度な信号緩衝能力（以下、バッファ能力と呼ぶ）を有するように設計・製造されなければならない。
【０００４】
例えば、印加される負荷が大きすぎる場合には、寄生入力容量が増加し、半導体の入力信号波形の立ち上がりがなまってしまうため、バッファ能力を上げる必要がある。一方、印加される負荷が小さすぎる場合には、寄生入力容量が減少し、半導体の入力信号波形の立ち上がりがオーバーシュートしてしまうため、バッファ能力を下げる必要がある。このようなことを考慮し、半導体装置は、そのバッファ能力が入力側に接続されるべき回路の負荷の応じた適切な値となるように設計・製造される。
【０００５】
このように、半導体装置のバッファ能力は、高すぎても低すぎても良くなく、負荷に応じて適度に設定されなければならない。
【０００６】
【発明が解決しようとする課題】
しかしながら、実際に製造された半導体装置においては、設計方法、製造方法、使用環境などの違いによって、その電気特性にばらつきが生じるものである。例えば、半導体装置の製造工程（エッチング、蒸着など）における半導体や絶縁体の寸法（厚さなど）のずれが特性のばらつきを生じさせる。
【０００７】
特性のばらつきの種類としては、半導体の入力容量のばらつきや、半導体内部におけるクランプダイオードの特性のばらつきなどが挙げられる。また、半導体の信号を伝達するプリント基板におけるインピーダンスのばらつきもある。
【０００８】
こうした特性のばらつきが限度を超えると、半導体装置のバッファ能力が変動し、信号波形の品質が悪化する。これは、半導体装置の誤動作や素子破壊の原因となる。
【０００９】
本発明は上記実状に鑑みてなされたものであり、半導体装置のバッファ能力を適度に設定することによって信号波形の品質を向上させることが可能な、半導体バッファ能力調整方法、半導体バッファ能力調整システム、及び半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体装置の固有の電気的特性を示す特性情報を記憶した記憶部を具備し、その記憶部に記憶されている前記特性情報に基づいて、前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整できるようにしたことを特徴とする。
【００１１】
また、本発明に係る半導体装置は、半導体装置のスルーレート、ドライブ能力、電圧振幅、電流特性のうちの少なくとも一つを示す特性情報を記憶した記憶部を具備し、その記憶部に記憶されている特性情報を参照して前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整できるようにしたことを特徴とする。
【００１２】
また、本発明に係る半導体装置は、半導体装置の製造メーカ、製造工場、製造ロット、製造プロセスのうちの少なくとも一つを示す属性情報を記憶した記憶部を具備し、その記憶部に記憶されている属性情報を参照して前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整できるようにしたことを特徴とする。
【００１３】
また、本発明に係る半導体バッファ能力調整システムは、半導体装置の特性ばらつき情報、前記半導体装置の特性情報、前記半導体装置の属性情報のうちの少なくとも一つを記憶した記憶部を有する半導体装置と、前記記憶部に記憶されている情報に基づいて前記半導体装置のバッファ能力を調整する手段とを具備したことを特徴とする。
【００１４】
また、本発明に係る半導体バッファ能力調整システムは、半導体装置の固有の電気的特性を示す特性情報を記憶した記憶部を具備する半導体装置と、前記記憶部に記憶されている情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整する手段とを具備したことを特徴とする。
【００１５】
また、本発明に係る半導体バッファ能力調整システムは、半導体装置と、前記半導体装置の温度を検出する温度センサと、前記温度センサから得られる温度情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整する手段とを具備したことを特徴とする。
【００１６】
また、本発明に係る半導体バッファ能力調整方法は、半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、
前記半導体装置の固有の電気的特性を示す特性情報を当該半導体装置の内部に予め記憶しておき、
前記特性情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする。
【００１７】
また、本発明に係る半導体バッファ能力調整方法は、半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、前記半導体装置のスルーレート、ドライブ能力、電圧振幅、電流特性のうちの少なくとも一つを示す特性情報を当該半導体装置の内部に予め記憶しておき、前記特性情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする。
【００１８】
また、本発明に係る半導体バッファ能力調整方法は、半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、前記半導体装置の製造メーカ、製造工場、製造ロット、製造プロセスのうちの少なくとも一つを示す属性情報を当該半導体装置の内部に予め記憶しておき、前記属性情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする。
【００１９】
また、本発明に係る半導体バッファ能力調整方法は、半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、
前記半導体装置の特性ばらつき情報、前記半導体装置の特性情報、前記半導体装置の属性情報のうちの少なくとも一つを当該半導体装置の内部に予め記憶しておき、
前記属性情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする。
【００２０】
また、本発明に係る半導体バッファ能力調整方法は、半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、前記半導体装置の温度を温度センサで検出し、前記温度センサから得られる温度情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２２】
図１は、本発明の一実施形態に係る半導体バッファ能力調整システムの構成を示す図である。図１のシステムでは、メモリモジュールに実装した複数の半導体メモリがバッファ能力の調整の対象となる。なお、このシステムは、例えばパーソナルコンピュータや携帯情報端末などの電子機器の形で実現される。
【００２３】
本システムは、複数の半導体メモリ（ＤＲＡＭなど）１ａ〜１ｄが実装されたメモリモジュール２と、主にハードウェア構成に関する設定処理を行うＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）３と、メモリバスを通じてメモリモジュール２のデータ入出力を制御するメモリコントローラ４を有している。
【００２４】
メモリモジュール２上の各半導体メモリは、その設計段階や製造段階における様々な要因により、電気的特性のばらつき（例えば半導体装置の入力容量のばらつきや、半導体装置内部におけるクランプダイオードの特性のばらつき、半導体装置の信号を伝達するプリント基板におけるインピーダンスのばらつき）が生じている。このようなばらつきがあると、各半導体メモリの入力信号波形の品質が低下する。例えば、図４に示される入力信号波形（３種類）のうち、図４（ａ）が望ましい波形であるとすると、図４（ｂ）のように入力信号波形の立ち上がりがオーバーシュートし、バッファ能力が強すぎる状態となったり、図４（ｃ）のように入力信号波形の立ち上がりがなまり、バッファ能力が弱すぎる状態となったりする。
【００２５】
このようなことを考慮し、本実施形態では、メモリモジュール２には各半導体メモリの特性のばらつき（半導体装置の入力容量のばらつき、半導体装置内部におけるクランプダイオードの特性のばらつき、半導体装置の信号を伝達するプリント基板におけるインピーダンスのばらつき等）を数値などで表現した「特性ばらつき情報」を記憶したＲＯＭ５が実装される。よって、ＲＯＭ５に記憶された特性ばらつき情報を参照することにより、半導体装置のバッファ能力を調整し、適切な信号品質を得られるようにすることが可能となる。なお、上記特性ばらつき情報は、半導体装置の製造段階で測定したデータであり、製品出荷前にＲＯＭ５に記憶される。
【００２６】
また、上記ＲＯＭ５に特性ばらつき情報を記憶させる代わりに、予め測定した各半導体メモリの「スルーレート」、「ドライブ能力」、「電圧振幅」、「電流特性」などを示す特性情報を記憶させるようにしてもよい。このような特性情報からも特性のばらつきを把握することができ、バッファ能力の最適値を求めることができる。
【００２７】
また、半導体装置における特性のばらつきは、「製造メーカ」、「製造工場」、「製造ロット」、「製造プロセス」等によって違いが出てくる。これは、製造時の環境、装置、条件の違いによって生じるが、逆に、「製造メーカ」、「製造工場」、「製造ロット」、「製造プロセス」が同じであれば、ばらつきの傾向は同じである。よって、これら属性情報を特性ばらつき情報の代わりにＲＯＭ５に記憶させるようにしてもよい。
【００２８】
また、上記特性ばらつき情報、特性情報、属性情報を同時にＲＯＭ５に記憶させるようにしてもよい。
【００２９】
ＢＩＯＳ３は、起動された際に主にハードウェア構成に関する設定処理を行うが、その際にＲＯＭ５に記憶されている特性ばらつき情報をサイドバンドバスを通じて読み込み、その特性ばらつき情報に基づいて、各半導体メモリのバッファ能力の最適値を求め、半導体メモリ１ａ〜１ｄのバッファ能力を適度に調整するための設定処理をローカルバスを通じてメモリコントローラ４に対して行う。
【００３０】
例えば、ＢＩＯＳ３は、図４（ｂ）に示したように入力信号波形の立ち上がりがオーバーシュートし、バッファ能力が高すぎる状態となっている半導体メモリについては、バッファ能力を下げるための設定処理を行う。一方、図４（ｃ）に示したように入力信号波形の立ち上がりがなまり、バッファ能力が低すぎる状態となっている半導体メモリについては、バッファ能力を上げるための設定処理を行う。
【００３１】
なお、ＢＩＯＳ３が行う上記処理を、ＯＳの下に管理されるアプリケーションプログラムなどで行うように構成してもよい。
【００３２】
メモリコントローラ４は、ＢＩＯＳ３によって設定された内容に従い、各半導体メモリのバッファ能力を適度にする信号強度の信号をメモリモジュール２（各半導体メモリ）に供給する。
【００３３】
例えば、メモリコントローラ４は、ＢＩＯＳ３によってバッファ能力を下げるための設定処理がなされた場合には、対応する半導体メモリに供給する信号の強度を下げる。一方、メモリコントローラ４は、ＢＩＯＳ３によってバッファ能力を上げるための設定処理がなされた場合には、対応する半導体メモリに供給する信号の強度を上げる。
【００３４】
図２は、図１に示したシステムの変形例を示す図である。なお、図１と共通する構成要素には同一の符号を付し、その具体的な説明を省略する。
【００３５】
図１のシステムではメモリモジュールに実装した複数の半導体メモリ１ａ〜１ｄがバッファ能力の調整の対象であったのに対し、図２のシステムでは単体のメモリモジュール１がバッファ能力の調整の対象となる。
【００３６】
また、図１のシステムでは各半導体メモリの特性ばらつき情報をＲＯＭ５に記憶したが、図２のシステムでは半導体メモリ１の特性ばらつき情報を当該半導体メモリ１の内部に記憶する。すなわち、半導体メモリ１は、特性ばらつき情報を格納するための記憶部を有している。なお、特性ばらつき情報は、製造段階において予め測定しておいたデータであり、製品出荷前にその記憶部に記憶される。
【００３７】
なお、上記記憶部に特性ばらつき情報を記憶させる代わりに、予め測定した各半導体メモリの「スルーレート」、「ドライブ能力」、「電圧振幅」、「電流特性」などを示す特性情報を記憶させるようにしてもよく、また、「製造メーカ」、「製造工場」、「製造ロット」、「製造プロセス」などを示す属性情報を記憶させるようにしてもよい。また、上記特性ばらつき情報、特性情報、属性情報を同時に記憶部に記憶させるようにしてもよい。
【００３８】
ＢＩＯＳ３は、起動された際には半導体メモリ１内の記憶部から特性ばらつき情報をサイドバンドバスを通じて読み込み、その特性ばらつき情報に基づいて、半導体メモリ１のバッファ能力の最適値を求め、当該半導体メモリ１のバッファ能力を適度に調整するための設定処理をローカルバスを通じてメモリコントローラ４に対して行う。
【００３９】
メモリコントローラ４は、ＢＩＯＳ３によって設定された内容に従い、半導体メモリ１のバッファ能力を適度にする信号強度の信号を当該半導体メモリ１に供給する。
【００４０】
図３は、図２に示したシステムの変形例を示す図である。なお、図２と共通する構成要素には同一の符号を付し、その具体的な説明を省略する。
【００４１】
図２のシステムでは半導体メモリ１の記憶部に記憶された特性ばらつき情報に基づいてバッファ能力の最適値を求める構成としたが、図３のシステムでは半導体メモリ１の近傍に当該半導体メモリ１の温度を検出する温度センサ６を設け、その温度センサ６から得られる温度情報に基づいてバッファ能力の最適値を求める構成となっている。
【００４２】
半導体の特性は、製造工程などに起因してばらつくだけでなく、温度変化によってもばらつく。導体中に電子が通過する場合、温度が高ければ直列抵抗が大きくなるためである。そこで図３のシステムでは、温度情報に基づいてバッファ能力の最適値を求めるようにしている。
【００４３】
ＢＩＯＳ３は、起動された際には温度センサ６から半導体メモリ１の温度情報を読み込み、その温度情報に基づいて、半導体メモリ１のバッファ能力の最適値を求め、当該半導体メモリ１のバッファ能力を適度に調整するための設定処理をローカルバスを通じてメモリコントローラ４に対して行う。
【００４４】
また、メモリコントローラ４は、ＢＩＯＳ３によって設定された内容に従い、半導体メモリ１のバッファ能力を適度にする信号強度の信号を当該半導体メモリ１に供給する。
【００４５】
なお、図２の構成と図３の構成とを組み合わせ、特性ばらつき情報と温度情報とを併用してバッファ能力の最適値を求めるようにしてもよい。
【００４６】
図５は、半導体装置の特性ばらつき情報を取得する手法を分類して示す図である。
【００４７】
符号Ａは、半導体装置の特性ばらつき情報を、所定の記憶媒体（磁気記憶装置など）に格納しておき、そこから必要時に特性ばらつき情報を読み出す手法を示している。この場合の記憶媒体としては、情報を記憶して読み出せるものであれば種類は問わない。
【００４８】
符号Ｂは、半導体装置の特性ばらつき情報を、所定の素子部品を用いて保存しておき、そこから必要時に特性ばらつき情報を読み出す手法を示している。例えば抵抗やヒューズを用いて信号のハイ／ローの組合せからなるデジタルデータにより特性ばらつき情報を表現したり、受動素子の定数を所定の値に設定することによって特性ばらつき情報を表現したりすることが可能である。この場合の素子部品としては、情報を保存して読み出せるものであれば種類は問わない。
【００４９】
符号Ｃは、半導体装置の特性ばらつき情報を、その半導体装置自身の中に保存しておき、そこから必要時に特性ばらつき情報を読み出す手法を示している。半導体装置内には、例えば上述の符号Ａ及びＢの手法で使用した記憶媒体及び素子部品を内蔵させてもよい。ところで、半導体の製造処理はウェーハ単位で実施するため、同じウェーハ、ダイではばらつきの傾向は同じである。そのため、半導体装置内に受動部品を形成し、その値を調べることにより、半導体装置自身の特性のばらつきを知得することができる。
【００５０】
符号Ｄは、半導体装置を実際に動作させ、波形測定を行うことにより、特性ばらつき情報を得る手法を示している。例えば、周知の時間分域反射率測定法（ＴＤＲ：Ｔｉｍｅ Ｄｏｍａｉｎ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）の技術を用い、バッファを駆動させてそのバッファに返ってきた反射波を計測することにより、半導体装置のばらつきを知得することができる。また、バッファの出力タイミングを変化させ、データ転送の成功／失敗の境界を調べることにより、半導体装置のばらつきを知得することができる。
【００５１】
図６は、図１のシステムにおけるメモリコントローラ４の内部に設けられるバッファ能力調整用回路の一構成例を示す図である。なお、説明の簡単化のため、同図では一つの半導体メモリに対応する回路構成のみを示しているが、実際には、調整の対象となる半導体メモリの数と同じ数の調整用回路が設けられる。
【００５２】
メモリコントローラ４の内部には、レジスタ４１、信号制御部４２、ドライバ４３などが設けられる。
【００５３】
レジスタ４１は、半導体装置のバッファ能力を調整するためのバッファ能力調整用データを設定するためのものである。このレジスタ４１に対する設定処理は、ＢＩＯＳ３などのソフトウェアによって行われる。
【００５４】
信号制御部４２は、レジスタ４１に設定されたデータの内容に従ってドライバ４３の信号出力を制御する。
【００５５】
ドライバ４３は、信号制御部４２に制御され、半導体装置へ供給すべき信号の強度を変更して出力する。
【００５６】
なお、上記回路構成は、図２や図３のシステムにおけるメモリコントローラ４にも適用できる。
【００５７】
次に、図７を参照して、図１のシステムの動作について説明する。
システムの電源がオンされると（ステップＡ１）、ＢＩＯＳ３が起動される（ステップＡ２）。これにより、システム内のハードウェアに関する設定処理が行われる。その際に、メモリモジュール２のＲＯＭ５に記憶されている特性ばらつき情報がＢＩＯＳ３によって読み出される（ステップＡ３）。
【００５８】
そして、ＢＩＯＳ３により、読み出された特性ばらつき情報に基づいて各半導体メモリのバッファ能力の最適値が導出され（ステップＡ４）、半導体メモリ１ａ〜１ｄのバッファ能力を適度に調整するための設定処理がメモリコントローラ４に対して行われる（ステップＡ５）。
【００５９】
メモリコントローラ４に対する設定処理が行われると、その設定内容に従って、半導体メモリ１のバッファ能力を適度にする信号強度の信号がメモリコントローラ４から半導体メモリ１に供給される（ステップＡ６）。
【００６０】
なお、上記ステップＡ４において導出されたバッファ能力の最適値を所定の記憶部に保存しておき、次回システムが起動されたときにはＲＯＭ５からの読み出し処理を行わずに、保存しておいた最適値を使用してメモリコントローラ４に対する設定処理を行うようにしてもよい。
【００６１】
図２のシステムの動作は、図１のシステムの動作と同様である。ただし、バッファ能力の調整の対象は一つの半導体メモリ１となる。また、特性ばらつき情報は半導体メモリ１内の記憶部に記憶されているため、特性ばらつき情報はその記憶部から読み出されることになる。
【００６２】
次に、図８を参照して、図３のシステムの動作について説明する。
システムの電源がオンされると（ステップＢ１）、ＢＩＯＳ３が起動される（ステップＢ２）。これにより、システム内のハードウェアに関する設定処理が行われる。その際に、半導体メモリ１の温度を検出する温度センサから、温度情報がＢＩＯＳ３によって読み出される（ステップＢ３）。
【００６３】
そして、ＢＩＯＳ３により、読み出された温度情報に基づいて各半導体メモリのバッファ能力の最適値が導出され（ステップＢ４）、半導体メモリ１ａ〜１ｄのバッファ能力を適度に調整するための設定処理がメモリコントローラ４に対して行われる（ステップＢ５）。
【００６４】
メモリコントローラ４に対する設定処理が行われると、その設定内容に従って、半導体メモリ１のバッファ能力を適度にする信号強度の信号がメモリコントローラ４から半導体メモリ１に供給される（ステップＢ６）。
【００６５】
このように、本実施形態によれば、メモリモジュールや半導体メモリなどの半導体装置の特性ばらつき情報もしくは特性情報、属性情報を予め所定の位置に保存しておき、半導体装置の使用時にはその情報を参照することによって半導体装置のバッファ能力を適度に設定することが可能となる。また、半導体装置を実際に動作させ、波形測定を行って特性ばらつき情報を得ることによって半導体装置のバッファ能力を適度に設定することも可能となる。また、半導体装置の温度情報を利用することによっても、半導体装置のバッファ能力を適度に設定することが可能となる。これにより、半導体装置にて適切な信号品質が得られるため、当該半導体装置の誤動作防止や素子破壊防止を実現できる。
【００６６】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変形して実施することが可能である。
【００６７】
【発明の効果】
以上詳記したように本発明によれば、半導体装置のバッファ能力を適度に設定し、信号波形の品質を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体バッファ能力調整システムの構成を示す図。
【図２】図１に示したシステムの変形例を示す図。
【図３】図２に示したシステムの変形例を示す図。
【図４】半導体の入力信号波形を説明するための図。
【図５】半導体装置の特性ばらつき情報を取得する手法を分類して示す図。
【図６】図１のシステムにおけるメモリコントローラの内部に設けられるバッファ能力調整用回路の一構成例を示す図。
【図７】図１のシステムの動作を説明するためのフローチャート。
【図８】図３のシステムの動作を説明するためのフローチャート。
【符号の説明】
１…半導体メモリ
２…メモリモジュール
３…ＢＩＯＳ
４…メモリコントローラ
５…ＲＯＭ
６…温度センサ
４１…レジスタ
４２…信号制御部
４３…ドライバ
【発明の属する技術分野】
本発明は、半導体装置のバッファ能力を調整する半導体バッファ能力調整方法、半導体バッファ能力調整システム、及び半導体装置に関する。
【０００２】
【従来の技術】
近年、用途に応じて様々な半導体装置が開発・製造されている。半導体装置には、メモリコントローラに接続して使用される単体の半導体メモリや、当該半導体メモリを複数個基板上に搭載してモジュール化したものなど、種々なものがある。
【０００３】
半導体装置は、一定以上の安定した信号品質を保証するため、適度な信号緩衝能力（以下、バッファ能力と呼ぶ）を有するように設計・製造されなければならない。
【０００４】
例えば、印加される負荷が大きすぎる場合には、寄生入力容量が増加し、半導体の入力信号波形の立ち上がりがなまってしまうため、バッファ能力を上げる必要がある。一方、印加される負荷が小さすぎる場合には、寄生入力容量が減少し、半導体の入力信号波形の立ち上がりがオーバーシュートしてしまうため、バッファ能力を下げる必要がある。このようなことを考慮し、半導体装置は、そのバッファ能力が入力側に接続されるべき回路の負荷の応じた適切な値となるように設計・製造される。
【０００５】
このように、半導体装置のバッファ能力は、高すぎても低すぎても良くなく、負荷に応じて適度に設定されなければならない。
【０００６】
【発明が解決しようとする課題】
しかしながら、実際に製造された半導体装置においては、設計方法、製造方法、使用環境などの違いによって、その電気特性にばらつきが生じるものである。例えば、半導体装置の製造工程（エッチング、蒸着など）における半導体や絶縁体の寸法（厚さなど）のずれが特性のばらつきを生じさせる。
【０００７】
特性のばらつきの種類としては、半導体の入力容量のばらつきや、半導体内部におけるクランプダイオードの特性のばらつきなどが挙げられる。また、半導体の信号を伝達するプリント基板におけるインピーダンスのばらつきもある。
【０００８】
こうした特性のばらつきが限度を超えると、半導体装置のバッファ能力が変動し、信号波形の品質が悪化する。これは、半導体装置の誤動作や素子破壊の原因となる。
【０００９】
本発明は上記実状に鑑みてなされたものであり、半導体装置のバッファ能力を適度に設定することによって信号波形の品質を向上させることが可能な、半導体バッファ能力調整方法、半導体バッファ能力調整システム、及び半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体装置の固有の電気的特性を示す特性情報を記憶した記憶部を具備し、その記憶部に記憶されている前記特性情報に基づいて、前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整できるようにしたことを特徴とする。
【００１１】
また、本発明に係る半導体装置は、半導体装置のスルーレート、ドライブ能力、電圧振幅、電流特性のうちの少なくとも一つを示す特性情報を記憶した記憶部を具備し、その記憶部に記憶されている特性情報を参照して前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整できるようにしたことを特徴とする。
【００１２】
また、本発明に係る半導体装置は、半導体装置の製造メーカ、製造工場、製造ロット、製造プロセスのうちの少なくとも一つを示す属性情報を記憶した記憶部を具備し、その記憶部に記憶されている属性情報を参照して前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整できるようにしたことを特徴とする。
【００１３】
また、本発明に係る半導体バッファ能力調整システムは、半導体装置の特性ばらつき情報、前記半導体装置の特性情報、前記半導体装置の属性情報のうちの少なくとも一つを記憶した記憶部を有する半導体装置と、前記記憶部に記憶されている情報に基づいて前記半導体装置のバッファ能力を調整する手段とを具備したことを特徴とする。
【００１４】
また、本発明に係る半導体バッファ能力調整システムは、半導体装置の固有の電気的特性を示す特性情報を記憶した記憶部を具備する半導体装置と、前記記憶部に記憶されている情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整する手段とを具備したことを特徴とする。
【００１５】
また、本発明に係る半導体バッファ能力調整システムは、半導体装置と、前記半導体装置の温度を検出する温度センサと、前記温度センサから得られる温度情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整する手段とを具備したことを特徴とする。
【００１６】
また、本発明に係る半導体バッファ能力調整方法は、半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、
前記半導体装置の固有の電気的特性を示す特性情報を当該半導体装置の内部に予め記憶しておき、
前記特性情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする。
【００１７】
また、本発明に係る半導体バッファ能力調整方法は、半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、前記半導体装置のスルーレート、ドライブ能力、電圧振幅、電流特性のうちの少なくとも一つを示す特性情報を当該半導体装置の内部に予め記憶しておき、前記特性情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする。
【００１８】
また、本発明に係る半導体バッファ能力調整方法は、半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、前記半導体装置の製造メーカ、製造工場、製造ロット、製造プロセスのうちの少なくとも一つを示す属性情報を当該半導体装置の内部に予め記憶しておき、前記属性情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする。
【００１９】
また、本発明に係る半導体バッファ能力調整方法は、半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、
前記半導体装置の特性ばらつき情報、前記半導体装置の特性情報、前記半導体装置の属性情報のうちの少なくとも一つを当該半導体装置の内部に予め記憶しておき、
前記属性情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする。
【００２０】
また、本発明に係る半導体バッファ能力調整方法は、半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、前記半導体装置の温度を温度センサで検出し、前記温度センサから得られる温度情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２２】
図１は、本発明の一実施形態に係る半導体バッファ能力調整システムの構成を示す図である。図１のシステムでは、メモリモジュールに実装した複数の半導体メモリがバッファ能力の調整の対象となる。なお、このシステムは、例えばパーソナルコンピュータや携帯情報端末などの電子機器の形で実現される。
【００２３】
本システムは、複数の半導体メモリ（ＤＲＡＭなど）１ａ〜１ｄが実装されたメモリモジュール２と、主にハードウェア構成に関する設定処理を行うＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）３と、メモリバスを通じてメモリモジュール２のデータ入出力を制御するメモリコントローラ４を有している。
【００２４】
メモリモジュール２上の各半導体メモリは、その設計段階や製造段階における様々な要因により、電気的特性のばらつき（例えば半導体装置の入力容量のばらつきや、半導体装置内部におけるクランプダイオードの特性のばらつき、半導体装置の信号を伝達するプリント基板におけるインピーダンスのばらつき）が生じている。このようなばらつきがあると、各半導体メモリの入力信号波形の品質が低下する。例えば、図４に示される入力信号波形（３種類）のうち、図４（ａ）が望ましい波形であるとすると、図４（ｂ）のように入力信号波形の立ち上がりがオーバーシュートし、バッファ能力が強すぎる状態となったり、図４（ｃ）のように入力信号波形の立ち上がりがなまり、バッファ能力が弱すぎる状態となったりする。
【００２５】
このようなことを考慮し、本実施形態では、メモリモジュール２には各半導体メモリの特性のばらつき（半導体装置の入力容量のばらつき、半導体装置内部におけるクランプダイオードの特性のばらつき、半導体装置の信号を伝達するプリント基板におけるインピーダンスのばらつき等）を数値などで表現した「特性ばらつき情報」を記憶したＲＯＭ５が実装される。よって、ＲＯＭ５に記憶された特性ばらつき情報を参照することにより、半導体装置のバッファ能力を調整し、適切な信号品質を得られるようにすることが可能となる。なお、上記特性ばらつき情報は、半導体装置の製造段階で測定したデータであり、製品出荷前にＲＯＭ５に記憶される。
【００２６】
また、上記ＲＯＭ５に特性ばらつき情報を記憶させる代わりに、予め測定した各半導体メモリの「スルーレート」、「ドライブ能力」、「電圧振幅」、「電流特性」などを示す特性情報を記憶させるようにしてもよい。このような特性情報からも特性のばらつきを把握することができ、バッファ能力の最適値を求めることができる。
【００２７】
また、半導体装置における特性のばらつきは、「製造メーカ」、「製造工場」、「製造ロット」、「製造プロセス」等によって違いが出てくる。これは、製造時の環境、装置、条件の違いによって生じるが、逆に、「製造メーカ」、「製造工場」、「製造ロット」、「製造プロセス」が同じであれば、ばらつきの傾向は同じである。よって、これら属性情報を特性ばらつき情報の代わりにＲＯＭ５に記憶させるようにしてもよい。
【００２８】
また、上記特性ばらつき情報、特性情報、属性情報を同時にＲＯＭ５に記憶させるようにしてもよい。
【００２９】
ＢＩＯＳ３は、起動された際に主にハードウェア構成に関する設定処理を行うが、その際にＲＯＭ５に記憶されている特性ばらつき情報をサイドバンドバスを通じて読み込み、その特性ばらつき情報に基づいて、各半導体メモリのバッファ能力の最適値を求め、半導体メモリ１ａ〜１ｄのバッファ能力を適度に調整するための設定処理をローカルバスを通じてメモリコントローラ４に対して行う。
【００３０】
例えば、ＢＩＯＳ３は、図４（ｂ）に示したように入力信号波形の立ち上がりがオーバーシュートし、バッファ能力が高すぎる状態となっている半導体メモリについては、バッファ能力を下げるための設定処理を行う。一方、図４（ｃ）に示したように入力信号波形の立ち上がりがなまり、バッファ能力が低すぎる状態となっている半導体メモリについては、バッファ能力を上げるための設定処理を行う。
【００３１】
なお、ＢＩＯＳ３が行う上記処理を、ＯＳの下に管理されるアプリケーションプログラムなどで行うように構成してもよい。
【００３２】
メモリコントローラ４は、ＢＩＯＳ３によって設定された内容に従い、各半導体メモリのバッファ能力を適度にする信号強度の信号をメモリモジュール２（各半導体メモリ）に供給する。
【００３３】
例えば、メモリコントローラ４は、ＢＩＯＳ３によってバッファ能力を下げるための設定処理がなされた場合には、対応する半導体メモリに供給する信号の強度を下げる。一方、メモリコントローラ４は、ＢＩＯＳ３によってバッファ能力を上げるための設定処理がなされた場合には、対応する半導体メモリに供給する信号の強度を上げる。
【００３４】
図２は、図１に示したシステムの変形例を示す図である。なお、図１と共通する構成要素には同一の符号を付し、その具体的な説明を省略する。
【００３５】
図１のシステムではメモリモジュールに実装した複数の半導体メモリ１ａ〜１ｄがバッファ能力の調整の対象であったのに対し、図２のシステムでは単体のメモリモジュール１がバッファ能力の調整の対象となる。
【００３６】
また、図１のシステムでは各半導体メモリの特性ばらつき情報をＲＯＭ５に記憶したが、図２のシステムでは半導体メモリ１の特性ばらつき情報を当該半導体メモリ１の内部に記憶する。すなわち、半導体メモリ１は、特性ばらつき情報を格納するための記憶部を有している。なお、特性ばらつき情報は、製造段階において予め測定しておいたデータであり、製品出荷前にその記憶部に記憶される。
【００３７】
なお、上記記憶部に特性ばらつき情報を記憶させる代わりに、予め測定した各半導体メモリの「スルーレート」、「ドライブ能力」、「電圧振幅」、「電流特性」などを示す特性情報を記憶させるようにしてもよく、また、「製造メーカ」、「製造工場」、「製造ロット」、「製造プロセス」などを示す属性情報を記憶させるようにしてもよい。また、上記特性ばらつき情報、特性情報、属性情報を同時に記憶部に記憶させるようにしてもよい。
【００３８】
ＢＩＯＳ３は、起動された際には半導体メモリ１内の記憶部から特性ばらつき情報をサイドバンドバスを通じて読み込み、その特性ばらつき情報に基づいて、半導体メモリ１のバッファ能力の最適値を求め、当該半導体メモリ１のバッファ能力を適度に調整するための設定処理をローカルバスを通じてメモリコントローラ４に対して行う。
【００３９】
メモリコントローラ４は、ＢＩＯＳ３によって設定された内容に従い、半導体メモリ１のバッファ能力を適度にする信号強度の信号を当該半導体メモリ１に供給する。
【００４０】
図３は、図２に示したシステムの変形例を示す図である。なお、図２と共通する構成要素には同一の符号を付し、その具体的な説明を省略する。
【００４１】
図２のシステムでは半導体メモリ１の記憶部に記憶された特性ばらつき情報に基づいてバッファ能力の最適値を求める構成としたが、図３のシステムでは半導体メモリ１の近傍に当該半導体メモリ１の温度を検出する温度センサ６を設け、その温度センサ６から得られる温度情報に基づいてバッファ能力の最適値を求める構成となっている。
【００４２】
半導体の特性は、製造工程などに起因してばらつくだけでなく、温度変化によってもばらつく。導体中に電子が通過する場合、温度が高ければ直列抵抗が大きくなるためである。そこで図３のシステムでは、温度情報に基づいてバッファ能力の最適値を求めるようにしている。
【００４３】
ＢＩＯＳ３は、起動された際には温度センサ６から半導体メモリ１の温度情報を読み込み、その温度情報に基づいて、半導体メモリ１のバッファ能力の最適値を求め、当該半導体メモリ１のバッファ能力を適度に調整するための設定処理をローカルバスを通じてメモリコントローラ４に対して行う。
【００４４】
また、メモリコントローラ４は、ＢＩＯＳ３によって設定された内容に従い、半導体メモリ１のバッファ能力を適度にする信号強度の信号を当該半導体メモリ１に供給する。
【００４５】
なお、図２の構成と図３の構成とを組み合わせ、特性ばらつき情報と温度情報とを併用してバッファ能力の最適値を求めるようにしてもよい。
【００４６】
図５は、半導体装置の特性ばらつき情報を取得する手法を分類して示す図である。
【００４７】
符号Ａは、半導体装置の特性ばらつき情報を、所定の記憶媒体（磁気記憶装置など）に格納しておき、そこから必要時に特性ばらつき情報を読み出す手法を示している。この場合の記憶媒体としては、情報を記憶して読み出せるものであれば種類は問わない。
【００４８】
符号Ｂは、半導体装置の特性ばらつき情報を、所定の素子部品を用いて保存しておき、そこから必要時に特性ばらつき情報を読み出す手法を示している。例えば抵抗やヒューズを用いて信号のハイ／ローの組合せからなるデジタルデータにより特性ばらつき情報を表現したり、受動素子の定数を所定の値に設定することによって特性ばらつき情報を表現したりすることが可能である。この場合の素子部品としては、情報を保存して読み出せるものであれば種類は問わない。
【００４９】
符号Ｃは、半導体装置の特性ばらつき情報を、その半導体装置自身の中に保存しておき、そこから必要時に特性ばらつき情報を読み出す手法を示している。半導体装置内には、例えば上述の符号Ａ及びＢの手法で使用した記憶媒体及び素子部品を内蔵させてもよい。ところで、半導体の製造処理はウェーハ単位で実施するため、同じウェーハ、ダイではばらつきの傾向は同じである。そのため、半導体装置内に受動部品を形成し、その値を調べることにより、半導体装置自身の特性のばらつきを知得することができる。
【００５０】
符号Ｄは、半導体装置を実際に動作させ、波形測定を行うことにより、特性ばらつき情報を得る手法を示している。例えば、周知の時間分域反射率測定法（ＴＤＲ：Ｔｉｍｅ Ｄｏｍａｉｎ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）の技術を用い、バッファを駆動させてそのバッファに返ってきた反射波を計測することにより、半導体装置のばらつきを知得することができる。また、バッファの出力タイミングを変化させ、データ転送の成功／失敗の境界を調べることにより、半導体装置のばらつきを知得することができる。
【００５１】
図６は、図１のシステムにおけるメモリコントローラ４の内部に設けられるバッファ能力調整用回路の一構成例を示す図である。なお、説明の簡単化のため、同図では一つの半導体メモリに対応する回路構成のみを示しているが、実際には、調整の対象となる半導体メモリの数と同じ数の調整用回路が設けられる。
【００５２】
メモリコントローラ４の内部には、レジスタ４１、信号制御部４２、ドライバ４３などが設けられる。
【００５３】
レジスタ４１は、半導体装置のバッファ能力を調整するためのバッファ能力調整用データを設定するためのものである。このレジスタ４１に対する設定処理は、ＢＩＯＳ３などのソフトウェアによって行われる。
【００５４】
信号制御部４２は、レジスタ４１に設定されたデータの内容に従ってドライバ４３の信号出力を制御する。
【００５５】
ドライバ４３は、信号制御部４２に制御され、半導体装置へ供給すべき信号の強度を変更して出力する。
【００５６】
なお、上記回路構成は、図２や図３のシステムにおけるメモリコントローラ４にも適用できる。
【００５７】
次に、図７を参照して、図１のシステムの動作について説明する。
システムの電源がオンされると（ステップＡ１）、ＢＩＯＳ３が起動される（ステップＡ２）。これにより、システム内のハードウェアに関する設定処理が行われる。その際に、メモリモジュール２のＲＯＭ５に記憶されている特性ばらつき情報がＢＩＯＳ３によって読み出される（ステップＡ３）。
【００５８】
そして、ＢＩＯＳ３により、読み出された特性ばらつき情報に基づいて各半導体メモリのバッファ能力の最適値が導出され（ステップＡ４）、半導体メモリ１ａ〜１ｄのバッファ能力を適度に調整するための設定処理がメモリコントローラ４に対して行われる（ステップＡ５）。
【００５９】
メモリコントローラ４に対する設定処理が行われると、その設定内容に従って、半導体メモリ１のバッファ能力を適度にする信号強度の信号がメモリコントローラ４から半導体メモリ１に供給される（ステップＡ６）。
【００６０】
なお、上記ステップＡ４において導出されたバッファ能力の最適値を所定の記憶部に保存しておき、次回システムが起動されたときにはＲＯＭ５からの読み出し処理を行わずに、保存しておいた最適値を使用してメモリコントローラ４に対する設定処理を行うようにしてもよい。
【００６１】
図２のシステムの動作は、図１のシステムの動作と同様である。ただし、バッファ能力の調整の対象は一つの半導体メモリ１となる。また、特性ばらつき情報は半導体メモリ１内の記憶部に記憶されているため、特性ばらつき情報はその記憶部から読み出されることになる。
【００６２】
次に、図８を参照して、図３のシステムの動作について説明する。
システムの電源がオンされると（ステップＢ１）、ＢＩＯＳ３が起動される（ステップＢ２）。これにより、システム内のハードウェアに関する設定処理が行われる。その際に、半導体メモリ１の温度を検出する温度センサから、温度情報がＢＩＯＳ３によって読み出される（ステップＢ３）。
【００６３】
そして、ＢＩＯＳ３により、読み出された温度情報に基づいて各半導体メモリのバッファ能力の最適値が導出され（ステップＢ４）、半導体メモリ１ａ〜１ｄのバッファ能力を適度に調整するための設定処理がメモリコントローラ４に対して行われる（ステップＢ５）。
【００６４】
メモリコントローラ４に対する設定処理が行われると、その設定内容に従って、半導体メモリ１のバッファ能力を適度にする信号強度の信号がメモリコントローラ４から半導体メモリ１に供給される（ステップＢ６）。
【００６５】
このように、本実施形態によれば、メモリモジュールや半導体メモリなどの半導体装置の特性ばらつき情報もしくは特性情報、属性情報を予め所定の位置に保存しておき、半導体装置の使用時にはその情報を参照することによって半導体装置のバッファ能力を適度に設定することが可能となる。また、半導体装置を実際に動作させ、波形測定を行って特性ばらつき情報を得ることによって半導体装置のバッファ能力を適度に設定することも可能となる。また、半導体装置の温度情報を利用することによっても、半導体装置のバッファ能力を適度に設定することが可能となる。これにより、半導体装置にて適切な信号品質が得られるため、当該半導体装置の誤動作防止や素子破壊防止を実現できる。
【００６６】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変形して実施することが可能である。
【００６７】
【発明の効果】
以上詳記したように本発明によれば、半導体装置のバッファ能力を適度に設定し、信号波形の品質を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体バッファ能力調整システムの構成を示す図。
【図２】図１に示したシステムの変形例を示す図。
【図３】図２に示したシステムの変形例を示す図。
【図４】半導体の入力信号波形を説明するための図。
【図５】半導体装置の特性ばらつき情報を取得する手法を分類して示す図。
【図６】図１のシステムにおけるメモリコントローラの内部に設けられるバッファ能力調整用回路の一構成例を示す図。
【図７】図１のシステムの動作を説明するためのフローチャート。
【図８】図３のシステムの動作を説明するためのフローチャート。
【符号の説明】
１…半導体メモリ
２…メモリモジュール
３…ＢＩＯＳ
４…メモリコントローラ
５…ＲＯＭ
６…温度センサ
４１…レジスタ
４２…信号制御部
４３…ドライバ
Claims (13)
- 半導体装置の固有の電気的特性を示す特性情報を記憶した記憶部を具備し、その記憶部に記憶されている前記特性情報に基づいて、前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整できるようにしたことを特徴とする半導体装置。
- 前記特性情報は、前記半導体装置の製造段階において測定されたものであることを特徴とする請求項１記載の半導体装置。
- 半導体装置のスルーレート、ドライブ能力、電圧振幅、電流特性のうちの少なくとも一つを示す特性情報を記憶した記憶部を具備し、その記憶部に記憶されている特性情報を参照して前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整できるようにしたことを特徴とする半導体装置。
- 半導体装置の製造メーカ、製造工場、製造ロット、製造プロセスのうちの少なくとも一つを示す属性情報を記憶した記憶部を具備し、その記憶部に記憶されている属性情報を参照して前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整できるようにしたことを特徴とする半導体装置。
- 半導体装置の特性ばらつき情報、前記半導体装置の特性情報、前記半導体装置の属性情報のうちの少なくとも一つを記憶した記憶部を有する半導体装置と、
前記記憶部に記憶されている情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整する手段と
を具備したことを特徴とする半導体バッファ能力調整システム。 - 半導体装置の固有の電気的特性を示す特性情報を記憶した記憶部を具備する半導体装置と、
前記記憶部に記憶されている情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整する手段と
を具備したことを特徴とする半導体バッファ能力調整システム。 - 半導体装置と、
前記半導体装置の温度を検出する温度センサと、
前記温度センサから得られる温度情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整する手段と
を具備したことを特徴とする半導体バッファ能力調整システム。 - 半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、
前記半導体装置の固有の電気的特性を示す特性情報を当該半導体装置の内部に予め記憶しておき、
前記特性情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする半導体バッファ能力調整方法。 - 前記特性情報は、前記半導体装置の製造段階において測定されたものであることを特徴とする請求項８記載の半導体バッファ能力調整方法。
- 半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、
前記半導体装置のスルーレート、ドライブ能力、電圧振幅、電流特性のうちの少なくとも一つを示す特性情報を当該半導体装置の内部に予め記憶しておき、
前記特性情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする半導体バッファ能力調整方法。 - 半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、
前記半導体装置の製造メーカ、製造工場、製造ロット、製造プロセスのうちの少なくとも一つを示す属性情報を当該半導体装置の内部に予め記憶しておき、
前記属性情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする半導体バッファ能力調整方法。 - 半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、
前記半導体装置の特性ばらつき情報、前記半導体装置の特性情報、前記半導体装置の属性情報のうちの少なくとも一つを当該半導体装置の内部に予め記憶しておき、
前記属性情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする半導体バッファ能力調整方法。 - 半導体装置のバッファ能力を調整する半導体バッファ能力調整方法であって、
前記半導体装置の温度を温度センサで検出し、
前記温度センサから得られる温度情報に基づいて前記半導体装置への入力信号を調整することにより、前記半導体装置のバッファ能力を調整することを特徴とする半導体バッファ能力調整方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001205150A JP3588599B2 (ja) | 2001-07-05 | 2001-07-05 | 半導体バッファ能力調整方法、半導体バッファ能力調整システム、及び半導体装置 |
| TW091114660A TW591397B (en) | 2001-07-05 | 2002-07-02 | Adjusting method for semiconductor buffer capacity, electric system and semiconductor device |
| US10/187,846 US20030016574A1 (en) | 2001-07-05 | 2002-07-03 | Method of adjusting semiconductor buffer capability of semiconductor device, electronic system, and semiconductor device |
| CN02149887.3A CN1427348A (zh) | 2001-07-05 | 2002-07-05 | 半导体缓冲能力调整方法、电子系统和半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001205150A JP3588599B2 (ja) | 2001-07-05 | 2001-07-05 | 半導体バッファ能力調整方法、半導体バッファ能力調整システム、及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003023349A JP2003023349A (ja) | 2003-01-24 |
| JP3588599B2 true JP3588599B2 (ja) | 2004-11-10 |
Family
ID=19041517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001205150A Expired - Fee Related JP3588599B2 (ja) | 2001-07-05 | 2001-07-05 | 半導体バッファ能力調整方法、半導体バッファ能力調整システム、及び半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20030016574A1 (ja) |
| JP (1) | JP3588599B2 (ja) |
| CN (1) | CN1427348A (ja) |
| TW (1) | TW591397B (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7844747B2 (en) * | 2002-06-05 | 2010-11-30 | Stmicroelectronics, Inc. | Performance tuning using encoded performance parameter information |
| DE10343524B4 (de) * | 2003-09-19 | 2005-07-21 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Betreiben von elektronischen Halbleiterbausteinen über Signalleitungen |
| US7188208B2 (en) * | 2004-09-07 | 2007-03-06 | Intel Corporation | Side-by-side inverted memory address and command buses |
| KR100564635B1 (ko) * | 2004-10-25 | 2006-03-28 | 삼성전자주식회사 | 메모리 모듈 내에서의 인터페이스 타이밍을 제어하는메모리 시스템 및 그 방법 |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| WO2007028109A2 (en) * | 2005-09-02 | 2007-03-08 | Metaram, Inc. | Methods and apparatus of stacking drams |
| US7590473B2 (en) * | 2006-02-16 | 2009-09-15 | Intel Corporation | Thermal management using an on-die thermal sensor |
| KR101005816B1 (ko) * | 2006-03-31 | 2011-01-05 | 후지쯔 가부시끼가이샤 | 메모리 장치, 그 제어 방법, 그 제어 프로그램을 저장한 컴퓨터로 판독 가능한 기록매체, 메모리 카드, 회로 기판 및 전자 기기 |
| WO2007116486A1 (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
| WO2007116487A1 (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、そのエラー訂正の支援方法、その支援プログラム、メモリ・カード、回路基板及び電子機器 |
| JP5023539B2 (ja) * | 2006-04-11 | 2012-09-12 | 富士通セミコンダクター株式会社 | 半導体装置及び信号処理方法 |
| JP2008147563A (ja) * | 2006-12-13 | 2008-06-26 | Sharp Corp | ばらつきのあるｌｅｄによる均一バックライトの製造方法 |
| WO2009139101A1 (ja) | 2008-05-13 | 2009-11-19 | パナソニック株式会社 | 電子機器システム、および半導体集積回路のコントローラ |
| JP2010117987A (ja) * | 2008-11-14 | 2010-05-27 | Denso Corp | メモリ制御装置、およびメモリ制御プログラム |
| JP2010178262A (ja) * | 2009-02-02 | 2010-08-12 | Fujitsu Semiconductor Ltd | ドライバストレングス調整回路、半導体集積回路、及びドライバストレングスの調整方法 |
| JP5541373B2 (ja) * | 2011-01-13 | 2014-07-09 | 富士通株式会社 | メモリコントローラ、及び情報処理装置 |
| JP4875208B2 (ja) * | 2011-02-17 | 2012-02-15 | 株式会社東芝 | 情報処理装置 |
| CN103324526B (zh) * | 2012-03-19 | 2016-12-07 | 联想(北京)有限公司 | 一种调用传感器的方法 |
| JP5498529B2 (ja) * | 2012-05-11 | 2014-05-21 | 株式会社東芝 | 記憶装置及び情報処理装置 |
| KR102555452B1 (ko) * | 2018-08-16 | 2023-07-17 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치, 이의 동작 방법 및 이를 포함하는 시스템 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598540A (en) * | 1992-09-30 | 1997-01-28 | Texas Instruments Incorporated | Memory module including read-write memory and read-only configuration memory accessed only sequentially and computer system using at least one such module |
| US5802550A (en) * | 1996-01-17 | 1998-09-01 | Apple Computer, Inc. | Processor having an adaptable mode of interfacing with a peripheral storage device |
| JPH09293015A (ja) * | 1996-04-24 | 1997-11-11 | Mitsubishi Electric Corp | メモリシステムおよびそれに用いられる半導体記憶装置 |
| JP2000012787A (ja) * | 1998-06-10 | 2000-01-14 | Lucent Technol Inc | 集積回路デバイスおよび集積回路に用いる抵抗性素子を形成する方法 |
| WO2002069464A1 (fr) * | 2001-02-23 | 2002-09-06 | Fujitsu Limited | Emetteur lumineux |
-
2001
- 2001-07-05 JP JP2001205150A patent/JP3588599B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-02 TW TW091114660A patent/TW591397B/zh not_active IP Right Cessation
- 2002-07-03 US US10/187,846 patent/US20030016574A1/en not_active Abandoned
- 2002-07-05 CN CN02149887.3A patent/CN1427348A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1427348A (zh) | 2003-07-02 |
| US20030016574A1 (en) | 2003-01-23 |
| JP2003023349A (ja) | 2003-01-24 |
| TW591397B (en) | 2004-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3588599B2 (ja) | 半導体バッファ能力調整方法、半導体バッファ能力調整システム、及び半導体装置 | |
| KR101393311B1 (ko) | 프로세스 변화량을 보상하는 멀티 칩 패키지 메모리 | |
| US7602593B2 (en) | Semiconductor device | |
| US9608632B1 (en) | Resistance calibration method and related calibration system | |
| US20030206075A1 (en) | Method to find a value within a range using weighted subranges | |
| US20060285575A1 (en) | Thermal sensing apparatus and computer system incorporating the same | |
| US10630289B1 (en) | On-die-termination circuit and control method for of the same | |
| US20070143584A1 (en) | Method and apparatus for initializing operational settings of an integrated circuit | |
| US6281738B1 (en) | Bus driver, output adjusting method and driver | |
| US11908517B2 (en) | Memory device and method for operating the same | |
| KR100570103B1 (ko) | 정합 커패시터를 구비한 메모리 모듈 및 메모리 시스템 | |
| JP7296915B2 (ja) | 半導体スイッチ駆動装置及び電力変換装置 | |
| US20050140413A1 (en) | Driving device using CMOS inverter | |
| US20240055041A1 (en) | Semiconductor device for memory device | |
| US8395952B2 (en) | Semiconductor memory device with a skew signal generator for adjusting a delay interval of internal circuitry | |
| JPH04317365A (ja) | 半導体集積回路及びそれを含むデータ処理システム | |
| JP5314577B2 (ja) | 半導体集積回路 | |
| TWI833364B (zh) | 用於記憶體裝置的半導體裝置 | |
| US20220310150A1 (en) | Electronic apparatus | |
| US20230194576A1 (en) | Power module device and temperature detection method thereof | |
| US20220359035A1 (en) | Integrated circuit test apparatus | |
| US10211819B2 (en) | Input buffer circuit | |
| US20160173093A1 (en) | Method for performing signal driving control in an electronic device with aid of driving control signals, and associated apparatus | |
| JP2009188881A (ja) | 半導体装置 | |
| TW202407701A (zh) | 用於記憶體裝置的半導體裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040720 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040810 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040816 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070820 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |