JP2009188881A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置において、ユーザボードの違いや製造ばらつきがあっても、電源共振ノイズによる問題を回避することができる技術を提供する。
【解決手段】半導体装置内の電源ノイズを観測する電源ノイズ観測回路１と、電源ノイズ観測回路１の出力に基づいて、生成クロック３０１の周波数が変化するクロック生成回路２と、生成クロック３０１が入力される演算回路ブロック３と、を備える。そして、前記電源ノイズ観測回路１によって観測される電源ノイズが低減するように、生成クロック３０１の周波数が調整される。
【選択図】図１

Description

本発明は、半導体装置に関し、特にパーソナルコンピュータ、サーバ、ルータ、ストレージなどの情報処理機器、車載用情報端末、及びテレビ、カメラなどの情報家電等を構成する汎用チップや汎用メモリに関する。

本発明者が検討した技術として、半導体装置においては、例えば、以下の技術が考えられる。

汎用チップやメモリはユーザの使用環境が多岐にわたる。その一例として、汎用チップが搭載されたプリント基板の概略図を図１３に示す。

図１３に示すように、汎用チップ１０が載ったパッケージ２０−１がユーザボード３０に搭載されている。同様にして、他の機能を提供する他チップ１１−１，１１−２がそれぞれ載ったパッケージ２０−２，２０−３もユーザボード３０に搭載されている。汎用チップ１０はユーザボード３０からパッケージ２０−１を通して給電されるが、ユーザが求める機能は製品毎に異なるため、給電系もユーザボード毎に異なる。また、他チップ１１−１，１１−２の組み合わせもユーザ製品の仕様に依るため、他チップ１１−１，１１−２に起因する電源ノイズもユーザ製品によって異なる。これらに加えて、半導体チップには製造ばらつきがあるため、ユーザが製品を組み立てた後に、半導体チップ設計時には想定していなかった電源共振ノイズが発生することがあり、動作不良や電磁放射などの問題を引き起こす場合があった。

電源共振ノイズは複数の半導体チップを１つのパッケージ上に載せるＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）やＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）などの高密度実装で一層顕在化している。

図１４にＳＩＰの一例を示す。ＳＩＰは、図１３のパッケージ２０−１と同様にユーザボード３０に搭載されるパッケージであるが、複数の半導体チップが１つのパッケージに載っている点が異なっている。汎用チップ１０がパッケージ２０−４上に搭載され、ボンディングワイヤ２５によってパッケージ２０−４に接続される。また、汎用チップ１０上部に他の機能を提供する他チップ１１−１，１１−２が積層され、同様にボンディングワイヤ２５によってパッケージ２０−４に接続される。これによって、ユーザボードに接続される半田ボール２６からパッケージ２０−４の内部配線を通して、汎用チップ１０及び他チップ１１−１，１１−２に給電が行われる。ＳＩＰの場合、パッケージの給電系を汎用チップ１０と他チップ１１−１，１１−２で共有するため、汎用チップ１０は他チップ１１−１，１１−２による電源ノイズの影響を受けやすく、後で詳述するように電源共振ノイズが発生しやすい。

また、図１５にＰＯＰの一例を示す。ＰＯＰも、図１３のパッケージ２０−１と同様にユーザボード３０に搭載されるパッケージであるが、パッケージの上にパッケージが積層されている点が異なっている。パッケージ２０−５上に半田ボール２６を挟んで、パッケージ２０−６が積層されている。図示されていないが、パッケージ２０−５上に汎用チップ１０が搭載され、パッケージ２０−６上に他の機能を提供する他チップ１１−１が搭載される。ＰＯＰもＳＩＰと同様に汎用チップ１０と他チップ１１−１がパッケージの給電系を共有するため、他チップ１１−１の動作ノイズの影響を受けやすく、電源共振ノイズが発生しやすい。

以上の問題を解決する方法が特許文献１で開示されている。特許文献１では、チップ内に電源共振による電圧変動を検出するモニタリング回路と可変容量部を搭載し、モニタリング回路で電源共振を検知すると、可変容量部の容量を変化させることで、給電系の反共振点の周波数を移動させる。これによって、製品個体毎に給電系インピーダンスのばらつきがあっても、チップ動作によって流れる電流の周波数と、給電系インピーダンスの反共振周波数をずらすことができるため、電源共振ノイズを低減することができる。しかし、給電系インピーダンスの反共振点の周波数を移動させるためには、変化させるキャパシタンス量を大きなものとする必要があり、チップ上で可変容量部には大きな面積が必要になる。このため、他の回路を搭載可能なエリアの面積が縮小されてチップ設計が困難になったり、チップサイズが増大してコスト増加を招いたりする問題がある。

また、第２の方法として特許文献２で開示されている方法では、チップ内に電圧比較器を搭載し、チップ内の電源−グラウンド間に可変抵抗を配置する。そして、動作時に当該電圧比較器で電源共振ノイズを検知したとき、当該可変抵抗の抵抗値を小さくすることで、反共振点のインピーダンス値を下げる。これにより電源共振ノイズを小さくし、電源ノイズを低減する。しかし、この方法では電源共振ノイズが発生するたびに、チップ内の電源とグラウンドの間に大きな電流を流すことになるため、消費電力が増大するという問題がある。
特開２００７−２２１０４６号公報 特開２００３−２５８６１２号公報

ところで、前記のような半導体装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、汎用チップや汎用メモリは半導体の製造ばらつきに加えて、ユーザの使用条件が多岐に渡るため、設計時には想定できない電源共振ノイズが発生し、動作不良や電磁放射などを引き起こす問題がある。

そこで、本発明の１つの目的は、半導体装置において、ユーザボードの違いや製造ばらつきがあっても、電源共振ノイズによる問題を回避することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、代表的な実施例による半導体装置は、半導体装置内の電源ノイズを観測する電源ノイズ観測回路と、前記電源ノイズ観測回路の出力に基づいて、生成クロックの周波数が変化するクロック生成回路と、前記生成クロックが入力される回路ブロックと、を備えたものである。そして、前記電源ノイズ観測回路によって観測される電源ノイズが低減するように、前記生成クロックの周波数が調整される。

また、他の代表的な実施例による半導体装置は、半導体装置内の電源ノイズを観測する第１の電源ノイズ観測回路と、前記第１の電源ノイズ観測回路の出力に基づいて、生成クロックの周波数が変化するクロック生成回路と、前記生成クロックが入力される回路ブロックと、を含む第１半導体チップと、第２の電源ノイズ観測回路を含み、前記生成クロックが入力される第２半導体チップと、を備えたものである。そして、前記第１及び第２の電源ノイズ観測回路によって観測される電源ノイズが低減するように、前記生成クロックの周波数が調整される。

また、他の代表的な実施例による半導体装置は、半導体装置内の電源ノイズを観測する電源ノイズ観測回路を含む第３半導体チップと、前記電源ノイズ観測回路の出力に基づいて、生成クロックの周波数が変化するクロック生成回路と、前記生成クロックが入力される回路ブロックと、を含む第１半導体チップと、前記生成クロックが入力される第２半導体チップと、を備えたものである。そして、前記電源ノイズ観測回路によって観測される電源ノイズが低減するように、前記生成クロックの周波数が調整される。

代表的な実施例によれば、ユーザ製品組み立て後に、電源共振ノイズが十分小さくなるように動作周波数を調整するため、ユーザボードの違いや製造ばらつきがあっても、電源共振ノイズによる問題を回避することが可能になる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本発明の実施の形態１について、図１〜図８を用いて説明する。図１は本発明の実施の形態１による半導体装置において、汎用チップの構成例を示すブロック図、図２（ａ），（ｂ）は電源ノイズ観測回路に含まれる遅延観測回路の構成例及び動作例を示す図、図３は多段インバータ部の構成例を示す図、図４はユーザボードに搭載されたＳＩＰの給電系等価回路を示す図、図５は本発明の前提として検討した汎用チップの給電系インピーダンスと電流スペクトルとノイズ電圧スペクトルとを示す図、図６はユーザ製品個体毎の給電系インピーダンスのばらつきを示す図、図７は本実施の形態１の給電系インピーダンスと電流スペクトルとノイズ電圧スペクトルとを示す図、図８は本実施の形態１の電源共振ノイズ低減プロセスのフローチャートを示す図である。

まず、図１により、本実施の形態１による半導体装置の構成を説明する。本実施の形態１の汎用チップ１０は、本発明の前提として検討した図１４のパッケージ２０−４に搭載された汎用チップ１０に相当し、実装条件に関しては図１４と同じなので、説明の繰り返しを省略する。また、汎用チップ１０は、図１３のユーザボードや図１５のＰＯＰの汎用チップに応用しても同じ効果を有する。なお、汎用チップ１０は、本実施の形態１による半導体装置を構成する半導体チップであり、周知の半導体製造技術により、１つの半導体基板上に集積回路が形成されたものである。

図１は本実施の形態１の汎用チップ１０の概略図である。汎用チップ（第１半導体チップ）１０は、後述する電源ノイズ観測回路１と、クロック生成回路２と、演算回路ブロック３と、を有している。電源ノイズ観測回路１と演算回路ブロック３は、チップ内電源電圧分配線４００及びチップ内グラウンド電圧分配線４０１により、電源及びグラウンドを共有しているので、電源ノイズ観測回路１は演算回路ブロック３が影響を受ける電源ノイズを測定することができる。そして、電源ノイズ観測回路１は、測定したノイズ情報２００をクロック生成回路２に送信する。クロック生成回路２は、ノイズ情報２００を基に生成クロック３０１の周波数を決定し、外部クロックφから生成クロック３０１を生成して、演算回路ブロック３に生成クロック３０１を供給する。なお、演算回路ブロック３は、論理演算回路、ロジック回路及びアナログ回路等の回路である。

続いて、電源ノイズ観測回路１の具体例を示すが、これ以外の観測回路を用いても本発明は実施可能であり、本発明はこの回路に制限されるものではない。

電源ノイズ観測回路１としては、直列にＣＭＯＳインバータ回路を接続した多段インバータ部を、信号が通過するのに要する時間を測定する遅延観測回路が、回路面積が小さく時間分解能が高いという点で、本発明に適している。

ここで遅延観測回路について詳述する。ＣＭＯＳインバータはゲートへの入力信号を反転して次段へと反転論理を伝える回路であるが、信号伝達のためにはインバータの負荷容量のチャージ・ディスチャージが必要なために、一定の遅延時間を要する。この遅延時間は電源−グラウンドの電圧差に依存するため、インバータの遅延時間を測定することで、電源電圧の変動を知ることができる。この特性を用いて電源ノイズを測定するのが遅延観測回路である。

図２（ａ）に、電源ノイズ観測回路１に含まれる遅延観測回路の概略図を示す。また、遅延観測回路によって得られる波形を図２（ｂ）に示す。波形入力ポイント１０６に入力された入力ステップ波形１１０は、多段インバータ１００を通過後にＥＸＯＲ回路１２０で入力ステップ波形１１０と排他的論理和がとられる。入力ステップ波形１１０と多段インバータ１００を通過したステップ波形１１１の排他的論理和をとることで、多段インバータ１００を通過するのに要した遅延時間の幅を持ったパルス波形１１３が得られる。パルス波形１１３のパルス幅をパルス幅測定回路１２４で測定し、これから電源電圧変動に換算することで、多段インバータ１００を信号が伝わる時刻における電源ノイズ電圧を取得することができる。なお、パルス幅測定回路１２４は外部クロックに対する入力信号の位相差を測定する回路などで実現できる。

また、多段インバータ１００は、図３のように構成しても良い。図３の多段インバータ１００は、セレクタ１２２−１〜１２２−４によって、多段インバータ１００をインバータブロック１０１〜１０４に分割しており、その段数を段数セレクト信号１３２−１〜１３２−４に応じて切り替えられるようになっている。これは、遅延観測回路には、インバータ段数を増やすと電圧分解能が向上する一方で、時間分解能が低下するというトレードオフがあるため、観測したいノイズの電圧レベルと時間幅に応じてインバータ段数を切り替えられるようにしてある。ただし、測定した遅延時間にセレクタ１２２−１〜１２２−４通過による遅延時間も含まれてしまうため、セレクタ１２２−１〜１２２−４のみを通過させ、セレクタ１２２−１〜１２２−４通過に必要な時間を求めて、差し引くことが可能にしてある。すなわち、複数のセレクタ１２２−１〜１２２−４の設定により、信号が通過するインバータ段数を０にすることができ、セレクタ１２２−１〜１２２−４を通過するのに要する時間を求めて、多段インバータ部通過に要するその時間から差し引くことができる。

次に、汎用チップ１０が電源共振ノイズを低減する方法について説明する。

まず、電源共振ノイズについて詳述する。図４は、ＳＩＰがユーザボードに搭載されているシステムの給電系を電気的等価回路で表現したものである。ユーザボード３０の等価回路３０ａは電源の電圧源Ｖ１とインダクタンスＬ１，Ｌ２及びキャパシタンスＣ１で構成され、パッケージ２０の等価回路２０ａはインダクタンスＬ３〜Ｌ６とキャパシタンスＣ２で構成される。また、汎用チップ１０の等価回路１０ａは電流源Ｉ１とキャパシタンスＣ３で構成され、他の機能を提供する他チップ１１−１，１１−２の等価回路１１ａ−１，１１ａ−２は電流源Ｉ２，Ｉ３とインダクタンスＬ７〜Ｌ１０及びキャパシタンスＣ４，Ｃ５で構成される。

次に、図４に示した給電系において、電源共振ノイズが発生する仕組みを説明する。図５（ａ）は汎用チップの等価回路１０ａの位置で測定した給電系インピーダンス１４０を周波数に対してとったものであり、図５（ｂ）は汎用チップ１０の動作によって電流源Ｉ１を流れる電流の電流スペクトル１４１であり、図５（ｃ）は汎用チップ１０での電源のノイズ電圧スペクトル１４２である。前述したように、汎用チップ１０の給電系はインダクタンスとキャパシタンスによって構成されているため、給電系インピーダンス１４０は反共振周波数ｆ_１で反共振点６０を持つ。他方で、汎用チップ１０の電流スペクトル１４１は動作周波数ｆ_０の電流成分７０とその整数倍および整数分の１倍の周波数の高調波の電流成分７１−１〜７１−６を持っている。ここで、ノイズ電圧は電流とインピーダンスの積であるため、動作周波数ｆ_０の電流成分７０及び高調波の電流成分７１−１〜７１−６の周波数と反共振周波数ｆ_１が一致すると、大きな共振ノイズ成分７５が発生する。

この電源共振ノイズを低減するには、反共振周波数ｆ_１と、動作周波数ｆ_０の電流成分７０及び高調波の電流成分７１−１〜７１−６の周波数が一致しないようにすれば良い。しかし、前述したように、ユーザ製品毎にユーザボードの等価回路３０ａは異なるため、インダクタンスＬ１，Ｌ２とキャパシタンスＣ１の値はユーザ製品毎に異なる。また、半導体チップの製造ばらつきによってキャパシタンスＣ３〜Ｃ５の値がばらつく。これより、図６に示すように、製品個体毎に反共振周波数ｆ_１はさまざまな周波数をとる。このため、製品組み立て前の時点で反共振周波数ｆ_１と動作周波数ｆ_０の電流成分７０及び高調波の電流成分７１−１〜７１−６の周波数を一致しないようにする確実な手段がない。

そこで本実施の形態１では、図７に示すように製品組み立て後に製品個体毎にチップの動作周波数を変化させることで、電源共振ノイズを低減する。図７（ａ）は、ある製品個体の給電系インピーダンス１４０を示しており、給電系インピーダンス１４０は反共振周波数ｆ_１で反共振点６０を持つ。図７（ｂ）に示したのは、汎用チップ１０を流れる電流スペクトル１４１であるが、動作周波数ｆ_０を変化させることで、動作周波数ｆ_０の電流成分７０だけでなく、動作周波数ｆ_０の整数倍及び整数分の１倍の周波数を持った高調波の電流成分７１−１〜７１−６の周波数も変化する。

図５に示した例では、高調波の電流成分７１−３が反共振周波数ｆ_１と一致していたが、動作周波数ｆ_０を僅かに高くシフトさせることで、高調波の電流成分７１−３の周波数も高い方へ移動し、図７（ｃ）のノイズ電圧スペクトル１４２に示すように、電源共振を起因とした共振ノイズ成分７５を大きく低減することができる。

次に、動作周波数ｆ_０を決定する手法の一例を示す。ただし、本発明の実施の形態における汎用チップ１０は、これ以外の手法を採ることも可能であり、本発明はこれに制限されるものではない。

図８は、汎用チップ１０の起動時に動作周波数ｆ_０を決定するためのフローチャートである。Ｓｔｅｐ１−１では電源が投入される。Ｓｔｅｐ１−２では電源電圧の安定を待ち、クロック生成を開始するなどのチップ動作準備を行う。また、製品の給電系インピーダンスは大きく変化することはないので、２回目以降の場合は動作周波数ｆ_０として前回起動時の周波数を使用すればよく、このステップで汎用チップ１０内のＥＰＲＯＭから前回のクロック周波数を読み出して適用する。Ｓｔｅｐ１−３では、初めての起動かどうかを判定しており、２回目以降なら動作周波数ｆ_０の決定プロセスＳｔｅｐ１−４〜Ｓｔｅｐ１−８は省略する。Ｓｔｅｐ１−４では、演算回路ブロック３でノイズ発生テスト動作を開始する。ノイズ発生テスト動作とは、演算回路ブロック３の回路を一斉に動作させ、ワーストケースの電源ノイズを発生させるためのテスト動作であり、もし、反共振周波数ｆ_１と電流成分の周波数が一致しているならば、電源共振ノイズが発生する。Ｓｔｅｐ１−５では電源ノイズ観測回路１で、電源の電圧変動をモニタリングし、その最大値を汎用チップ１０内のメモリに記録する。Ｓｔｅｐ１−６では、一通りノイズ電圧観測したら、当該ノイズ発生テスト動作を終了する。Ｓｔｅｐ１−７では、Ｓｔｅｐ１−５で記録したノイズ電圧最大値が基準値以下かどうかを判定する。基準値よりも大きければ、電源共振ノイズが発生していたと判断し、Ｓｔｅｐ１−１０に進む。Ｓｔｅｐ１−１０ではノイズ情報２００によりクロック生成回路２の生成クロック３０１の周波数をシフトさせ、Ｓｔｅｐ１−４に戻る。このループを繰り返して電源共振ノイズが基準値以下になったら、Ｓｔｅｐ１−８に進み、動作周波数を決定するとともに、決定した動作周波数を汎用チップ１０内のＥＰＲＯＭに書き込む。Ｓｔｅｐ１−９では次の起動処理へ進む。なお、汎用チップ１０内のＥＰＲＯＭは、書き換え可能な不揮発性メモリであれば、フラッシュメモリ等の他のメモリであってもよい。

以上のような手法で、電源共振ノイズを低減する動作周波数を求める。他にも、動作周波数ｆ_０を掃引しながらノイズを測定することで、ノイズが最小になる動作周波数を探索する方法が考えられる。

したがって、本実施の形態１による半導体装置によれば、ユーザ製品による給電系の違いや、チップ製造ばらつきがあっても、汎用チップ１０の電源共振ノイズを確実に低減することができる。

（実施の形態２）
本発明の実施の形態２について、図９を用いて説明する。図９は、本発明の実施の形態２による半導体装置において、ＳＩＰに搭載された汎用チップ１０と他の機能を提供する他チップ１１−１，１１−２との接続関係を示す図である。

本実施の形態２は、汎用チップ１０自身の動作周波数に加えて、メモリなど他の機能を提供する他チップへ供給するクロックの周波数も調整する点が、前記実施の形態１と異なる。

図９は、ＳＩＰに搭載された汎用チップ（第１半導体チップ）１０と他の機能を提供する他チップ（第２半導体チップ）１１−１，１１−２の接続関係を示しており、汎用チップ１０は、本発明の前提として検討した図１４の汎用チップ１０に相当するものである。このため、実装条件は図１４と同じであるので、説明を省く。また、本実施の形態２の汎用チップ１０は、図１３のユーザボード３０や図１５のＰＯＰに搭載しても、同じ効果を有する。

図９に示すように、本実施の形態２による半導体装置において、パッケージ２０−４に搭載された汎用チップ１０、メモリ等の他チップ１１−１，１１−２は、パッケージ上の電源電圧分配線４１０と、パッケージ上のグラウンド電圧分配線４１１と、を共有している。汎用チップ１０は、電源ノイズ観測回路１と、クロック生成回路２と、演算回路ブロック３と、を有している。電源ノイズ観測回路１は、演算回路ブロック３の感じる電源ノイズを測定して、ノイズ情報２００をクロック生成回路２に送信する。クロック生成回路２は、ノイズ情報２００を基にクロック周波数を決定し、外部クロックφから、チップ内の生成クロック３０１と、他チップ向けクロック３０２，３０３と、を生成する。他方で、汎用チップ１０と他チップ１１−１，１１−２は通信バス８０で接続されており、汎用チップ１０が他チップ１１−１，１１−２の動作を制御する。

次に、本実施の形態２の電源共振ノイズ低減方法について説明する。前述したように、汎用チップ１０と他チップ１１−１，１１−２はパッケージ上の電源電圧分配線４１０とパッケージ上のグラウンド電圧分配線４１１を共有しているため、汎用チップ１０内の電源ノイズ観測回路１によって、汎用チップ１０及び他チップ１１−１，１１−２を含めた系の電源ノイズを観測することができる。他方で、他チップ１１−１，１１−２の動作周波数は、汎用チップ１０内のクロック生成回路２による他チップ向けクロック３０２，３０３によって決定される。

また、汎用チップ１０が他チップ１１−１，１１−２の動作を制御するため、前記実施の形態１の図７及び図８で示した手法を、他チップ１１−１，１１−２を含めた系で汎用チップ１０が実行することで、当該系全体に対して電源共振ノイズの低減をすることができる。例えば、図８のフローチャートに示した方法では、Ｓｔｅｐ１−４でのノイズ発生テスト動作を汎用チップ１０が演算回路ブロック３に命じるとともに、通信バス８０を通して、他チップ１１−１，１１−２に対してもノイズ発生テスト動作を命じることで、当該系全体での電源共振ノイズをテストすることができる。これにより、当該系全体の電源共振ノイズを低減することができる。また、他チップ１１−１，１１−２がメモリである場合は、当該ノイズ発生テスト動作は、メモリに対して読み書きを行うことで実現される。この場合、メモリに特殊な回路や動作モードは必要なく、汎用メモリを使用することができる。

したがって、本実施の形態２による半導体装置によれば、他の機能を提供する他チップ１１−１，１１−２と汎用チップ１０を含めた系全体の電源共振ノイズを低減することができる。

（実施の形態３）
本発明の実施の形態３について、図１０を用いて説明する。図１０は、本発明の実施の形態３による半導体装置において、ＳＩＰに搭載された汎用チップ１０と他の機能を提供する他チップ１１−１，１１−２との接続関係を示す図である。

本実施の形態３による半導体装置は、複数のチップを含めた系の電源共振ノイズを低減する点は前記実施の形態２と同じだが、汎用チップ１０上だけではなく他の機能を提供する他チップ１１−１，１１−２上でも電源ノイズを観測する点が、前記実施の形態２と異なっている。

図１０は、ＳＩＰに搭載された汎用チップ１０と他の機能を提供する他チップ１１−１，１１−２の接続関係を示しているが、他チップ１１−１，１１−２内にそれぞれ電源ノイズ観測回路１−１，１−２が搭載されている点を除いて、図９と同じ構成になっている。このため、チップ間の接続と電源・グラウンドの接続に関しては図９と同じであり、説明を省略する。

電源ノイズ観測回路１−１，１−２は、それぞれ他チップ１１−１，１１−２の位置で感じる電源ノイズを測定する。そして、他チップ１１−１，１１−２は、それぞれ通信バス８０を介して、ノイズ情報２００−１，２００−２を汎用チップ１０へ送信する。汎用チップ１０は、自チップ内の電源ノイズ観測回路１によるノイズ情報２００と、他チップ１１−１，１１−２によるノイズ情報２００−１，２００−２に応じて、外部クロックφからクロックを生成し、演算回路ブロック３と他チップ１１−１，１１−２に生成クロック３０１と他チップ向けクロック３０２，３０３を供給する。

本実施の形態３による半導体装置は、前記実施の形態２と異なり、汎用チップ１０だけではなく、他チップ１１−１，１１−２の位置での電源ノイズを観測することができる。

したがって、本実施の形態３の半導体装置によれば、前記実施の形態２よりも正確に、汎用チップ１０と、他チップ１１−１，１１−２を含めた系全体での電源ノイズを測定することができ、当該系全体の電源共振ノイズ低減を正確に行うことが可能になる。

（実施の形態４）
本発明の実施の形態４について、図１１及び図１２を用いて説明する。図１１は、本発明の実施の形態４による半導体装置において、そのチップ及びパッケージの断面図を示しており、図１２はチップ間の接続を示している。

本実施の形態４は、複数のチップを含めた系の電源共振ノイズを低減する点は前記実施の形態２と同じだが、電源ノイズ観測回路１が、汎用チップ１０上ではなく電源ノイズ観測チップ（第３半導体チップ）１２上に搭載されている点が異なっている。

図１１は、本実施の形態４の半導体装置を、ＳＩＰに適用した場合の断面図を示す。ただし、本実施の形態４は、本発明の前提として検討した図１３のユーザボードや、図１５のＰＯＰに適用した場合も同じ効果を有する。

本実施の形態４の半導体装置は、パッケージ２０−７上に汎用チップ１０が搭載され、その上に他の機能を提供する他チップ１１−１，１１−２が積層されている。汎用チップ１０、他チップ１１−１，１１−２は、ボンディングワイヤ２５でパッケージ２０−７に接続されている。また、他チップ１１−２の上に電源ノイズ観測チップ１２が搭載されており、電源ノイズ観測チップ１２は、ボンディングワイヤ２５でパッケージ２０−７に接続される。

次に、図１２により、本実施の形態４による半導体装置のチップ間の接続を説明する。電源の接続とクロックの供給関係については、前記実施の形態２の図９と同じであるため、説明を省略する。図９と異なる点は、電源ノイズ観測回路１が電源ノイズ観測チップ１２内に配置されている点であり、電源ノイズ観測回路１で観測されたノイズ情報は、通信バス８０を介して、汎用チップ１０に送信される。電源ノイズ観測チップ１２は、給電系のインピーダンスが大きく、大きなノイズを発生する他チップ１１−２の近くに設置されるため、当該ＳＩＰの全体で一番大きな電源ノイズを測定することができる。このため、当該ノイズ情報を基に汎用チップ１０内のクロック生成回路２がクロックを生成し、汎用チップ１０内の演算回路ブロック３と他チップ１１−１，１１−２に生成クロックを供給することで、当該ＳＩＰ全体で一番電源ノイズが深刻な場所での電源共振ノイズを低減することができる。なお、電源ノイズ観測チップ１２を複数配置して、電源ノイズを低減させる位置を増やすことも可能である。

したがって、本実施の形態４の半導体装置によれば、汎用チップ１０と電源ノイズ観測チップ１２により、ＳＩＰ、ＰＯＰ及びユーザボードにおいて、もっとも深刻な電源ノイズを低減することができる。よって、全ての半導体チップに電源ノイズ観測回路を搭載しなくても、効果的に電源ノイズを低減することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態１〜４をそれぞれ適宜組み合わせてもよい。

本発明により、半導体装置の製造ばらつきやユーザボードや他チップとの相性によらず、電源共振ノイズを確実に防ぐことができるため、動作不良や電磁放射といった問題を回避することができる。また、パッケージ設計時にユーザボードの給電系インピーダンス変化分と半導体装置の製造ばらつき分を考慮して、動作周波数と反共振点を余分に離しておく必要がなくなるため、パッケージ設計の自由度向上とコストダウンが可能となる。

本発明の実施の形態１による半導体装置において、汎用チップの構成例を示すブロック図である。 （ａ）は本発明の実施の形態１による半導体装置において、電源ノイズ観測回路に含まれる遅延観測回路の概略構成を示す図、（ｂ）は遅延観測回路の動作例を示す波形図である。 本発明の実施の形態１による半導体装置において、遅延観測回路の多段インバータ部の構成例を示す図である。 本発明の実施の形態１による半導体装置において、ユーザボードに搭載されたＳＩＰの給電系の電気的等価回路を示す図である。 （ａ）は本発明の前提として検討した半導体装置において、チップの位置で測定した給電系インピーダンスを示す図、（ｂ）はチップを流れる電流スペクトルを示す図、（ｃ）はノイズ電圧スペクトルを示す図である。 本発明の前提として検討した半導体装置において、ユーザボードの違いと半導体の製造ばらつきによって反共振点が変化する様子を示す図である。 （ａ）は本発明の実施の形態１による半導体装置において、チップの位置で測定した給電系インピーダンスを示す図、（ｂ）はチップを流れる電流スペクトルを示す図、（ｃ）はノイズ電圧スペクトルを示す図である。 本発明の実施の形態１による半導体装置において、電源共振ノイズ低減プロセスを示すフローチャートである。 本発明の実施の形態２による半導体装置において、その構成例を示すブロック図である。 本発明の実施の形態３による半導体装置において、その構成例を示すブロック図である。 本発明の実施の形態４による半導体装置において、その構成例を示す断面図である。 本発明の実施の形態４による半導体装置において、その構成例を示すブロック図である。 本発明の前提として検討した半導体装置において、チップが搭載されたユーザボードの構成例を示す斜視図である。 本発明の前提として検討した半導体装置において、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅの構成例を示す斜視図である。 本発明の前提として検討した半導体装置において、Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅの構成例を示す斜視図である。

符号の説明

１ 電源ノイズ観測回路
２ クロック生成回路
３ 演算回路ブロック
１０ 汎用チップ
１０ａ 汎用チップの等価回路
１１ 他チップ
１１ａ 他チップの等価回路
１２ 電源ノイズ観測チップ
２０ パッケージ
２０ａ パッケージの等価回路
２５ ボンディングワイヤ
２６ 半田ボール
３０ ユーザボード
３０ａ ユーザボードの等価回路
４０ メモリバス
５０ 電源ライン
５１ グラウンドライン
６０ 反共振点
７０ 動作周波数の電流成分
７１−１〜７１−６ 高調波の電流成分
７５ 共振ノイズ成分
８０ 通信バス
８１ クロック配線
１００ 多段インバータ
１０１〜１０４ インバータブロック
１０５ ショートパス
１０６ 波形入力ポイント
１０７ ＥＯＲ出力信号
１１０ 入力ステップ波形
１１１，１１２ ステップ波形
１１３ パルス波形
１２０ ＥＸＯＲ回路
１２１ ＡＮＤ回路
１２２ セレクタ
１２３ インバータ
１２４ パルス幅測定回路
１３０ ステップ波形入力端子
１３１ 非動作選択信号入力端子
１３２ 段数セレクト信号
１３０ ステップ波形入力端子
１３０ ステップ波形入力端子
１３０ ステップ波形入力端子
１４０ 給電系インピーダンス
１４１ 電流スペクトル
１４２ ノイズ電圧スペクトル
２００ ノイズ情報
２１０ Ｉ／Ｏ信号
３００ 外部クロック入力信号
３０１ 生成クロック
３０２，３０３ 他チップ向けクロック
４００ チップ内電源電圧分配線
４０１ チップ内グラウンド電圧分配線
４０２ アナログ信号用電源配線
４０３ アナログ用グラウンド電源配線
４１０ パッケージ上の電源電圧分配線
４１１ パッケージ上のグラウンド電圧分配線
Ｃ１〜Ｃ５ キャパシタンス
ｆ_０ 動作周波数
ｆ_１ 反共振周波数
Ｌ１〜Ｌ１０ インダクタンス
Ｉ１〜Ｉ３ 電流源
Ｖ１ 電圧源

Claims (11)

1. 半導体装置内の電源ノイズを観測する電源ノイズ観測回路と、
   前記電源ノイズ観測回路の出力に基づいて、生成クロックの周波数が変化するクロック生成回路と、
   前記クロック生成回路から出力された前記生成クロックが入力される回路ブロックと、を有し、
   前記電源ノイズ観測回路によって観測される電源ノイズが低減するように、前記クロック生成回路から出力される前記生成クロックの周波数が調整される機能を有することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記電源ノイズ観測回路は、インバータ回路を直列に接続した多段インバータ部を有し、前記多段インバータ部を通過した信号と前記多段インバータ部に入力した信号とを比較することで、前記多段インバータ部を信号が通過するのに要する遅延時間を求め、その遅延時間から電源電圧変動を検知する機能を有することを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記多段インバータ部は、複数の多段インバータと複数のセレクタとを有し、
   前記複数のセレクタによって、前記信号が通過するインバータ段数を切り替える機能を有することを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記多段インバータ部は、前記複数のセレクタの設定により、前記信号が通過するインバータ段数を０にすることができ、前記複数のセレクタを通過するのに要する時間を求める機能を有することを特徴とする半導体装置。
5. 請求項２記載の半導体装置において、
   前記多段インバータ部通過後の信号と前記多段インバータ部の入力信号の排他的論理和をとることで、前記遅延時間をパルス幅に変換する機能を有することを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記回路ブロックで電源ノイズを発生させるテスト動作を実行し、前記電源ノイズ観測回路によって前記電源ノイズを測定し、その電源ノイズ情報を基に前記クロック生成回路で生成する前記生成クロックの周波数を変化させる処理を繰り返し、前記電源ノイズが低減される前記生成クロックの周波数を決定する機能を有することを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   書き換え可能な不揮発性メモリをさらに有し、
   初回起動時にのみ、前記生成クロックの周波数を変化させる処理を実行し、決定された前記生成クロックの周波数を前記不揮発性メモリに記録し、
   ２回目以降の起動時は、前記不揮発性メモリから前記生成クロックの周波数を読み出して使用する機能を有することを特徴とする半導体装置。
8. 請求項６記載の半導体装置において、
   前記電源ノイズ観測回路と、前記クロック生成回路と、前記回路ブロックと、を含む第１半導体チップと、
   前記第１半導体チップと電源配線を共有し、前記クロック生成回路が出力する前記生成クロックが入力される第２半導体チップと、を有し、
   前記第２半導体チップで電源ノイズを発生させるテスト動作を実行し、前記電源ノイズ観測回路によって前記電源ノイズを測定し、その電源ノイズ情報を基に前記クロック生成回路で生成する前記生成クロックの周波数を変化させる処理を繰り返し、前記電源ノイズが低減される前記生成クロックの周波数を決定する機能を有することを特徴とする半導体装置。
9. 半導体装置内の電源ノイズを観測する第１の電源ノイズ観測回路と、前記第１の電源ノイズ観測回路の出力に基づいて、生成クロックの周波数が変化するクロック生成回路と、前記クロック生成回路から出力された前記生成クロックが入力される回路ブロックと、を含む第１半導体チップと、
   前記半導体装置内の電源ノイズを観測する第２の電源ノイズ観測回路を含み、前記クロック生成回路が出力する前記生成クロックが入力される第２半導体チップと、を有し、
   前記第１及び第２の電源ノイズ観測回路によって観測される電源ノイズが低減するように、前記クロック生成回路から出力される前記生成クロックの周波数が調整される機能を有することを特徴とする半導体装置。
10. 半導体装置内の電源ノイズを観測する電源ノイズ観測回路を含む第３半導体チップと、
    前記電源ノイズ観測回路の出力に基づいて、生成クロックの周波数が変化するクロック生成回路と、前記クロック生成回路から出力された前記生成クロックが入力される回路ブロックと、を含む第１半導体チップと、
    前記クロック生成回路が出力する前記生成クロックが入力される第２半導体チップと、を有し、
    前記電源ノイズ観測回路によって観測される電源ノイズが低減するように、前記クロック生成回路から出力される前記生成クロックの周波数が調整される機能を有することを特徴とする半導体装置。
11. 請求項８〜１０のいずれか１項に記載の半導体装置において、
    前記第２半導体チップはメモリであることを特徴とする半導体装置。

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