JP4094213B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力回路のディレイ調整技術に関し、特に、クロック同期式の入力バッファ回路におけるディレイ調整に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したところによれば、マイクロコンピュータ、シンクロナスＳＲＡＭなどの様々な半導体集積回路装置には、入力バッファ回路としてクロック同期式ＨＳＴＬ（Ｈｉｇｈ-Ｓｐｅｅｄ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）入力バッファ回路が用いられているものがある。このクロック同期式ＨＳＴＬ入力バッファ回路は、基準電圧に対して±数百ｍＶ程度の振幅の入力信号が入力される。
【０００３】
クロック同期式ＨＳＴＬ入力バッファ回路は、入力信号を増幅する差動増幅回路、および該差動増幅回路から出力された信号をクロック信号に同期してラッチするラッチ回路から構成されている。
【０００４】
また、差動増幅回路とラッチ回路との間には、該ラッチ回路のセットアップ時間を満足するためにディレイ調整用素子としてＭＯＳ（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどの容量負荷が付加されている。
【０００５】
なお、この種の半導体集積回路装置について詳しく述べてある例としては、１９９５年６月１日、株式会社インプレス発行、インテルジャパン（監修）、「イラストで読む マイクロプロセッサ入門」Ｐ２１があり、この文献には、半導体集積回路装置の読み込みサイクルにおけるセットアップ時間の定義などが記載されている。
【０００６】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置の入力バッファ回路では、次のような問題点があることが本発明者により見い出された。
【０００７】
すなわち、容量負荷によるディレイ調節では、信号の立ち上がり／立ち下がり時間（ｔｒ／ｔｆ）が大きくなってしまい、ある程度以上の容量負荷を付加すると振幅が大幅に減少してしまうことになり、クロック信号配線の寄生容量、あるいはクロック信号を増幅する中間バッファなどを介したことなどによってクロック信号の遅延時間が大きくなると、ディレイ調整ができなくなってしまうという問題がある。
【０００８】
本発明の目的は、入力信号の振幅時間を減少させることなく、入力バッファ回路におけるセットアップ時間を充分に確保することのできる半導体集積回路装置を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
すなわち、本発明の半導体集積回路装置は、入力された低振幅のデータを増幅して出力する差動増幅部と、該差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、該差動増幅部の信号入力部に設けられ、入力されたデータをある時間だけ遅延して出力する第１ディレイ調整部と、該ラッチ部の信号入力部に設けられ、差動増幅部から出力された信号をある時間だけ遅延して出力する第２ディレイ調整部とを備えた入力バッファ回路を設けたものである。
【００１２】
また、本発明の半導体集積回路装置は、入力された低振幅のデータを増幅して出力する差動増幅部と、該差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、差動増幅部の信号入力部に設けられ、入力されたデータをある時間だけ遅延する静電容量素子と制御信号に基づいて静電容量素子の接続制御を行う第１スイッチング部とよりなる第１ディレイ調整部と、ラッチ部の信号入力部に設けられ、入力されたデータを任意の時間だけ遅延するｎ個の静電容量素子と、制御信号に基づいて該ｎ個の静電容量素子の接続制御を行い、ラッチ部の信号入力部に付加される静電容量値を可変する第２スイッチング部とよりなる第２ディレイ調整部とを備えた入力バッファ回路を設けたものである。
【００１３】
さらに、本発明の半導体集積回路装置は、入力された低振幅のデータを増幅して出力する差動増幅部と、該差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、差動増幅部の信号入力部に設けられ、入力されたデータをある時間だけ遅延する静電容量素子と、制御信号に基づいて静電容量素子の接続制御を行う第１スイッチング部とよりなる第１ディレイ調整部と、ラッチ部の信号入力部に設けられ、入力されたデータを任意の時間だけ遅延するｎ個の静電容量素子と、制御信号に基づいてｎ個の静電容量素子の接続制御を行い、ラッチ部の信号入力部に付加される静電容量値を可変する第２スイッチング部とよりなる第２ディレイ調整部と、ラッチ部の信号入力部と第２ディレイ調整部との間に設けられ、入力されたデータをある時間だけ遅延して出力する差動増幅回路からなる第３ディレイ調整部とを備えた入力バッファ回路を設けたものである。
【００１４】
また、本発明の半導体集積回路装置は、入力された低振幅のデータを増幅して出力する差動増幅部と、該差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、該ラッチ部の信号入力部に設けられ、入力されたデータを任意の時間だけ遅延するｎ個の静電容量素子と、制御信号に基づいてｎ個の静電容量素子の接続制御を行い、ラッチ部の信号入力部に付加される静電容量値を可変する第２スイッチング部とよりなる第２ディレイ調整部と、差動増幅部の信号入力部に設けられ、入力されたデータを任意の時間だけ遅延して出力するｎ個の抵抗と、制御信号に基づいてそれらｎ個の抵抗の接続制御を行い、ラッチ部の信号入力部に付加される入力抵抗値を可変する第３スイッチング部とよりなる第４ディレイ調整部とを備えた入力バッファ回路を設けたものである。
【００１５】
さらに、本発明の半導体集積回路装置は、入力された低振幅のデータを増幅して出力する差動増幅部と、該差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、該ラッチ部の信号入力部に設けられ、入力された前記データを任意の時間だけ遅延するｎ個の静電容量素子と、制御信号に基づいてそれらｎ個の静電容量素子の接続制御を行い、ラッチ部の信号入力部に付加される静電容量値を可変する第２スイッチング部とよりなる第２ディレイ調整部と、
ラッチ部の信号入力部と第２ディレイ調整部との間に設けられ、入力されたデータをある時間だけ遅延して出力する差動増幅回路からなる第３ディレイ調整部と、差動増幅部の信号入力部に設けられ、入力された前記データを任意の時間だけ遅延して出力するｎ個の抵抗と、制御信号に基づいてそれらｎ個の抵抗の接続制御を行い、ラッチ部の信号入力部に付加される入力抵抗値を可変する第３スイッチング部とよりなる第４ディレイ調整部とを備えた入力バッファ回路を設けたものである。
【００１６】
以上のことにより、入力されたデータの立ち上がり／立ち下がり時間を大幅に長くすることなくディレイ時間を任意に可変することができるので、入力バッファ回路のラッチ部におけるセットアップ時間を最適に設定することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置に設けられた入力バッファ回路の回路図である。
【００１９】
本実施の形態１において、入力バッファは、たとえば、シンクロナスＳＲＡＭなどのシンクロナス動作を有した半導体集積回路装置に設けられている。入力バッファは、入力データを所定のタイミングによって取り込む。
【００２０】
この入力バッファにおける入力バッファ回路１は、図１に示すように、ディレイ調整部２〜４、信号増幅部５、ならびにラッチ部６，７から構成されている。ディレイ調整部（第１ディレイ調整部）２は、ＰチャネルＭＯＳのトランジスタ（第１スイッチング部）Ｔ１、ならびに静電容量素子Ｃ１から構成されている。
【００２１】
トランジスタＴ１の一方の接続部には、入力信号であるデータＤINが入力されるように接続されている。このデータＤINは低振幅入力となっており、たとえば、基準電圧ＶREF に対して±２００ｍＶ程度の電圧振幅である。
【００２２】
データＤINがローレベルの場合には、基準電圧よりも２００ｍＶ程度低い電圧となり、データＤINがハイレベルの場合には、基準電圧よりも２００ｍＶ程度高い電圧となる。
【００２３】
また、静電容量素子Ｃ１は、ＮチャネルＭＯＳトランジスタからなり、トランジスタＴ１の他方の接続部には、該静電容量素子Ｃ１の一方の接続部（トランジスタのゲート）が接続されている。
【００２４】
静電容量素子Ｃ１の他方の接続部（トランジスタの両方の接続部）には、基準電位ＶSSが接続されている。トランジスタＴ１のゲートには、制御信号ＣＳ１が入力されるように接続されている。
【００２５】
この制御信号ＣＳ１は、半導体集積回路装置に設けられたレジスタに格納された信号、該半導体集積回路装置に設けられた外部端子を介して入力される信号、あるいはヒューズ回路などから生成された信号であり、トランジスタＴ１のＯＮ／ＯＦＦを制御する。
【００２６】
また、ディレイ調整部２の後段には、信号増幅部５が接続されている。信号増幅部５は、ＰチャネルＭＯＳのトランジスタＴ２〜Ｔ４、およびＮチャネルＭＯＳのトランジスタＴ５〜Ｔ９からなる。
【００２７】
トランジスタＴ２の一方の接続部には電源電圧ＶCCが供給されている。トランジスタＴ２の他方の接続部には、該トランジスタＴ２のゲート、トランジスタＴ３，Ｔ４の一方の接続部がそれぞれ接続されている。
【００２８】
トランジスタＴ３，Ｔ４のゲートには、基準電位ＶSSが接続されている。トランジスタＴ３の他方の接続部には、トランジスタＴ６の一方の接続部、ならびにトランジスタＴ８のゲートがそれぞれ接続されている。トランジスタＴ６のゲートには基準電圧ＶREF が供給されている。
【００２９】
トランジスタＴ４の他方の接続部には、トランジスタＴ５の一方の接続部、およびトランジスタＴ７のゲートがそれぞれ接続されている。トランジスタＴ５のゲートには、トランジスタＴ１の一方の接続部が接続されている。
【００３０】
トランジスタＴ５の他方の接続部には、トランジスタＴ６の他方の接続部、ならびにトランジスタＴ７，Ｔ８の一方の接続部がそれぞれ接続されている。トランジスタＴ７，Ｔ８の他方の接続部には、トランジスタＴ９の一方の接続部が接続されており、他方の接続部には基準電位ＶSSが接続されている。
【００３１】
信号増幅部５は、これらトランジスタＴ２〜Ｔ９によって差動増幅回路が構成されており、基準電圧ＶREF と入力された信号とを差動増幅して出力する。
【００３２】
また、信号増幅部５の後段には、ディレイ調整部（第３ディレイ調整部）３が接続されている。ディレイ調整部３は、ＮチャネルＭＯＳのトランジスタＴ１０〜Ｔ１４から構成されている。
【００３３】
トランジスタＴ１０のゲートには、トランジスタＴ６の一方の接続部が接続されており、このトランジスタＴ１０の一方の接続部には、トランジスタＴ１２のゲートが接続されている。
【００３４】
トランジスタＴ１０の他方の接続部には、トランジスタＴ１１の他方の接続部、トランジスタＴ１２，Ｔ１３の一方の接続部がそれぞれ接続されている。トランジスタＴ１１のゲートには、トランジスタＴ５の一方の接続部が接続されており、一方の接続部にはトランジスタＴ１３のゲートが接続されている。
【００３５】
トランジスタＴ１２，Ｔ１３の他方の接続部には、トランジスタＴ１４の一方の接続部が接続されており、このトランジスタＴ１４の他方の接続部には基準電位ＶSSが接続されている。
【００３６】
そして、ディレイ調整部３においても、これらトランジスタＴ１０〜Ｔ１４によって差動増幅回路が構成されている。
【００３７】
ディレイ調整部３の後段には、ディレイ調整部（第２ディレイ調整部）４が接続されている。ディレイ調整部４は、ＰチャネルＭＯＳのトランジスタ（第２スイッチング部）Ｔ１５〜Ｔ１８、および静電容量素子Ｃ２〜Ｃ５から構成されている。静電容量素子Ｃ２〜Ｃ５は、前述した静電容量素子Ｃ１と同様にＮチャネルＭＯＳトランジスタからなる。
【００３８】
トランジスタＴ１５，Ｔ１６の一方の接続部には、トランジスタＴ１１の一方の接続部が接続されており、トランジスタＴ１６，Ｔ１７の一方の接続部には、トランジスタＴ１０の一方の接続部が接続されている。
【００３９】
トランジスタＴ１５，Ｔ１７のゲートには、制御信号ＣＳ２が入力されるように接続されており、トランジスタＴ１６，Ｔ１８のゲートには、制御信号ＣＳ３が入力されるように接続されている。
【００４０】
これら制御信号ＣＳ２，ＣＳ３も、制御信号ＣＳ１と同様に、半導体集積回路装置に設けられたレジスタに格納された信号、該半導体集積回路装置に設けられた外部端子を介して入力される信号、またはヒューズ回路によって生成される信号であり、トランジスタＴ５，Ｔ７、トランジスタＴ６，Ｔ８をそれぞれＯＮ／ＯＦＦを制御する。
【００４１】
ここで、静電容量素子Ｃ２〜Ｃ５において、静電容量素子Ｃ３，Ｃ５の静電容量は、静電容量素子Ｃ２，Ｃ４の静電容量の２倍となるようにそれぞれ設定されている。
【００４２】
トランジスタＴ１５〜Ｔ１７の他方の接続部には、静電容量素子Ｃ２〜Ｃ５の一方の接続部（トランジスタのゲート）がそれぞれ接続されており、これら静電容量素子Ｃ２〜Ｃ５の他方の接続部（トランジスタの両方の接続部）には基準電位ＶSSがそれぞれ接続されている。
【００４３】
さらに、ディレイ調整部４の後段には、ラッチ部６が接続されている。ラッチ部６は、ＰチャネルＭＯＳのトランジスタＴ１９〜Ｔ２４、およびＮチャネルＭＯＳのトランジスタＴ２５〜Ｔ２７から構成されている。
【００４４】
トランジスタＴ１９の一方の接続部には、トランジスタＴ１７，Ｔ１８の一方の接続部が接続されており、トランジスタＴ２０の一方の接続部には、トランジスタＴ１５，Ｔ１６の一方の接続部が接続されている。
【００４５】
トランジスタＴ１９，Ｔ２０，Ｔ２３，Ｔ２４，Ｔ２７のゲートには、外部から供給されるクロック信号ＣＬＫが供給されている。また、トランジスタＴ２１〜Ｔ２４の一方の接続部には、電源電圧ＶCCが供給されている。
【００４６】
トランジスタＴ１９の他方の接続部には、トランジスタＴ２１，Ｔ２３の他方の接続部、トランジスタＴ２２のゲート、およびトランジスタＴ２５の一方の接続部がそれぞれ接続されている。
【００４７】
トランジスタＴ２０の他方の接続部には、トランジスタＴ２１，Ｔ２５のゲート、トランジスタＴ２６の一方の接続部、ならびにトランジスタＴ２４の他方の接続部がそれぞれ接続されている。
【００４８】
トランジスタＴ２５の他方の接続部には、トランジスタＴ２６の他方の接続部、トランジスタＴ２７の一方の接続部がそれぞれ接続されており、該トランジスタＴ２７の他方の接続部には基準電位ＶSSが接続されている。
【００４９】
このラッチ部６の後段には、ラッチ部７が接続されている。ラッチ部７は、インバータＩｖ１〜Ｉｖ４、および否定論理和回路ＮＲ１，ＮＲ２から構成されたフリップフロップ回路からなる。
【００５０】
インバータＩｖ１の入力部には、トランジスタＴ２３の他方の接続部が接続されており、インバータＩｖ３の入力部には、トランジスタＴ２４の他方の接続部が接続されている。
【００５１】
インバータＩｖ１の出力部には否定論理和回路ＮＲ１の一方の入力部が接続されており、インバータＩｖ２の出力部には否定論理和回路ＮＲ１の他方の入力部が接続されている。
【００５２】
また、インバータＩｖ３の出力部には否定論理和回路ＮＲ２の一方の入力部が接続されており、インバータＩｖ４の出力部には否定論理和回路ＮＲ２の他方の入力部が接続されている。
【００５３】
否定論理和回路ＮＲ１の出力部には、インバータＩｖ４の入力部が接続されており、否定論理和回路ＮＲ２の出力部には、インバータＩｖ２の入力部が接続されている。そして、否定論理和回路ＮＲ１，ＮＲ２の出力部から出力される信号が入力バッファ回路１の出力信号となる。
【００５４】
次に、本実施の形態の作用について説明する。
【００５５】
ここで、入力バッファ回路１は、初期設定としてセットアップ時間が最大と最小の中間程度となるようにディレイ時間が設定されている。この初期設定では、制御信号ＣＳ１，ＣＳ３がハイレベル、制御信号ＣＳ２がローレベルとなっている。
【００５６】
これらハイレベルの制御信号ＣＳ１，ＣＳ３により、トランジスタＴ１，Ｔ１５，Ｔ１７がＯＦＦとなり、静電容量素子Ｃ１，Ｃ２，Ｃ４による静電容量は付加されてない。
【００５７】
一方、ローレベルの制御信号ＣＳ２によってトランジスタＴ１６，Ｔ１８がそれぞれＯＮとなるので、静電容量素子Ｃ３，Ｃ５による静電容量が付加されている。よって、これら静電容量素子Ｃ３，Ｃ５の静電容量によるディレイ時間と、ディレイ調整部２によるディレイ時間とによってセットアップ時間が初期設定されている。
【００５８】
まず、入力バッファ回路１におけるディレイ時間を初期設定よりも少なくする場合には、制御信号ＣＳ１，ＣＳ３だけでなく、制御信号ＣＳ２もハイレベルとする。
【００５９】
これらハイレベルの制御信号ＣＳ１〜ＣＳ３により、トランジスタＴ１，Ｔ１５〜Ｔ１８がすべてＯＦＦするので、静電容量素子Ｃ１〜Ｃ５による静電容量が付加されず、ディレイ調整部２によるディレイ時間だけでセットアップ時間が調整される。
【００６０】
また、入力バッファ回路１におけるセットアップ時間を初期設定よりも多くする場合には、制御信号ＣＳ２，ＣＳ３をローレベルとする。ローレベルの制御信号ＣＳ２，ＣＳ３によってトランジスタＴ１５〜Ｔ１８がすべてＯＮとなり、静電容量素子Ｃ２〜Ｃ５による静電容量が付加され、ディレイ調整部２によるディレイ時間に静電容量素子Ｃ２〜Ｃ５の静電容量によるディレイ時間が加わったセットアップ時間が調整されることになる。
【００６１】
さらに、静電容量素子Ｃ２，Ｃ４と静電容量素子Ｃ３，Ｃ５は、前述したように、静電容量比が、１：２となるようにそれぞれ設定されているので、３通りの切り替えを行うことができ、きめ細かい調整をすることができる。
【００６２】
また、ここでは、静電容量比が１：２となるように設定したが、静電容量素子数を増加させ、静電容量比が１：２：４〜となるように静電容量値を２倍毎に大きくなるように設定してもよい。
【００６３】
たとえば、６つの静電容量素子を、３つの制御信号によって接続制御することによって静電容量比を１：２：４にした場合、付加する静電容量素子の組み合わせにより、８通り（８段階）の切り替えを可能とすることができるので、よりきめ細かい調整をすることができる。
【００６４】
また、入力バッファ回路１におけるセットアップ時間を最も多くする場合には、制御信号ＣＳ１〜ＣＳ３をすべてローレベルとする。これらローレベルの制御信号ＣＳ１〜ＣＳ３によってトランジスタＴ１，Ｔ１５〜Ｔ１８がすべてＯＮとなり、静電容量素子Ｃ１，Ｃ２〜Ｃ５の静電容量によるディレイ時間、ならびにディレイ調整部２によるディレイ時間が加わったセットアップ時間に調整される。
【００６５】
ここで、静電容量素子Ｃ１は信号増幅部５の前段に設けられているので、該静電容量素子Ｃ１の静電容量によって入力されたデータＤINのｔｆ／ｔｆ時間が長くなっても、信号増幅部５から差動増幅された信号が出力される際には充分な振幅時間を確保することができる。また、上記したディレイ時間の設定は、たとえば、プローブテストなどの電気的試験において、セットアップ時間が最適となるように調整される。
【００６６】
それにより、本実施の形態１によれば、ディレイ調整部２〜４により、ディレイ時間を任意に可変することができるので、入力バッファ回路１のラッチ部６におけるセットアップ時間を短時間で最適に設定することができる。
【００６７】
また、ディレイ調整部２を信号増幅部５の前段に、ディレイ調整部３，４を信号増幅部５の後段に分散してそれぞれ設けることにより、入力されたデータＤINのｔｒ／ｔｆ時間を短くできるので、データＤINの充分な振幅時間を確保しながらディレイ時間を延ばすことができる。
【００６８】
さらに、本実施の形態１では、入力バッファ回路１に、３つのディレイ調整部２〜４を設けた構成としたが、入力バッファに４つ以上のディレイ調整部を設ける構成としてもよい。
【００６９】
たとえば、４つのディレイ調整部を設けた入力バッファ回路１ａを図２に示す。この図に示すように、入力バッファ回路１ａは、本実施の形態１と同様の回路構成からなるディレイ調整部２〜４に、新たにディレイ調整部（第２ディレイ調整部）４ａと信号増幅部５ａとが付加された構成となっている。
【００７０】
また、ディレイ調整部４ａは、本実施の形態１におけるディレイ調整部４と同様の回路構成であり、信号増幅部５ａは、本実施の形態１の信号増幅部５と同じ回路構成となっている。
【００７１】
そして、信号増幅部５ａは、ディレイ調整部３の後段に接続され、ディレイ調整部４ａは、信号増幅部５ａの後段に接続された構成となっている。これによって、入力バッファ回路１ａのラッチ部６におけるセットアップ時間をより広範囲にすることができる。
【００７２】
（実施の形態２）
図３は、本発明の実施の形態２による半導体集積回路装置に設けられた入力バッファ回路の回路図である。
【００７３】
本実施の形態２において、入力データを所定のタイミングによって取り込む入力バッファ回路１ｂは、図３に示すように、ディレイ調整部３，８、信号増幅部５ａ、ならびにラッチ部６，７から構成されている。
【００７４】
ディレイ調整部（第４ディレイ調整部）８は、抵抗Ｒ１〜Ｒ３から構成されている。信号増幅部５ｂには、セレクタ機能が設けられており、ＰチャネルＭＯＳのトランジスタ（第３スイッチング部、第４ディレイ調整部）Ｔ２８〜Ｔ３０、ならびにＮチャネルＭＯＳのトランジスタＴ３１〜Ｔ４１から構成されている。
【００７５】
抵抗Ｒ１の一方の接続部には入力信号であるデータＤINが入力されるように接続されており、この抵抗Ｒ１の他方の接続部には、抵抗Ｒ２の一方の接続部、およびトランジスタＴ４１のゲートが接続されている。
【００７６】
抵抗Ｒ２の他方の接続部には、抵抗Ｒ３の一方の接続部、ならびにトランジスタＴ４０のゲートが接続されており、この抵抗Ｒ３の他方の接続部には、トランジスタＴ３９のゲートが接続されている。
【００７７】
これらトランジスタＴ３１〜Ｔ３３の他方の接続部には、トランジスタＴ３３，３４の一方の接続部が接続されている。トランジスタＴ３１〜Ｔ３３の一方の接続部には、トランジスタＴ３６〜３８の他方の接続部がそれぞれ接続されている。
【００７８】
トランジスタＴ３６〜３８の一方の接続部には、トランジスタＴ３０の他方の接続部が接続されている。これらトランジスタＴ２８〜Ｔ３０のゲートには、制御信号ＣＳ４〜ＣＳ６がそれぞれ入力されるように接続されている。
【００７９】
これら制御信号ＣＳ４〜ＣＳ６は、半導体集積回路装置に設けられたレジスタに格納された信号、該半導体集積回路装置に設けられた外部端子を介して入力される信号、あるいはヒューズ回路によって生成される信号であり、トランジスタＴ２８〜Ｔ３０のＯＮ／ＯＦＦを制御する。また、入力バッファ回路１ｂにおけるディレイ調整部３、ラッチ部６，７の回路構成、および接続構成は、前記実施の形態１と同様である。
【００８０】
次に、入力バッファ回路１ｂにおけるセットアップ時間の設定について説明する。
【００８１】
ここでも、入力バッファ回路１ｂは、前記実施の形態１と同様に初期設定としてセットアップ時間が最大と最小の中間程度となるようにディレイ時間が設定されている。
【００８２】
この初期設定では、制御信号ＣＳ５，ＣＳ６がハイレベル、制御信号ＣＳ４がローレベルとなっており、トランジスタＴ３７，Ｔ３８がそれぞれＯＮとなり、トランジスタＴ３６がＯＦＦとなっている。
【００８３】
よって、抵抗Ｒ１，Ｒ２によるディレイ時間が付加されており、このディレイ時間と、ディレイ調整部３によるディレイ時間とによってセットアップ時間が設定されている。
【００８４】
また、セットアップ時間を初期設定よりも小さくする場合、制御信号ＣＳ４，ＣＳ５をローレベルとし、制御信号ＣＳ６だけをハイレベルとする。ローレベルの制御信号ＣＳ４，ＣＳ５により、トランジスタＴ３６，Ｔ３７がＯＦＦし、ハイレベルの制御信号ＣＳ６によってトランジスタＴ３８がＯＮとなる。
【００８５】
よって、データＤINは、抵抗Ｒ１だけを介して信号増幅部５ｂに入力されるので入力抵抗値が最も小さくなることによってディレイ時間が最も少なくなり、セットアップ時間を短く設定することができる。
【００８６】
さらに、入力バッファ回路１ｂにおけるセットアップ時間を初期設定よりも多くする場合には、制御信号ＣＳ４〜ＣＳ６をすべてハイレベルとし、トランジスタＴ３６〜Ｔ３８をすべてＯＮにする。
【００８７】
よって、データＤINは、すべての抵抗Ｒ１〜Ｒ３を介して信号増幅部５ｂに入力されるので、入力抵抗値が最も大きくなることによってディレイ時間が最も多くなり、セットアップ時間を長く設定することができる。
【００８８】
それにより、本実施の形態２においても、セレクタ機能を有した信号増幅部５ｂによってディレイ調整部８の入力抵抗値を可変させることにより、ディレイ時間を任意に調整することができるので、入力バッファ回路１ｂのラッチ部６におけるセットアップ時間を最適に設定することができる。
【００８９】
また、ディレイ調整部８を信号増幅部５ｂの前段に、ディレイ調整部３を信号増幅部５の後段に分散してそれぞれ設けることにより、入力されたデータＤINのｔｒ／ｔｆ時間を長くすることなく、データＤINの充分な振幅時間を確保しながらディレイ時間を延ばすことができる。
【００９０】
さらに、本実施の形態２においては、信号増幅部５ｂに設けられたセレクタ機能によって入力抵抗値を可変する場合について記載したが、たとえば、図４に示すように、、ディレイ調整部（第４ディレイ調整部）８ａにセレクタ機能を備えるように入力バッファ回路１ｃを構成してもよい。
【００９１】
この場合、入力バッファ回路１ｃは、信号増幅部５、ディレイ調整部３，８ａ、ならびにラッチ部６，７から構成されており、信号増幅部５、ディレイ調整部３、およびラッチ部６，７の回路接続構成などは、前記実施の形態１と同様である。
【００９２】
ディレイ調整部８ａは、抵抗Ｒ１〜Ｒ３、ならびにスイッチング素子（第３スイッチング部）ＳＷ１〜ＳＷ３から構成されている。抵抗Ｒ１の一方の接続部には入力信号であるデータＤINが入力されるように接続されている。
【００９３】
この抵抗Ｒ１の他方の接続部には、抵抗Ｒ２の一方の接続部、およびスイッチング素子ＳＷ３の一方の接続部がそれぞれ接続されている。抵抗Ｒ２の他方の接続部には、抵抗Ｒ３の一方の接続部、ならびにスイッチング素子ＳＷ１の一方の接続部が接続されている。
【００９４】
抵抗Ｒ３の他方の接続部には、スイッチング素子ＳＷ２の一方の接続部が接続されている。スイッチング素子ＳＷ１〜ＳＷ３の他方の接続部には、信号増幅部５のトランジスタＴ５のゲートに接続されている。
【００９５】
これらスイッチング素子ＳＷ１〜ＳＷ３は、スイッチング信号（制御信号）ＳＷＳ１〜ＳＷＳ３が入力されており、該スイッチング信号ＳＷＳ１〜ＳＷＳ３によってＯＮ／ＯＦＦ（導通／非導通）が制御される。
【００９６】
スイッチング信号ＳＷＳ１〜ＳＷＳ３は、前記実施の形態１，２と同様に、半導体集積回路装置に設けられたレジスタに格納された信号、あるいは該半導体集積回路装置に設けられた外部端子、あるいはヒューズ回路などから生成された信号である。
【００９７】
このような構成においても、スイッチング信号ＳＷＳ１〜ＳＷＳ３によってスイッチング素子ＳＷ１〜ＳＷ３のＯＮ／ＯＦＦを制御することによって、ディレイ時間を任意に調整することができるので、入力バッファ回路１ｃのラッチ部６におけるセットアップ時間を最適に設定することができる。
【００９８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９９】
たとえば、前記実施の形態１では静電容量によるディレイ調整、前記実施の形態２においては抵抗によるディレイ調整について記載したが、図５に示すように、静電容量によるディレイ調整部４と抵抗によるディレイ調整部８ａとを組み合わせて入力バッファ回路１ｄを構成したり、あるいはディレイ調整部８（図３）、およびセレクタ機能が設けられた信号増幅部５ｂ（図３）と静電容量によるディレイ調整部４（図１）とを組み合わせて入力バッファ回路を構成するようにしてもよい。
【０１００】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１０１】
（１）本発明によれば、入力されたデータの立ち上がり／立ち下がり時間を大幅に長くすることなくディレイ時間を任意に可変することができるので、入力バッファ回路のラッチ部におけるセットアップ時間を最適に設定することができる。
【０１０２】
（２）また、本発明では、上記（１）により、制御信号によってセットアップ時間を容易に短時間で可変設定することができるので、製造工程で用いられるマスクの修正などが不要となり、半導体集積回路装置の開発期間を短縮し、かつコストを低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体集積回路装置に設けられた入力バッファ回路の回路図である。
【図２】本発明の他の実施の形態による半導体集積回路装置に設けられた入力バッファ回路の回路図である。
【図３】本発明の実施の形態２による半導体集積回路装置に設けられた入力バッファ回路の回路図である。
【図４】本発明の他の実施の形態による半導体集積回路装置に設けられた入力バッファ回路の一例を示す回路図である。
【図５】本発明の他の実施の形態による半導体集積回路装置に設けられた入力バッファ回路の他の例を示す回路図である。
【符号の説明】
１ 入力バッファ回路
１ａ〜１ｄ 入力バッファ回路
２ ディレイ調整部（第１ディレイ調整部）
３ ディレイ調整部（第３ディレイ調整部）
４ ディレイ調整部（第２ディレイ調整部）
４ａ ディレイ調整部（第２ディレイ調整部）
５ 信号増幅部
５ａ 信号増幅部
５ｂ 信号増幅部
６，７ ラッチ部
８ ディレイ調整部（第４ディレイ調整部）
８ａ ディレイ調整部（第４ディレイ調整部）
Ｔ１ トランジスタ（第１スイッチング部）
Ｔ２〜Ｔ４ トランジスタ
Ｔ５〜Ｔ９ トランジスタ
Ｔ１０〜Ｔ１４ トランジスタ
Ｔ１５〜Ｔ１８ トランジスタ（第２スイッチング部）
Ｔ１９〜Ｔ２４ トランジスタ
Ｔ２５〜Ｔ２７ トランジスタ
Ｔ２８〜Ｔ３０ トランジスタ（第３スイッチング部、第４ディレイ調整部）
Ｔ３１〜Ｔ４１ トランジスタ
Ｃ１〜Ｃ５ 静電容量素子
ＳＷ１〜ＳＷ３ スイッチング部（第３スイッチング部）
Ｉｖ１〜Ｉｖ４ インバータ
ＮＲ１，ＮＲ２ 否定論理和回路
ＣＳ１〜ＣＳ６ 制御信号
ＳＷＳ１〜ＳＷＳ３ スイッチング信号（制御信号）
【発明の属する技術分野】
本発明は、入力回路のディレイ調整技術に関し、特に、クロック同期式の入力バッファ回路におけるディレイ調整に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したところによれば、マイクロコンピュータ、シンクロナスＳＲＡＭなどの様々な半導体集積回路装置には、入力バッファ回路としてクロック同期式ＨＳＴＬ（Ｈｉｇｈ-Ｓｐｅｅｄ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）入力バッファ回路が用いられているものがある。このクロック同期式ＨＳＴＬ入力バッファ回路は、基準電圧に対して±数百ｍＶ程度の振幅の入力信号が入力される。
【０００３】
クロック同期式ＨＳＴＬ入力バッファ回路は、入力信号を増幅する差動増幅回路、および該差動増幅回路から出力された信号をクロック信号に同期してラッチするラッチ回路から構成されている。
【０００４】
また、差動増幅回路とラッチ回路との間には、該ラッチ回路のセットアップ時間を満足するためにディレイ調整用素子としてＭＯＳ（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどの容量負荷が付加されている。
【０００５】
なお、この種の半導体集積回路装置について詳しく述べてある例としては、１９９５年６月１日、株式会社インプレス発行、インテルジャパン（監修）、「イラストで読む マイクロプロセッサ入門」Ｐ２１があり、この文献には、半導体集積回路装置の読み込みサイクルにおけるセットアップ時間の定義などが記載されている。
【０００６】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置の入力バッファ回路では、次のような問題点があることが本発明者により見い出された。
【０００７】
すなわち、容量負荷によるディレイ調節では、信号の立ち上がり／立ち下がり時間（ｔｒ／ｔｆ）が大きくなってしまい、ある程度以上の容量負荷を付加すると振幅が大幅に減少してしまうことになり、クロック信号配線の寄生容量、あるいはクロック信号を増幅する中間バッファなどを介したことなどによってクロック信号の遅延時間が大きくなると、ディレイ調整ができなくなってしまうという問題がある。
【０００８】
本発明の目的は、入力信号の振幅時間を減少させることなく、入力バッファ回路におけるセットアップ時間を充分に確保することのできる半導体集積回路装置を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
すなわち、本発明の半導体集積回路装置は、入力された低振幅のデータを増幅して出力する差動増幅部と、該差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、該差動増幅部の信号入力部に設けられ、入力されたデータをある時間だけ遅延して出力する第１ディレイ調整部と、該ラッチ部の信号入力部に設けられ、差動増幅部から出力された信号をある時間だけ遅延して出力する第２ディレイ調整部とを備えた入力バッファ回路を設けたものである。
【００１２】
また、本発明の半導体集積回路装置は、入力された低振幅のデータを増幅して出力する差動増幅部と、該差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、差動増幅部の信号入力部に設けられ、入力されたデータをある時間だけ遅延する静電容量素子と制御信号に基づいて静電容量素子の接続制御を行う第１スイッチング部とよりなる第１ディレイ調整部と、ラッチ部の信号入力部に設けられ、入力されたデータを任意の時間だけ遅延するｎ個の静電容量素子と、制御信号に基づいて該ｎ個の静電容量素子の接続制御を行い、ラッチ部の信号入力部に付加される静電容量値を可変する第２スイッチング部とよりなる第２ディレイ調整部とを備えた入力バッファ回路を設けたものである。
【００１３】
さらに、本発明の半導体集積回路装置は、入力された低振幅のデータを増幅して出力する差動増幅部と、該差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、差動増幅部の信号入力部に設けられ、入力されたデータをある時間だけ遅延する静電容量素子と、制御信号に基づいて静電容量素子の接続制御を行う第１スイッチング部とよりなる第１ディレイ調整部と、ラッチ部の信号入力部に設けられ、入力されたデータを任意の時間だけ遅延するｎ個の静電容量素子と、制御信号に基づいてｎ個の静電容量素子の接続制御を行い、ラッチ部の信号入力部に付加される静電容量値を可変する第２スイッチング部とよりなる第２ディレイ調整部と、ラッチ部の信号入力部と第２ディレイ調整部との間に設けられ、入力されたデータをある時間だけ遅延して出力する差動増幅回路からなる第３ディレイ調整部とを備えた入力バッファ回路を設けたものである。
【００１４】
また、本発明の半導体集積回路装置は、入力された低振幅のデータを増幅して出力する差動増幅部と、該差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、該ラッチ部の信号入力部に設けられ、入力されたデータを任意の時間だけ遅延するｎ個の静電容量素子と、制御信号に基づいてｎ個の静電容量素子の接続制御を行い、ラッチ部の信号入力部に付加される静電容量値を可変する第２スイッチング部とよりなる第２ディレイ調整部と、差動増幅部の信号入力部に設けられ、入力されたデータを任意の時間だけ遅延して出力するｎ個の抵抗と、制御信号に基づいてそれらｎ個の抵抗の接続制御を行い、ラッチ部の信号入力部に付加される入力抵抗値を可変する第３スイッチング部とよりなる第４ディレイ調整部とを備えた入力バッファ回路を設けたものである。
【００１５】
さらに、本発明の半導体集積回路装置は、入力された低振幅のデータを増幅して出力する差動増幅部と、該差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、該ラッチ部の信号入力部に設けられ、入力された前記データを任意の時間だけ遅延するｎ個の静電容量素子と、制御信号に基づいてそれらｎ個の静電容量素子の接続制御を行い、ラッチ部の信号入力部に付加される静電容量値を可変する第２スイッチング部とよりなる第２ディレイ調整部と、
ラッチ部の信号入力部と第２ディレイ調整部との間に設けられ、入力されたデータをある時間だけ遅延して出力する差動増幅回路からなる第３ディレイ調整部と、差動増幅部の信号入力部に設けられ、入力された前記データを任意の時間だけ遅延して出力するｎ個の抵抗と、制御信号に基づいてそれらｎ個の抵抗の接続制御を行い、ラッチ部の信号入力部に付加される入力抵抗値を可変する第３スイッチング部とよりなる第４ディレイ調整部とを備えた入力バッファ回路を設けたものである。
【００１６】
以上のことにより、入力されたデータの立ち上がり／立ち下がり時間を大幅に長くすることなくディレイ時間を任意に可変することができるので、入力バッファ回路のラッチ部におけるセットアップ時間を最適に設定することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置に設けられた入力バッファ回路の回路図である。
【００１９】
本実施の形態１において、入力バッファは、たとえば、シンクロナスＳＲＡＭなどのシンクロナス動作を有した半導体集積回路装置に設けられている。入力バッファは、入力データを所定のタイミングによって取り込む。
【００２０】
この入力バッファにおける入力バッファ回路１は、図１に示すように、ディレイ調整部２〜４、信号増幅部５、ならびにラッチ部６，７から構成されている。ディレイ調整部（第１ディレイ調整部）２は、ＰチャネルＭＯＳのトランジスタ（第１スイッチング部）Ｔ１、ならびに静電容量素子Ｃ１から構成されている。
【００２１】
トランジスタＴ１の一方の接続部には、入力信号であるデータＤINが入力されるように接続されている。このデータＤINは低振幅入力となっており、たとえば、基準電圧ＶREF に対して±２００ｍＶ程度の電圧振幅である。
【００２２】
データＤINがローレベルの場合には、基準電圧よりも２００ｍＶ程度低い電圧となり、データＤINがハイレベルの場合には、基準電圧よりも２００ｍＶ程度高い電圧となる。
【００２３】
また、静電容量素子Ｃ１は、ＮチャネルＭＯＳトランジスタからなり、トランジスタＴ１の他方の接続部には、該静電容量素子Ｃ１の一方の接続部（トランジスタのゲート）が接続されている。
【００２４】
静電容量素子Ｃ１の他方の接続部（トランジスタの両方の接続部）には、基準電位ＶSSが接続されている。トランジスタＴ１のゲートには、制御信号ＣＳ１が入力されるように接続されている。
【００２５】
この制御信号ＣＳ１は、半導体集積回路装置に設けられたレジスタに格納された信号、該半導体集積回路装置に設けられた外部端子を介して入力される信号、あるいはヒューズ回路などから生成された信号であり、トランジスタＴ１のＯＮ／ＯＦＦを制御する。
【００２６】
また、ディレイ調整部２の後段には、信号増幅部５が接続されている。信号増幅部５は、ＰチャネルＭＯＳのトランジスタＴ２〜Ｔ４、およびＮチャネルＭＯＳのトランジスタＴ５〜Ｔ９からなる。
【００２７】
トランジスタＴ２の一方の接続部には電源電圧ＶCCが供給されている。トランジスタＴ２の他方の接続部には、該トランジスタＴ２のゲート、トランジスタＴ３，Ｔ４の一方の接続部がそれぞれ接続されている。
【００２８】
トランジスタＴ３，Ｔ４のゲートには、基準電位ＶSSが接続されている。トランジスタＴ３の他方の接続部には、トランジスタＴ６の一方の接続部、ならびにトランジスタＴ８のゲートがそれぞれ接続されている。トランジスタＴ６のゲートには基準電圧ＶREF が供給されている。
【００２９】
トランジスタＴ４の他方の接続部には、トランジスタＴ５の一方の接続部、およびトランジスタＴ７のゲートがそれぞれ接続されている。トランジスタＴ５のゲートには、トランジスタＴ１の一方の接続部が接続されている。
【００３０】
トランジスタＴ５の他方の接続部には、トランジスタＴ６の他方の接続部、ならびにトランジスタＴ７，Ｔ８の一方の接続部がそれぞれ接続されている。トランジスタＴ７，Ｔ８の他方の接続部には、トランジスタＴ９の一方の接続部が接続されており、他方の接続部には基準電位ＶSSが接続されている。
【００３１】
信号増幅部５は、これらトランジスタＴ２〜Ｔ９によって差動増幅回路が構成されており、基準電圧ＶREF と入力された信号とを差動増幅して出力する。
【００３２】
また、信号増幅部５の後段には、ディレイ調整部（第３ディレイ調整部）３が接続されている。ディレイ調整部３は、ＮチャネルＭＯＳのトランジスタＴ１０〜Ｔ１４から構成されている。
【００３３】
トランジスタＴ１０のゲートには、トランジスタＴ６の一方の接続部が接続されており、このトランジスタＴ１０の一方の接続部には、トランジスタＴ１２のゲートが接続されている。
【００３４】
トランジスタＴ１０の他方の接続部には、トランジスタＴ１１の他方の接続部、トランジスタＴ１２，Ｔ１３の一方の接続部がそれぞれ接続されている。トランジスタＴ１１のゲートには、トランジスタＴ５の一方の接続部が接続されており、一方の接続部にはトランジスタＴ１３のゲートが接続されている。
【００３５】
トランジスタＴ１２，Ｔ１３の他方の接続部には、トランジスタＴ１４の一方の接続部が接続されており、このトランジスタＴ１４の他方の接続部には基準電位ＶSSが接続されている。
【００３６】
そして、ディレイ調整部３においても、これらトランジスタＴ１０〜Ｔ１４によって差動増幅回路が構成されている。
【００３７】
ディレイ調整部３の後段には、ディレイ調整部（第２ディレイ調整部）４が接続されている。ディレイ調整部４は、ＰチャネルＭＯＳのトランジスタ（第２スイッチング部）Ｔ１５〜Ｔ１８、および静電容量素子Ｃ２〜Ｃ５から構成されている。静電容量素子Ｃ２〜Ｃ５は、前述した静電容量素子Ｃ１と同様にＮチャネルＭＯＳトランジスタからなる。
【００３８】
トランジスタＴ１５，Ｔ１６の一方の接続部には、トランジスタＴ１１の一方の接続部が接続されており、トランジスタＴ１６，Ｔ１７の一方の接続部には、トランジスタＴ１０の一方の接続部が接続されている。
【００３９】
トランジスタＴ１５，Ｔ１７のゲートには、制御信号ＣＳ２が入力されるように接続されており、トランジスタＴ１６，Ｔ１８のゲートには、制御信号ＣＳ３が入力されるように接続されている。
【００４０】
これら制御信号ＣＳ２，ＣＳ３も、制御信号ＣＳ１と同様に、半導体集積回路装置に設けられたレジスタに格納された信号、該半導体集積回路装置に設けられた外部端子を介して入力される信号、またはヒューズ回路によって生成される信号であり、トランジスタＴ５，Ｔ７、トランジスタＴ６，Ｔ８をそれぞれＯＮ／ＯＦＦを制御する。
【００４１】
ここで、静電容量素子Ｃ２〜Ｃ５において、静電容量素子Ｃ３，Ｃ５の静電容量は、静電容量素子Ｃ２，Ｃ４の静電容量の２倍となるようにそれぞれ設定されている。
【００４２】
トランジスタＴ１５〜Ｔ１７の他方の接続部には、静電容量素子Ｃ２〜Ｃ５の一方の接続部（トランジスタのゲート）がそれぞれ接続されており、これら静電容量素子Ｃ２〜Ｃ５の他方の接続部（トランジスタの両方の接続部）には基準電位ＶSSがそれぞれ接続されている。
【００４３】
さらに、ディレイ調整部４の後段には、ラッチ部６が接続されている。ラッチ部６は、ＰチャネルＭＯＳのトランジスタＴ１９〜Ｔ２４、およびＮチャネルＭＯＳのトランジスタＴ２５〜Ｔ２７から構成されている。
【００４４】
トランジスタＴ１９の一方の接続部には、トランジスタＴ１７，Ｔ１８の一方の接続部が接続されており、トランジスタＴ２０の一方の接続部には、トランジスタＴ１５，Ｔ１６の一方の接続部が接続されている。
【００４５】
トランジスタＴ１９，Ｔ２０，Ｔ２３，Ｔ２４，Ｔ２７のゲートには、外部から供給されるクロック信号ＣＬＫが供給されている。また、トランジスタＴ２１〜Ｔ２４の一方の接続部には、電源電圧ＶCCが供給されている。
【００４６】
トランジスタＴ１９の他方の接続部には、トランジスタＴ２１，Ｔ２３の他方の接続部、トランジスタＴ２２のゲート、およびトランジスタＴ２５の一方の接続部がそれぞれ接続されている。
【００４７】
トランジスタＴ２０の他方の接続部には、トランジスタＴ２１，Ｔ２５のゲート、トランジスタＴ２６の一方の接続部、ならびにトランジスタＴ２４の他方の接続部がそれぞれ接続されている。
【００４８】
トランジスタＴ２５の他方の接続部には、トランジスタＴ２６の他方の接続部、トランジスタＴ２７の一方の接続部がそれぞれ接続されており、該トランジスタＴ２７の他方の接続部には基準電位ＶSSが接続されている。
【００４９】
このラッチ部６の後段には、ラッチ部７が接続されている。ラッチ部７は、インバータＩｖ１〜Ｉｖ４、および否定論理和回路ＮＲ１，ＮＲ２から構成されたフリップフロップ回路からなる。
【００５０】
インバータＩｖ１の入力部には、トランジスタＴ２３の他方の接続部が接続されており、インバータＩｖ３の入力部には、トランジスタＴ２４の他方の接続部が接続されている。
【００５１】
インバータＩｖ１の出力部には否定論理和回路ＮＲ１の一方の入力部が接続されており、インバータＩｖ２の出力部には否定論理和回路ＮＲ１の他方の入力部が接続されている。
【００５２】
また、インバータＩｖ３の出力部には否定論理和回路ＮＲ２の一方の入力部が接続されており、インバータＩｖ４の出力部には否定論理和回路ＮＲ２の他方の入力部が接続されている。
【００５３】
否定論理和回路ＮＲ１の出力部には、インバータＩｖ４の入力部が接続されており、否定論理和回路ＮＲ２の出力部には、インバータＩｖ２の入力部が接続されている。そして、否定論理和回路ＮＲ１，ＮＲ２の出力部から出力される信号が入力バッファ回路１の出力信号となる。
【００５４】
次に、本実施の形態の作用について説明する。
【００５５】
ここで、入力バッファ回路１は、初期設定としてセットアップ時間が最大と最小の中間程度となるようにディレイ時間が設定されている。この初期設定では、制御信号ＣＳ１，ＣＳ３がハイレベル、制御信号ＣＳ２がローレベルとなっている。
【００５６】
これらハイレベルの制御信号ＣＳ１，ＣＳ３により、トランジスタＴ１，Ｔ１５，Ｔ１７がＯＦＦとなり、静電容量素子Ｃ１，Ｃ２，Ｃ４による静電容量は付加されてない。
【００５７】
一方、ローレベルの制御信号ＣＳ２によってトランジスタＴ１６，Ｔ１８がそれぞれＯＮとなるので、静電容量素子Ｃ３，Ｃ５による静電容量が付加されている。よって、これら静電容量素子Ｃ３，Ｃ５の静電容量によるディレイ時間と、ディレイ調整部２によるディレイ時間とによってセットアップ時間が初期設定されている。
【００５８】
まず、入力バッファ回路１におけるディレイ時間を初期設定よりも少なくする場合には、制御信号ＣＳ１，ＣＳ３だけでなく、制御信号ＣＳ２もハイレベルとする。
【００５９】
これらハイレベルの制御信号ＣＳ１〜ＣＳ３により、トランジスタＴ１，Ｔ１５〜Ｔ１８がすべてＯＦＦするので、静電容量素子Ｃ１〜Ｃ５による静電容量が付加されず、ディレイ調整部２によるディレイ時間だけでセットアップ時間が調整される。
【００６０】
また、入力バッファ回路１におけるセットアップ時間を初期設定よりも多くする場合には、制御信号ＣＳ２，ＣＳ３をローレベルとする。ローレベルの制御信号ＣＳ２，ＣＳ３によってトランジスタＴ１５〜Ｔ１８がすべてＯＮとなり、静電容量素子Ｃ２〜Ｃ５による静電容量が付加され、ディレイ調整部２によるディレイ時間に静電容量素子Ｃ２〜Ｃ５の静電容量によるディレイ時間が加わったセットアップ時間が調整されることになる。
【００６１】
さらに、静電容量素子Ｃ２，Ｃ４と静電容量素子Ｃ３，Ｃ５は、前述したように、静電容量比が、１：２となるようにそれぞれ設定されているので、３通りの切り替えを行うことができ、きめ細かい調整をすることができる。
【００６２】
また、ここでは、静電容量比が１：２となるように設定したが、静電容量素子数を増加させ、静電容量比が１：２：４〜となるように静電容量値を２倍毎に大きくなるように設定してもよい。
【００６３】
たとえば、６つの静電容量素子を、３つの制御信号によって接続制御することによって静電容量比を１：２：４にした場合、付加する静電容量素子の組み合わせにより、８通り（８段階）の切り替えを可能とすることができるので、よりきめ細かい調整をすることができる。
【００６４】
また、入力バッファ回路１におけるセットアップ時間を最も多くする場合には、制御信号ＣＳ１〜ＣＳ３をすべてローレベルとする。これらローレベルの制御信号ＣＳ１〜ＣＳ３によってトランジスタＴ１，Ｔ１５〜Ｔ１８がすべてＯＮとなり、静電容量素子Ｃ１，Ｃ２〜Ｃ５の静電容量によるディレイ時間、ならびにディレイ調整部２によるディレイ時間が加わったセットアップ時間に調整される。
【００６５】
ここで、静電容量素子Ｃ１は信号増幅部５の前段に設けられているので、該静電容量素子Ｃ１の静電容量によって入力されたデータＤINのｔｆ／ｔｆ時間が長くなっても、信号増幅部５から差動増幅された信号が出力される際には充分な振幅時間を確保することができる。また、上記したディレイ時間の設定は、たとえば、プローブテストなどの電気的試験において、セットアップ時間が最適となるように調整される。
【００６６】
それにより、本実施の形態１によれば、ディレイ調整部２〜４により、ディレイ時間を任意に可変することができるので、入力バッファ回路１のラッチ部６におけるセットアップ時間を短時間で最適に設定することができる。
【００６７】
また、ディレイ調整部２を信号増幅部５の前段に、ディレイ調整部３，４を信号増幅部５の後段に分散してそれぞれ設けることにより、入力されたデータＤINのｔｒ／ｔｆ時間を短くできるので、データＤINの充分な振幅時間を確保しながらディレイ時間を延ばすことができる。
【００６８】
さらに、本実施の形態１では、入力バッファ回路１に、３つのディレイ調整部２〜４を設けた構成としたが、入力バッファに４つ以上のディレイ調整部を設ける構成としてもよい。
【００６９】
たとえば、４つのディレイ調整部を設けた入力バッファ回路１ａを図２に示す。この図に示すように、入力バッファ回路１ａは、本実施の形態１と同様の回路構成からなるディレイ調整部２〜４に、新たにディレイ調整部（第２ディレイ調整部）４ａと信号増幅部５ａとが付加された構成となっている。
【００７０】
また、ディレイ調整部４ａは、本実施の形態１におけるディレイ調整部４と同様の回路構成であり、信号増幅部５ａは、本実施の形態１の信号増幅部５と同じ回路構成となっている。
【００７１】
そして、信号増幅部５ａは、ディレイ調整部３の後段に接続され、ディレイ調整部４ａは、信号増幅部５ａの後段に接続された構成となっている。これによって、入力バッファ回路１ａのラッチ部６におけるセットアップ時間をより広範囲にすることができる。
【００７２】
（実施の形態２）
図３は、本発明の実施の形態２による半導体集積回路装置に設けられた入力バッファ回路の回路図である。
【００７３】
本実施の形態２において、入力データを所定のタイミングによって取り込む入力バッファ回路１ｂは、図３に示すように、ディレイ調整部３，８、信号増幅部５ａ、ならびにラッチ部６，７から構成されている。
【００７４】
ディレイ調整部（第４ディレイ調整部）８は、抵抗Ｒ１〜Ｒ３から構成されている。信号増幅部５ｂには、セレクタ機能が設けられており、ＰチャネルＭＯＳのトランジスタ（第３スイッチング部、第４ディレイ調整部）Ｔ２８〜Ｔ３０、ならびにＮチャネルＭＯＳのトランジスタＴ３１〜Ｔ４１から構成されている。
【００７５】
抵抗Ｒ１の一方の接続部には入力信号であるデータＤINが入力されるように接続されており、この抵抗Ｒ１の他方の接続部には、抵抗Ｒ２の一方の接続部、およびトランジスタＴ４１のゲートが接続されている。
【００７６】
抵抗Ｒ２の他方の接続部には、抵抗Ｒ３の一方の接続部、ならびにトランジスタＴ４０のゲートが接続されており、この抵抗Ｒ３の他方の接続部には、トランジスタＴ３９のゲートが接続されている。
【００７７】
これらトランジスタＴ３１〜Ｔ３３の他方の接続部には、トランジスタＴ３３，３４の一方の接続部が接続されている。トランジスタＴ３１〜Ｔ３３の一方の接続部には、トランジスタＴ３６〜３８の他方の接続部がそれぞれ接続されている。
【００７８】
トランジスタＴ３６〜３８の一方の接続部には、トランジスタＴ３０の他方の接続部が接続されている。これらトランジスタＴ２８〜Ｔ３０のゲートには、制御信号ＣＳ４〜ＣＳ６がそれぞれ入力されるように接続されている。
【００７９】
これら制御信号ＣＳ４〜ＣＳ６は、半導体集積回路装置に設けられたレジスタに格納された信号、該半導体集積回路装置に設けられた外部端子を介して入力される信号、あるいはヒューズ回路によって生成される信号であり、トランジスタＴ２８〜Ｔ３０のＯＮ／ＯＦＦを制御する。また、入力バッファ回路１ｂにおけるディレイ調整部３、ラッチ部６，７の回路構成、および接続構成は、前記実施の形態１と同様である。
【００８０】
次に、入力バッファ回路１ｂにおけるセットアップ時間の設定について説明する。
【００８１】
ここでも、入力バッファ回路１ｂは、前記実施の形態１と同様に初期設定としてセットアップ時間が最大と最小の中間程度となるようにディレイ時間が設定されている。
【００８２】
この初期設定では、制御信号ＣＳ５，ＣＳ６がハイレベル、制御信号ＣＳ４がローレベルとなっており、トランジスタＴ３７，Ｔ３８がそれぞれＯＮとなり、トランジスタＴ３６がＯＦＦとなっている。
【００８３】
よって、抵抗Ｒ１，Ｒ２によるディレイ時間が付加されており、このディレイ時間と、ディレイ調整部３によるディレイ時間とによってセットアップ時間が設定されている。
【００８４】
また、セットアップ時間を初期設定よりも小さくする場合、制御信号ＣＳ４，ＣＳ５をローレベルとし、制御信号ＣＳ６だけをハイレベルとする。ローレベルの制御信号ＣＳ４，ＣＳ５により、トランジスタＴ３６，Ｔ３７がＯＦＦし、ハイレベルの制御信号ＣＳ６によってトランジスタＴ３８がＯＮとなる。
【００８５】
よって、データＤINは、抵抗Ｒ１だけを介して信号増幅部５ｂに入力されるので入力抵抗値が最も小さくなることによってディレイ時間が最も少なくなり、セットアップ時間を短く設定することができる。
【００８６】
さらに、入力バッファ回路１ｂにおけるセットアップ時間を初期設定よりも多くする場合には、制御信号ＣＳ４〜ＣＳ６をすべてハイレベルとし、トランジスタＴ３６〜Ｔ３８をすべてＯＮにする。
【００８７】
よって、データＤINは、すべての抵抗Ｒ１〜Ｒ３を介して信号増幅部５ｂに入力されるので、入力抵抗値が最も大きくなることによってディレイ時間が最も多くなり、セットアップ時間を長く設定することができる。
【００８８】
それにより、本実施の形態２においても、セレクタ機能を有した信号増幅部５ｂによってディレイ調整部８の入力抵抗値を可変させることにより、ディレイ時間を任意に調整することができるので、入力バッファ回路１ｂのラッチ部６におけるセットアップ時間を最適に設定することができる。
【００８９】
また、ディレイ調整部８を信号増幅部５ｂの前段に、ディレイ調整部３を信号増幅部５の後段に分散してそれぞれ設けることにより、入力されたデータＤINのｔｒ／ｔｆ時間を長くすることなく、データＤINの充分な振幅時間を確保しながらディレイ時間を延ばすことができる。
【００９０】
さらに、本実施の形態２においては、信号増幅部５ｂに設けられたセレクタ機能によって入力抵抗値を可変する場合について記載したが、たとえば、図４に示すように、、ディレイ調整部（第４ディレイ調整部）８ａにセレクタ機能を備えるように入力バッファ回路１ｃを構成してもよい。
【００９１】
この場合、入力バッファ回路１ｃは、信号増幅部５、ディレイ調整部３，８ａ、ならびにラッチ部６，７から構成されており、信号増幅部５、ディレイ調整部３、およびラッチ部６，７の回路接続構成などは、前記実施の形態１と同様である。
【００９２】
ディレイ調整部８ａは、抵抗Ｒ１〜Ｒ３、ならびにスイッチング素子（第３スイッチング部）ＳＷ１〜ＳＷ３から構成されている。抵抗Ｒ１の一方の接続部には入力信号であるデータＤINが入力されるように接続されている。
【００９３】
この抵抗Ｒ１の他方の接続部には、抵抗Ｒ２の一方の接続部、およびスイッチング素子ＳＷ３の一方の接続部がそれぞれ接続されている。抵抗Ｒ２の他方の接続部には、抵抗Ｒ３の一方の接続部、ならびにスイッチング素子ＳＷ１の一方の接続部が接続されている。
【００９４】
抵抗Ｒ３の他方の接続部には、スイッチング素子ＳＷ２の一方の接続部が接続されている。スイッチング素子ＳＷ１〜ＳＷ３の他方の接続部には、信号増幅部５のトランジスタＴ５のゲートに接続されている。
【００９５】
これらスイッチング素子ＳＷ１〜ＳＷ３は、スイッチング信号（制御信号）ＳＷＳ１〜ＳＷＳ３が入力されており、該スイッチング信号ＳＷＳ１〜ＳＷＳ３によってＯＮ／ＯＦＦ（導通／非導通）が制御される。
【００９６】
スイッチング信号ＳＷＳ１〜ＳＷＳ３は、前記実施の形態１，２と同様に、半導体集積回路装置に設けられたレジスタに格納された信号、あるいは該半導体集積回路装置に設けられた外部端子、あるいはヒューズ回路などから生成された信号である。
【００９７】
このような構成においても、スイッチング信号ＳＷＳ１〜ＳＷＳ３によってスイッチング素子ＳＷ１〜ＳＷ３のＯＮ／ＯＦＦを制御することによって、ディレイ時間を任意に調整することができるので、入力バッファ回路１ｃのラッチ部６におけるセットアップ時間を最適に設定することができる。
【００９８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９９】
たとえば、前記実施の形態１では静電容量によるディレイ調整、前記実施の形態２においては抵抗によるディレイ調整について記載したが、図５に示すように、静電容量によるディレイ調整部４と抵抗によるディレイ調整部８ａとを組み合わせて入力バッファ回路１ｄを構成したり、あるいはディレイ調整部８（図３）、およびセレクタ機能が設けられた信号増幅部５ｂ（図３）と静電容量によるディレイ調整部４（図１）とを組み合わせて入力バッファ回路を構成するようにしてもよい。
【０１００】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１０１】
（１）本発明によれば、入力されたデータの立ち上がり／立ち下がり時間を大幅に長くすることなくディレイ時間を任意に可変することができるので、入力バッファ回路のラッチ部におけるセットアップ時間を最適に設定することができる。
【０１０２】
（２）また、本発明では、上記（１）により、制御信号によってセットアップ時間を容易に短時間で可変設定することができるので、製造工程で用いられるマスクの修正などが不要となり、半導体集積回路装置の開発期間を短縮し、かつコストを低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体集積回路装置に設けられた入力バッファ回路の回路図である。
【図２】本発明の他の実施の形態による半導体集積回路装置に設けられた入力バッファ回路の回路図である。
【図３】本発明の実施の形態２による半導体集積回路装置に設けられた入力バッファ回路の回路図である。
【図４】本発明の他の実施の形態による半導体集積回路装置に設けられた入力バッファ回路の一例を示す回路図である。
【図５】本発明の他の実施の形態による半導体集積回路装置に設けられた入力バッファ回路の他の例を示す回路図である。
【符号の説明】
１ 入力バッファ回路
１ａ〜１ｄ 入力バッファ回路
２ ディレイ調整部（第１ディレイ調整部）
３ ディレイ調整部（第３ディレイ調整部）
４ ディレイ調整部（第２ディレイ調整部）
４ａ ディレイ調整部（第２ディレイ調整部）
５ 信号増幅部
５ａ 信号増幅部
５ｂ 信号増幅部
６，７ ラッチ部
８ ディレイ調整部（第４ディレイ調整部）
８ａ ディレイ調整部（第４ディレイ調整部）
Ｔ１ トランジスタ（第１スイッチング部）
Ｔ２〜Ｔ４ トランジスタ
Ｔ５〜Ｔ９ トランジスタ
Ｔ１０〜Ｔ１４ トランジスタ
Ｔ１５〜Ｔ１８ トランジスタ（第２スイッチング部）
Ｔ１９〜Ｔ２４ トランジスタ
Ｔ２５〜Ｔ２７ トランジスタ
Ｔ２８〜Ｔ３０ トランジスタ（第３スイッチング部、第４ディレイ調整部）
Ｔ３１〜Ｔ４１ トランジスタ
Ｃ１〜Ｃ５ 静電容量素子
ＳＷ１〜ＳＷ３ スイッチング部（第３スイッチング部）
Ｉｖ１〜Ｉｖ４ インバータ
ＮＲ１，ＮＲ２ 否定論理和回路
ＣＳ１〜ＣＳ６ 制御信号
ＳＷＳ１〜ＳＷＳ３ スイッチング信号（制御信号）
Claims (5)
- 入力された低振幅のデータを増幅して出力する差動増幅部と、
前記差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、
前記差動増幅部の信号入力部に設けられ、入力された前記データをある時間だけ遅延して出力する第１ディレイ調整部と、
前記ラッチ部の信号入力部に設けられ、前記差動増幅部から出力された信号をある時間だけ遅延して出力する第２ディレイ調整部とを備えた入力バッファ回路を設けたことを特徴とする半導体集積回路装置。 - 入力された低振幅のデータを増幅して出力する差動増幅部と、
前記差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、
前記差動増幅部の信号入力部に設けられ、入力された前記データをある時間だけ遅延する静電容量素子と、制御信号に基づいて前記静電容量素子の接続制御を行う第１スイッチング部とよりなる第１ディレイ調整部と、
前記ラッチ部の信号入力部に設けられ、入力された前記データを任意の時間だけ遅延するｎ個の静電容量素子と、制御信号に基づいて前記ｎ個の静電容量素子の接続制御を行い、前記ラッチ部の信号入力部に付加される静電容量値を可変する第２スイッチング部とよりなる第２ディレイ調整部とを備えた入力バッファ回路を設けたことを特徴とする半導体集積回路装置。 - 入力された低振幅のデータを増幅して出力する差動増幅部と、
前記差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、
前記差動増幅部の信号入力部に設けられ、入力された前記データをある時間だけ遅延する静電容量素子と、制御信号に基づいて前記静電容量素子の接続制御を行う第１スイッチング部とよりなる第１ディレイ調整部と、
前記ラッチ部の信号入力部に設けられ、入力された前記データを任意の時間だけ遅延するｎ個の静電容量素子と、制御信号に基づいて前記ｎ個の静電容量素子の接続制御を行い、前記ラッチ部の信号入力部に付加される静電容量値を可変する第２スイッチング部とよりなる第２ディレイ調整部と、
前記ラッチ部の信号入力部と前記第２ディレイ調整部との間に設けられ、入力された前記データをある時間だけ遅延して出力する差動増幅回路からなる第３ディレイ調整部とを備えた入力バッファ回路を設けたことを特徴とする半導体集積回路装置。 - 入力された低振幅のデータを増幅して出力する差動増幅部と、
前記差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、
前記ラッチ部の信号入力部に設けられ、入力された前記データを任意の時間だけ遅延するｎ個の静電容量素子と、制御信号に基づいて前記ｎ個の静電容量素子の接続制御を行い、前記ラッチ部の信号入力部に付加される静電容量値を可変する第２スイッチング部とよりなる第２ディレイ調整部と、
前記差動増幅部の信号入力部に設けられ、入力された前記データを任意の時間だけ遅延して出力するｎ個の抵抗と、制御信号に基づいて前記ｎ個の抵抗の接続制御を行い、前記ラッチ部の信号入力部に付加される入力抵抗値を可変する第３スイッチング部とよりなる第４ディレイ調整部とを備えた入力バッファ回路を設けたことを特徴とする半導体集積回路装置。 - 入力された低振幅のデータを増幅して出力する差動増幅部と、
前記差動増幅部に増幅された信号をラッチし、クロック信号に同期して全振幅のデータとして出力するラッチ部と、
前記ラッチ部の信号入力部に設けられ、入力された前記データを任意の時間だけ遅延するｎ個の静電容量素子と、制御信号に基づいて前記ｎ個の静電容量素子の接続制御を行い、前記ラッチ部の信号入力部に付加される静電容量値を可変する第２スイッチング部とよりなる第２ディレイ調整部と、
前記ラッチ部の信号入力部と前記第２ディレイ調整部との間に設けられ、入力された前記データをある時間だけ遅延して出力する差動増幅回路からなる第３ディレイ調整部と、
前記差動増幅部の信号入力部に設けられ、入力された前記データを任意の時間だけ遅延して出力するｎ個の抵抗と、制御信号に基づいて前記ｎ個の抵抗の接続制御を行い、前記ラッチ部の信号入力部に付加される入力抵抗値を可変する第３スイッチング部とよりなる第４ディレイ調整部とを備えた入力バッファ回路を設けたことを特徴とする半導体集積回路装置。
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