TW546934B

TW546934B - A method and apparatus for source synchronous transfers at frequencies including an odd fraction of a core frequency

Info

Publication number: TW546934B
Application number: TW089107854A
Authority: TW
Inventors: Pablo M Rodriguez; Kenneth R Douglas; Alper Ilkbahar; Harry Muljono
Original assignee: Intel Corp
Priority date: 1999-04-27
Filing date: 2000-06-26
Publication date: 2003-08-11
Also published as: KR100416208B1; CN1150466C; US6311285B1; GB2363877B; WO2000065457A3; WO2000065457A2; AU4646700A; GB2363877A; GB0125520D0; KR20010113900A; CN1349629A; DE10084516B4; DE10084516T1

Description

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I 訂

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五、發明說明（2 ) 經濟部智慧財產局員工消費合作社印製種參考共用的系統時脈訊號，而閂鎖及拮取其訊號的計時方法’而不採用標準頻率源同步配置中，與資料或指令訊號共同傳輸的時脈訊號。先前技藝的處理器也具有背侧匯流排，其採用頻率源同步訊號。事實上這樣的頻率源同步訊號已經可用處理器中核心時脈頻率的偶數部分來達成，如I n t e 1 P e n t i U m ® 11 處理器。然而，先前技藝的處理器在以匯流排頻率的高速運作下，可以不採用適當的頻率源同步介面，此頻率即為核心時脈頻率。 _ 發明n 本發明係揭示一種用以於包括核心頻率之奇數部分之頻率源同步傳輸之方法及裝置。此揭示的裝置包含一種訊號驅動器電路及一種選通訊號驅動器電路。此訊號驅動器電路係被耦合而產生一循環，其用於來自在核心時脈頻率運作下的核心的核心訊號之第一頻率的第一訊號，其為此第一頻率的奇數部分的倍數。此選通訊號驅動器電路係被耦合於在此循環的中間點產生一選通訊號，允許第一訊號的閂鎖由選通訊號來觸發。逼式簡軍說明本發明係以附圖加以說明，這些範例不為本發明的限制。圖1所示為使用目前所揭示的頻率源同步方法的一種系統的具體實施例圖2所7F為本資料匯流排的一均衡頻率源同步驅動器的 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） ---------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 546934 經濟部智慧財產局員工消費合作社印製 Λ7 五、發明說明（3 ) 具體實施例圖3所示為圖2的頻率源同步驅動器的具體實施例所產生的波形圖4所示為頻率源同步介面，包含資料，位址及指令訊號圖5所示為一閂鎖元件的具體實施例，其可以在時脈訊號的上升及下降邊緣處提供一輸出訊號。圖6所為一閂鎖元件的另一具體實施例，可以在時脈訊號的上升及下降邊緣處提供一-輸出訊號，並且從時脈訊號到別驅動器卽點皆相等的電路閘延遲發明詳細說明接下來的說明將提供一種用以於包括核心頻率之奇數部分之頻率源同步傳輸之方法及裝置。在下述說明中，係提出許多特定的細節，例如訊號名稱，頻率比，電路配置，及邏輯分割/整合選擇性等，以便對本發明有更深入的瞭解。然而本技藝的專業人士也可在不瞭解這些特定細節的情況下進行貫作。另一方面，控制結構及電路閘位準電路並未顯示其細節部分，因此不會混淆本發明。那些本技藝中常用的技巧及所附的說明，即可用於構建必要的邏輯電路’而不需要額外的試驗。此處所述之頻率源同步電路，能夠允許高速頻率源同步訊號，而此頻率即為在核心頻率的奇數部份之一種頻率。此特徵的好處在於能夠允許像是處理器這樣的元件在高速運作，或疋使匯流排介面在高於僅可能使用偶數倍數或相 -6- 私紙張尺度適用中國國家標準（CNS^I^^IO X 29了公爱$ 訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 546934 A7 -----—___ B7______— 五、發明說明（4 ) 同頻率介面的頻率之下，進行運作。另外，此特徵可允許在匯流排上施以較大的負擔（例如更多的記憶體裝置），而不b對元件與匯見排間介面的核心運轉頻率造成影響。此處所述的頻率源同步電路的一些具體實施例也可^計成不同的特徵而來準確地匹配頻率源同步訊號及相關的選通（時脈）訊號之間的時序。舉例而言，一些具體實施例可以將時脈訊號發送到一連_未使用但連接在一起的問鎖電路也便將資料及選通時脈訊號維持相等的負荷。一些具體貫施例可以利用閂鎖元件及由時·脈到資料輸出間相等的電路閘延遲，而不論是否閃鎖電路在上升或下降邊緣被觸發關閉。此特徵對於匯流排頻率使用核心頻率的奇數部分時有相當的好處，因為匯流排循環在此頻率下，其開始與結束是在核心時脈的相對邊緣上。圖1所示為頻率源同步驅動器i 〇〇及接收器丨8 〇的一般性具體貫施例，其能夠在多種核心到匯流排頻率比之下運作，包括奇數部分比。驅動器1〇〇具有一核心11〇，其是在核心時脈頻率下運作。一個訊號及一個選通分別在訊號線1 7 1及1 7 5上傳送到接收器i 8 〇，且可以轉換成與核心頻率相同的頻率，其為核心頻率的偶數部分（如1/2，1/3 等），或為核心頻率的奇數部份（如2/3，2/5等）。為了容納奇數部分介面，驅動器丨〇〇可以在由訊號線丨丨2所提供的核心時脈訊號的上升及下降時脈訊號邊緣來驅動訊號及 /或選通訊號。在核心1 1 0所產生的循環，係在訊號線丨丨6上由一循環 -7- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱1 --------tT---------^-^丨 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 546934 A7 B7 五、發明說明（5 ) 要求而來，核心1 1 0也在訊號線1 1 4上產生一輸入訊號，而由輸出驅動器電路1 7 0在訊號線1 7 1上驅動。一致能及選通產生電路1 3 0在接收到循環要求時，產生適當的訊號來閂鎖住輸入訊號，並驅動此訊號到匯流排，與選通訊號同步。一第一訊號閂鎖1 6 0係一上升邊緣觸發閂鎖，其係搞合於接收核心時脈訊號。此問鎖在核心時脈訊號的上升邊緣時，傳送輸入訊號到一前驅動器節點1 6 1。一第二訊號閃鎖1 6 2係一下降邊緣觸發閂鎖，-其係耦合於接收核心時脈訊號。此問鎖在核心時脈訊號的上升邊緣時，傳送輸入訊號到一前驅動器節點1 6 1。此致能及選通產生電路1 3 0在致能線1 3 2及丨3 4上產生致能訊號給閂鎖1 6 0及1 6 2 ’係根據在模態輸入1 2 2所接收到的訊號。在一奇數部分模態（如2 : N，N = 3，5等），此致能訊號可使閂鎖輪流被致能，所以連續的輸入訊號轉換會在核心時脈的上升及下降邊緣處被驅動至前驅動器節點 1 6 1。在偶數模態（如1 : 1，1 ·· 2，1 : 3 )時，訊號可在核心時脈訊號的相同邊緣處被驅離，因此兩個問鎖中的一個可以不需要使用。在一頻率源同步配置中’由驅動器傳送到接收器的選通或時脈訊號’基本上是由接收器用來閂鎖住傳送的訊號，如所說明的’選通可經由一依需要配置的結合區塊 (CB)1 85 ’並使閃鎖190開始計時。選通通常位於循環的中間點’（也就是轉換或觸發閃鎖）’其中傳送訊號以便適 -8 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ϋ ia_— 1_1 ·ϋ ϋ— i^i ϋ ·ϋ a^i ϋ ϋ 1·1 · i_n ·ϋ I 1·^ ϋ aaB-Bi 11 1 ^ I n ^ι_· ^1· n Ml 11 1^1 I ^=0 矣 (請先閱讀背面之注意事項再填寫本頁) 546934 A7

五、發明說明（6 ) 當地閂鎖住接收的訊號。在一些具體實施例中，選通是位在循環的中間點的中心或接近中心處。選通的位置在不同的具體實施例中皆有所不同，只要其可以傳送選通來閂鎖住訊號。為了將選通訊號置於中心，或調整其位置，可以依需要使用L遲遠路1 5 0。在所示的具體實施例中，核心時脈訊號會被延遲，而在訊號線丨5 2上產生一延遲的時脈訊號 (D C L K)。此延遲的時脈訊號接著被用於觸發一上升邊緣觸發的閂鎖1 6 4及一下降邊緣觸發的閂鎖丨6 6，其方式類似於閂鎖1 6 0及1 6 2。此延遲的時脈訊號可用於將選通邊緣置放在核心時脈不轉換的地方。舉例而言，在一匯流排循環的中間點，不會有可用的核心時脈訊號轉換而可觸發選通，（無論是上升或下降），當使用2/3的匯流排到核心頻率比時。另外，當核心頻率大於匯流排頻率時，選通也可在匯流排循環中的另一個中間點來產生，舉例而言，在匯流排循環開始之後所發生的内部核心時脈轉換，可以用來產生選通。此選通可以不位在中心點，但仍然可用於閂鎖訊號，因此在一些具體實施例中不需要依需要設置的延遲電路 1 5 0。此依需要設置的結合區塊1 8 5可以用於保證由非延遲選通所拮取的訊號可被適當地拮取。此致能及選通產生電路1 3 0在訊號線1 3 6及1 3 8上產生閃鎖1 6 4及1 6 6的適當致能訊號，其依據模態輸入丨2 2所指定的模態而定。因此，閂鎖1 6 4及1 6 6輪流地在奇數部分 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） - (請先閱讀背面之注意事項再填寫本頁) ---------訂---------線. 經濟部智慧財產局員工消費合作社印製 546934 經濟部智慧財產局員工消費合作社印製 A7 _____B7__ 五、發明說明（7 ) 模態來驅動一選通前驅動器節點1 6 5。在偶數模態時，選通可被驅離核心時脈訊號的一個邊緣，因此兩個問鎖中只需要使用一個。此致能及選通產生電路丨3 〇也可在訊號線 1 4 0上產生一輸入選通訊號，而送到兩個閃鎖中。當資料由驅動器1 0 0被驅動到接收器丨8 〇時，輸出致能 (Ο E )訊號會在訊號線1 7 2及1 7 6上被確立並保持確立狀 ,¾、’而分別致能訊號及選通輸出驅動器電路1 7 〇及1 7 *。訊號及選通可以同步，所以它們可依據核心時脈訊號的控制關係而驅動至接收器。接收器丨8 〇中的閂鎖丨9 〇依據選通輸入來閂鎖訊號，並在接收器内的節點丨9 2提供訊號來使用。因此，圖1的具體實施例中，藉由匯流排循環中的中間點處提供的選通，而可提供驅動器丨〇〇及接收器丨8 〇之間訊號的頻率源同步傳輸，甚至當匯流排循環以驅動器 1 0 0的核心頻率的奇數部分中的一頻率進行運作。圖2所π為頻率源同步驅動器的另一實施例，在圖2的具體實施例中，-核心時脈訊號（CLK)及一延遲的時脈訊號 (DCLK)被導引至一組資料及選通閂鎖元件。雖然兩種時脈訊號並未在所有的閂鎖元件中都使用到，均勾的路由及負荷可使這些時脈的負荷平衡，並限制資料訊號及相關選通之間的偏斜。在圖2的具體實施例中，兩個選通以一組N資料位元 (D 0 - D N ])。每一個驅動的訊號皆有一閂鎖元件，其具有四個閃鎖。一問鎖元件2〇〇接收一内部選通訊號 (INSTB)，其由一致能及選通產生器電路25〇產生，並由 -10- 「本紙張尺度適用中國國家標iT^NS)A4規格(21^7^) --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 546934 A7 B7 鎖鎖動五、發明說明（8 核心時脈訊號加以計時。此閂鎖元件2 〇〇具有四個閃鎖，閂鎖D 1 2 0 2，閂鎖D 2 2 0 4，閂鎖S 1 2 0 6，及問鎖S 2 2 0 8。閂鎖D 1及D 2係由核心時脈訊號來觸發，閂鎖s i及 S 2則由延遲的核心時脈訊號來觸發。閂鎖元件2 〇〇的輸出由一輸出驅動器205來驅動至一選通輸出2〇7，當一輸出致能訊號（Ο E )被確立於訊號線2 0 3。由致能及選通產生器電路2 5 0所產生的致能訊號也在一致能訊號匯流排2 5 2上傳送到閂鎖元件2 0 0。舉例而言，致能選通1(EN：S1)及致能選通2(ENS2)訊號則提供給閃-鎖S 1 20 6及；5 2 20 8。一種貝料位元0 ( D A T A 0 )的閂鎖元件2丨〇的具體實施例係在圖2中詳細說明。資料位元〇，由訊號線2丨1提供，係搞合至内部問鎖2 12, 2丨4, 2 16及2 18的資料輸入。適當的致能訊號（根據運作模式）也耦合至這四個問鎖。閂鎖 D1 212及D2 214係耦合用於接收核心時脈訊號，閂 S 1 2 1 6及S 2 2 1 8係耦合用於接收延遲時脈訊號。在閂元件210中的四個閃鎖的輸出係由一輸出驅動器215驅至D 0知出2 1 7，當一輸出致能訊號在訊號線2 〇 3上被確立。這些致能訊號的產生，係保證僅有一個閂鎖被致能，而母次皆驅動共用的輸出節點。同樣地，資料位元1(DATA丨）的閂鎖元件22〇係耦合用於同時接收核心時脈訊號⑺鎖^及^)，及延遲時脈訊號（問鎖S1及S2)。適當的致能訊號係由致能及選通產為電路2 5 0來提供。第一 /2- - 弟”枓仏兀係由訊號線2 2 1提供閃鎖元件2 2 0中的所有四個问雜 a . ，1U Π鎖，當一輸出致能訊號被確 --------------------訂---------線 i^w. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製生給

546934 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（9 上於訊5虎、、泉z 2 3上時’ _輸出驅動器2 2 5則驅動四個閂鎖的輸出到一 D 1輸出2 2 7。一用於第N個資料位元（D a T A n _ t )的閃鎖元件2 3 〇係耦口用於接收核心時脈訊號（閂鎖D 1及〇 2 )，及延遲時脈訊號（閃鎖S 1及S 2 )。適當的致能訊號係由致能及選通產生&電路25 0提供。此第則固資料位元係由訊號線231提供給鎖所元件2 3 0的所有四個問鎖，及一輸出驅動器（未示）驅動四個閂鎖的輸出到一輸出節點，如關於其它訊號所討論的一樣。 _ :互補選通訊號（STR〇BE#)的閃鎖元件24〇，係耦合用於接收核心時脈訊號（閃鎖D丨及d 2 )，及延遲時脈訊號 (門鎖S 1及S 2 )。再次地，適當的致能訊薄係由致能及選通產生态電路2 5 0提供，做為在一訊號線2 4 i上的一輸入 4 L #訊號此知入選通#訊號係在訊號線2 4 1上提供給閂鎖兀件2 4 0中的所有四個閃鎖，及一輸出驅動器（未示）驅動四個閃鎖的輸出到一輸出節點，如關於其它訊號所討論的一樣。補扣的延遲電路2 6 0可用於由核心時脈訊號在訊號線 2 6 2上產生延遲時脈訊號。延遲電路2 6 〇在本具體實施例中由訊號線2 6 5上接收一補償因子。延遲電路26〇根據補償因子而調整，用於在CLK&DCLK之間維持一相對穩定的時序關係，儘管裝置的效能在變化中。此補償因子可由一電路產生，能夠偵測製程，溫度，及/或電壓狀態，一般白可改邊裝置的效能特性。這樣的補償及延遲電路為本 ___ 12- 本紙張尺度適用中國國家標準（CNS)A4規格⑵G x 297公爱） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 546934 Λ7 -------E_____ 五、發明說明（10 ) 技藝所熟知，任何已知或另外可用的電路皆可採用。因為吏用延遲^路，在一些具體實施例的頻率源同步介面中，可以不需要一相位鎖定迴路或其它大型時脈產生器電路用來產生一特別時脈訊號。圖3所示為圖2的驅動器的具體實施例中以2/3的核心到匯流排頻率比之運作波形。因此，在本具體實施例中，延遲電路2 60可延遲核心時脈訊號丨/4循環，而在訊號線264 上產生延遲的時脈訊號（DCLK)。核心資料係在核心時脈訊號（C L K)的上升邊緣的核心來-提供。可利用一交換程序 (h a n d s h a k i n g )來防止核心的先前分配資料被重寫，直到資料已在較低的匯流排頻率成功地傳送出去。因此，核心貧料（A，B，C，D )可在一個或兩個核心時脈循環中輪流地由閂鎖輸入持有。核心資料A係在核心時脈訊號的上升邊緣的核心所驅動。在此例中，僅討論到閂鎖元件2 1 〇 ;然而，可以瞭解到在本具體實施例中的其它閂鎖元件也以類似的方式運作。閂鎖D 2 2 1 4係由致能及選通產生器電路2 5 〇所致能，並在核心時脈訊號的下一個下降邊緣時，驅動資料A 到下一個匯流排循環的啟始點。然後，資料B即由核心提供給閂鎖元件2 1 0。在第二個後續的上升邊緣，閂鎖d 1即由致把及選通產生為電路2 5 0所致能，而在下一個匯流排循環的啟始點時驅動資料B到匯流排。同樣地，資料C在下一個匯流排循環的啟始點由閂鎖d 2 驅離，而資料D在資料C驅動之後，在下一個匯流排循環 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------訂---------線"^^~ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 546934 A7 _ B7 五、發明說明（11 ) 的啟始點由閂鎖D 1驅離。因此，致能訊號及上升與下降邊緣觸發的閂鎖，允許資料被驅動到匯流排成為一，，混合顏色”（m i X e d c ο 1 〇 r )訊號，一訊號觸發關閉相同時脈的上升與下降邊緣。此選通訊號（STROBE及STROBE#)係以同樣方式產生。圖3也同時顯示選通致能訊號（E N S 1及E N S 2 )的範例版本’可用於圖2的閂鎖元件2 0 0，而產生如圖3所示的 STROBE訊號。由圖3可以看出，資料及選通的輸入選通及致能訊號，較佳地是由標準結-合邏輯產生，而觸發關閉此核心時脈訊號，如同這些訊號可在一些具體實施例中的核心時脈訊號的邊緣上轉換。此E N S 1訊號可應用到閂鎖S 1 2 0 6，而E N S 2訊號可應用到閃鎖元件2 0 0的閃鎖S 2 2 0 8。訊號線2 〇丨上的 I N S T B訊號可應用到閂鎖元件2 0 0的所有四個問銷。由此’閃鎖S 1及S 2可輪流地驅動問鎖元件2 〇〇的輸出，而產生圖3所示的混合顏色選通訊號。圖4所示為一具體實施例，可以用一頻率源同步方法中包含於奇數部分匯流排到核心比的頻率來傳送資料，位址及指令訊號。在本具體實施例中，一處理器4 〇〇係耦合用於以頻率源同步方法而傳輸選通訊號，資料訊號，一快取時脈訊號，一位址選通訊號，及位址與指令訊號到一快取記憶體4 8 0。此配置允許由處理器4 〇〇到快取記憶體4 8 〇的一完整頻率源同步介面。處理器4 0 0包含一選通閃鎖元件4 〇 2及資料問鎖元件4 〇 4 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 546934 A7

五、發明說明（12 ) 經濟部智慧財產局員工消費合作社印製及4 0 6。一互補選通閂鎖元件4 〇 8也包含於其中。類似於圖3的具體實施例，這些閂鎖元件皆可以耦合而用於在訊號線472接收一處理器時脈訊號（PCLK)，及在訊號線 4 7 4接收一延遲時脈訊號（DClk)，以提供這些時脈訊號的負荷平衡，因此保留了資料與選通訊號間的時序關係。處理器400包含一選通及致能產生器電路45〇來提供合適的選通訊號及合適的時序而致能閂鎖元件中的閂鎖（例如· D 1，D 2，S 1，S 2 )。處理器4 0 0在訊號線4 4 2上驅動一選通訊號及在訊號線4 4 4上一·互補光訊號線，及由資料匯流排4 4 0所驅動的資料。一快取記憶體4 8 0中的問鎖 4 9 0係耦合來利用一個或兩個選通訊號閂鎖住來自資料匯流排4 4 0的資料。此資料接著可由控制電路4 8 8儲存於快取矩陣4 9 4。明顯地，基本上提供了返回路徑，因此快取記憶體4 8 0可在矩陣4 9 4中提供資料存取到處理器4 〇〇。處理器4 0 0也產生給快取記憶體4 8 0的不同的位址與指令訊號。一第一閂鎖元件4 1 0提供在訊號線4 1 8上的位址選通（C A D S )到快取㊂己憶體4 8 0。閃鎖兀件4 1 0包含兩個個別的閂鎖，閂鎖C 1 4 1 2及閂鎖c 2 4 1 4。在本具體實施例中，指令及位址訊號並不驅離一延遲時脈，如D C L K，但全部驅離核心處理器時脈P C L K。一處理器中的時脈產生電路4 7 0，也在訊號線4 7 6上提供一匯流排頻率時脈， C C L K，到快取記憶體4 8 0。利用問鎖元件，也可將其它位址及指令訊號傳送到快取記憶體4 8 0，如閂鎖元件4 2 0，其也有兩個内部個別的閂 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） i^i i i^i *1··· ^^1 I— ^^1 Hi n l · tMf n 1_1 I— iiw i— Ha ^ ^ i·— ϋ n i-ϋ -ϋ i_^i I (請先閱讀背面之注意事項再填寫本頁) 546934 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（13 ) 鎖。如上述，在此方法中，係由匯流排4 3 0來傳送N位址及/或指令訊號。快取記憶體4 8 0可以使用一結合區塊4 8 4 來結合位址選通訊號C A D S及匯流排頻率區塊C C L K，而為一閂鎖4 8 2產生時脈訊號，並閂鎖住位址及指令訊號。在使用2 : 3的核心到匯流排頻率比的具體實施例中，有兩個可選擇的效能位準。因為快取記憶體4 8 0的尺寸，像是負荷這樣的因子可以影響所選擇的效能位準。在一模態下’位址選通可以用持續的四個p C l K相位形式產生。在一更高效能模態，位址選通可以利用依需要選用的延遲 4 7 8而由p C L κ邊緣偏移，該選用延遲4 7 8係放一信號線 479上產生一延遲的1>(：1^反相位訊號，以使位址選通成為二相P C L Κ訊號。在此狀況下，設定及持續時間可以較當使用一種1對1的核心到匯流排頻率比時，有兩種效能可供選擇。第一，可允許一個核心時脈猶環用於位址匯流排又走時間。也可以是採用少數的代理（如快取記憶體晶片組）載入匯流排，而得到最高的效能。第二個選擇是允口午兩個核心時脈週期於位址匯流排設定時間，此第二選擇在具體實施例中，匯流排的負荷愈重時，有更多的效益。快取記憶體4 8 0的控制電路4 8 8接收來自處理器4〇〇的指一令及位址訊號，控制電路4 8 8在矩陣494執行所請求的操，作’包括返回，儲存或將資料設定無效，或在矩以改變位兀值。因此，圖4的具體實施例可允許在快取^體: 處理…’的一種完全功能頻率源同步介面，並可用於並 (請先閱讀背面之注意事項再填寫本頁) 窗 ·1111111 ·1111111« —赢 -1 1· H ϋ n n n n I I _ 546934 A7 _________B7 五、發明說明（14 ) 它的元件或其它的環境。 (請先閱讀背面之注意事項再填寫本頁) 圖5所不為可能用到的一閂鎖元件的具體實施例，例如，在具體實施例中的資料位元或選通訊號的閂鎖元件，如圖2或4當中的那些元件。此外，圖5的閂鎖元件包含一回鎖功能’能夠讓匯流排訊號線5 3 2持續地被驅動，如此會有一些好處，例如在一匯流排結構中，使用一終端或驅動方法來假設持續地性的匯流排驅動，而維持適當的訊號位準。經濟部智慧財產局員工消費合作社印製資料訊號係提供給一第一傳遞元件5 〇 8，及一第二傳遞元件5 10。傳遞元件5 0 8根據當一致能資料閂鎖1(END1) 訊號被確立，一 AN D閘5 0 2確立其輸出時而被致能，時脈訊號（C L K )則是在邏輯1位準。同樣地，第二傳遞元件 510根據當一反相時脈訊號（clk#)位在邏輯1位準及一致能資料閂鎖2(END2)訊號被確立，一 and閘5 04確立其輸出時，而被致能。由此，一前驅動器節點5 2 〇可在c l K 的上升邊緣處由第一傳遞元件508驅動，而在CLK的下降邊緣處由第二傳遞元件510驅動（也就是CLK#的上升邊緣）。一輸出驅動器5 3 0當輸出致能（〇E)訊號被確立時，即驅動在前驅動器節點5 2 0的訊號。一回鎖致能訊號可被確立來維持匯流排訊號線5 3 2的值，其係由輸入電路5 4 〇讀入，並透過一傳遞元件542來傳遞。如圖5所示的閂鎖元件的依需要選用的第二部份，此電路550係由一延遲時脈（DCLK)來計時。電路550在一些 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 546934 A7 _ B7 五、發明說明（15) 具體實施例中用於資料及選通電路，但對一些具體實施例中的位址及指令訊號而言並不需要。在一些具體實施例中’電路5 5 0可與以上其它兩種個別閂鎖元件相同，以保證選通及資料訊號間的時序能夠完全匹配。關於電路5 5 0，係提供資料訊號到一第一傳遞元件5 5 4 及第二傳遞元件5 5 8。傳遞元件5 5 4係當一致能選通閂鎖 1 ( E N S 1 )訊號被確立及延遲時脈訊號（D c L κ)位在邏輯^ 位準時，根據AND閘5 5 2確立其輸出而被致能。同樣地，第二傳遞兀件558在當一反相時脈訊號（Dclk#)位在邏輯1位準及一致能資料閂鎖2(ΕΝΕ)2)訊號被確立，一 AN D閘5 5 6確立其輸出時，而被致能。由此，一前驅動器節點520可在DCLK的上升邊緣處由第一傳遞元件554驅動，而在D C L K的下降邊緣處由第二傳遞元件5 5 8驅動（也就疋D C L K #的上升邊緣）。圖6所示為本發明揭示的頻率源同步方法中使用閂鎖元件的另一具體實施例，此具體實施例可包含未使用的閂鎖，而允许時脈訊號平衡，並包含仔細匹配的時脈到輸出路徑，因此相同數目的電路閘延遲即可由時脈訊號發生而到輪出’不論時脈邊緣已造成輸出訊號轉換與否。如此精確的控制對於高速頻率源同步介面有相當大的好處，因為選通對於資料（或指令或位址訊號）的定位可被精確地控制，這樣精確控制的時序才能允許較高速度的運作。在圖6的具體實施例中，係提出一個別D i閂鎖6〇〇，及其互補D 2閂鎖6 5 0。在一些具體實施例中，選用的s 1閂 -18- 本紙張尺度過用國园豕^示準（CNS)A4規格（210 X 297公爱 (請先閱讀背面之注意事項再填寫本頁) --------,·丨經濟部智慧財產局員工消費合作社印製 546934 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（16 ) 鎖6 8 0及S 2閂鎖6 8 2，其可以與閂鎖6 0 0及6 5 0相同，並用於平衡時脈負荷。閂鎖6 5 0包含一反相器6 5 2，其耦合用於接收CLK#閂鎖致能訊號。CLK#閂鎖致能訊號則耦合至一傳遞閘6 5 4的第一（主動高電位）致能輸入。一由反相器6 5 2來的反相的 C L K #閂鎖致能訊號係耦合至傳遞閘6 5 4的第二（主動低電位）致能輸入。傳遞閘6 5 4當致能時即傳遞C L K訊號。傳遞閘6 5 4的輸出係耦合於傳遞閘6 5 8的主動低電位致能輸入，及三態反相器6 6 0的主動高-電位致能，其連接到具有反相器6 6 2的交互耦合反相器對配置。反相器6 6 2的輸入及三態反相器6 6 0的輸出係耦合於傳遞閘6 5 8的輸出。傳遞閘6 5 8的輸入係耦合於接收輸入位元（如一資料位元: 到C L K #閂鎖。一反相器6 6 4將傳遞閘6 5 8的輸出反相。傳遞閘6 5 8的主動高電位致能輸入係耦合於接收由n 〇 r閘 6 5 6所產生的訊號。N 〇 R閘6 5 6的輸出也耦合於三態反相器6 6 0的一主動低電位致能輸入。由此，三態反相器僅在當傳遞閘6 5 8被關閉時而被致能。 Ν Ο R閘6 5 6具有一第一輸入耦合來接收反相器6 5 2的輸出’及一第二輸入耦合來接收C l κ訊號。N 0 R閘6 5 6可以設計成習用的Ν Ο R閘，其兩個串聯p通道電晶體在供應電壓與輸出節點間耦合，兩個平行的N通道電晶體則驅動一輸出即點。為了使N 0 R閘6 5 6的延遲均等，C l K訊號可耦合到ν通道電晶體或p通道電晶體，其直接連aN〇R閘輸出，所以由CLK訊號到N0R閘間會有一電路閘延遲。此 (請先閱讀背面之注意事項再填寫本頁) 訂---------赢 -ϋ ϋ I I n I ϋ I ϋ ϋ n ·

546934 A7 ------------ B7 五、發明說明（17 ) 一電路閘（電晶體）延遲，當C L K訊號通過傳遞電路閘ό 0 4 時’可匹配於所產生的一個電晶體延遲。一傳遞閘6 7 0具有一主動高電位輸入，係耦合於接收一 C L Κ驅動致能訊號。傳遞閘6 7 〇的一主動低電位輸入，係镇合於接收由反相器6 6 6所產生的c L Κ驅動致能訊號的反相版本。傳遞閘6 7 0當致能時則傳遞c l Κ訊號。當傳遞閘 6 7 0被除能時，一 Ν通道電晶體6 7 4則驅動傳遞閘ό 7 0的輸出到接地，係因為其電路閘連接至反相器6 6 6的輸出。傳遞閘6 7 0的輸出係由一傳遞-閘6 7 6的主動高電位致能輸入處提供，用於當其經由傳遞閘6 5 8及反相器6 6 4進行傳遞時而接收輸入訊號。傳遞閘6 7 6的一主動低電位致能輸入係由NAND閘672產生，此閘具有一第一輸入耦合於接收反相器6 6 6的輸出，及一第二輸入耦合於接收CLK訊號。傳遞閘6 7 6的輸出則耦合於一前驅動器節點6 2 9。 N AND閘6 72也可以是一傳統設計的NAND閘（即兩個並聯P通迢電晶體，耦合於一供應電壓及輸出節點之間，及兩個串聯的N通道電晶體，係耦合於一接地供應電壓及輸出節點之間）；然而，N AN D閘6 7 2可以連接來保證相等的時脈到輸出延遲的發生。因此，c L κ訊號可以耦合於 P通道電晶體或N通道電晶體之一，並直接耦合閘輸出。由此，傳遞閘6 7 6的主動低電位和主動高電位致能輸入，皆可經由相同數目的電路閘（電晶體）延遲而來的 C L K訊號，而接收致能訊號。閂鎖6 0 0具有一反相器6 0 2，其耦合於接收一 c L κ閂鎖 •20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱了 (請先閱讀背面之注意事項再填寫本頁) IAW--------訂---------*5^ 1▲ 經濟部智慧財產局員工消費合作社印製 546934 經濟部智慧財產局員工消費合作社印製 A7 B7_ 五、發明說明（18 ) 致能訊號。C L K閂鎖致能訊號則耦合於傳遞閘6 0 4的一第一（主動高電位）致能輸入。來自反相器6 0 2的反相的C L K 閂鎖致能訊號，係耦合於傳遞閘6 0 4的第二（主動低電位）致能輸入。傳遞閘會在被致能時傳遞C L K訊號。傳遞閘 6 0 4的輸出係搞合於一傳遞閘6 0 8的主動鬲電位致能輸入，及一三態反相器6 1 0的一主動低電位致能，其係在一交互耦合反相器對配置中連接到一反相器6 1 2。反相器 6 1 2的輸入及三態反相器6 1 0的輸出係耦合於傳遞閘6 0 8 的輸出。如上所述關於N A N D附6 7 2，C L K訊號可以辖合於兩個輸入中選出的一個，其中的時脈到輸出延遲即為一電晶體。傳遞閘6 0 8的輸入係搞合於接收輸入位元（例如一資料位元）到C L K閂鎖。在所述的具體實施例中，相同的資料位元輸入到閂鎖D 2 6 5 0及D 1 6 0 0。傳遞閘6 0 8的主動高電位致能輸入係耦合於接收由一 N AN D閘6 0 6所產生的訊號。N A N D閘6 0 6具有一第一輸入被韓合於接收c L K閂銷致能訊號，及一第二輸入被耦合於接收C L Κ訊號。如上所述關於NOR閘6 5 6，CLK訊號可以耦合於兩個輸入中選出的一個’其中的時脈到輸出延遲為一電晶體，匹配於傳遞閘6 2 0的延遲。NAND閘6〇6的輸出也耦合於三態反相器 6 1 〇的主動高電位致能輸入，因此，三態反相器6丨〇僅當傳遞閘6 0 8關閉時而被致能。一反相器614即將傳遞閘 6 0 8的輸出進行反相。傳遞閘6 2 0具有一主動高電位輸入耦合於接收一 c [ κ # ____ -21 - 本紙張尺度賴中關家標準（CNS)A4規格⑵Q χ 297公爱） (請先閱讀背面之注意事項再填寫本頁) ·· 訂---------線—赢 546934 A7 B7 _ 五、發明說明（19 ) 驅動致能訊號。傳遞閘6 2 〇的主動低電位輸入係耦合於接收由反相器6 1 6所產生的C L κ #驅動致能訊號的反相版 (請先閱讀背面之注意事項再填寫本頁) 本。傳遞閘6 7 0當被致能時傳遞匚l Κ訊號。當傳遞閘6 2 〇被除能時，一Ρ通道電晶體624即驅動傳遞閘67〇的輸出到一邏輯1 (向）位準，由於其電路閘即連接到C L κ #驅動致能訊號。傳遞閘6 2 0的輸出係由一傳遞閘6 2 6的主動高電位致能輸入處提供，而用於當其經由傳遞閘6〇8及反相器614時接收輸入訊號。傳遞閘6 2 6的一主動低電位致能輸入係由一 NOR閘6 22產生，此閘具有一第一輸入耦合於接收反相器6 16的輸出，及一第二輸入耦合於接收CLK訊號。傳遞閘626的輸出則耦合於一前驅動器節點62 9。一輸出驅動器6 4 0則在其由反相器6 3 〇反相之後，利用前驅動器節點 6 2 9的值來驅動訊號線6 4 2。經濟部智慧財產局員工消費合作社印製在本具體實施例中的回鎖電路包含一輸入電路6 8 4，其耦合於接收由訊號線6 4 2來的值，並驅動此值到傳遞閘 6 9 2的資料輸入。一回鎖時脈則由反相器6 9 〇進行反相，並傳送給傳遞閘6 9 2的主動低電位輸入，而回鎖時脈本身則供應到傳遞閘6 9 2的主動低電位輸入。傳遞閘6 9 2的輸出則由反相器6 94進行反相，並由一支持反相器6 9 5而支持，並驅動至傳遞閘6 9 8的輸入終端。傳遞閘6 9 8具有_ 主動高電位致能輸入，係耦合於接收此回鎖時脈，及一主動低電位致能輸入，則耦合於接收由反相器所反相的回鎖時脈的反相版本。由此，回鎖電路在前驅動器節點 -22- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱）用適度尺張紙 _一本經濟部智慧財產局員工消費合作社印製 546934

五、發明說明（2〇 ) 62 9處提供電位值’使得輸出驅動器64〇能夠支持匯流招上所驅動的上一個電位值。因為節點62 9是由多個驅動器來驅動’ T以保澄c L K驅動ί文能訊號’ c L κ #驅動致能訊號及回鎖時脈訊號之間不會重疊’而造成搶訊號的問題。由此，所揭示的為-種用以於包括核心頻率之奇數部分 =頻率源同步傳輸之方法及裝置。當—些用於說明的具^ 貫施例及附圖所顯示的内容，可以瞭解到這些具體實施& 只是用於說明本發明的廣泛用法，而並不為其限制，：例發明也不為所示及所描述的特定結構及配置所限制，=本對於本技藝的專業人士而言，在研讀過所揭示内容之$為可以有許多其它的修正。 (請先閱讀背面之注意事項再填寫本頁}

Claims

六 A B c D 其中的核心時脈頻率為號專利申請案利範圍替換本(92年6月）申請專利範圍 1. 一種用以頻率源同步傳輸之裝置，其包含：一第一訊號驅動器電路，其係被耦合而產生一循環，其用於來自在核心時脈頻率運作下的核心的核心訊號之第一頻率的第一訊號，其為此第一頻率的奇數部分的倍數；及一遠通訊號驅動器電路，其係被耦合於在此循環的中間點產生一選通訊號，允許第一訊號的閂鎖由選通訊號來觸發。 2. 如申請專利範圍第i項之裝置’其中核心時脈頻率為在第一模態下的第一頻率的奇數部分倍數，及其中的核心時脈頻率與第二模態下的第一頻率相同。 3·如申請專利範圍第2項之裝置弟二模怨下的第一頻率的兩倍 4·如申請專利範圍第1項之裝置 5·如申請專利範圍第4項之裝置，其中的第一訊號是一資料訊號，其中的中間點大約是在循環的中點。、 6.如申請專利範圍第5項之裝置，其中第—訊號驅動器電路包含：一上升邊緣觸發閃鎖，其耦合於接收一輸入資料訊號，及在核心時脈頻率運作下的一核心時脈訊號，並在核心時脈訊號的一上升邊緣之後，於一上升邊緣觸本紙張尺度適用中國國家標準(CNS) A4規格7ϋ〇 X 297/ΓϊΓ^

其中的奇數部分倍數為 3 1 —•丨丨丨 ---I I· ΊI ...............丄1 graa

546934 發閂鎖處提供該輸入資料訊號；一下降邊緣觸發問鎖，其耦合於接收該輸入資料訊號，及在一核心時脈訊號一下降邊緣之後，於一下降邊緣觸發閃鎖處提供該輸入資料訊號；致能產生電路，其耦合於提供致能訊號，而輪流地致能上升邊緣觸發閂鎖及下降邊緣觸發閂鎖，而驅動一前驅動器節點；及一資料訊號輸出驅動器，具有一資料訊號驅動器輸入，其耦合於前驅動器節點，及一資料訊號輸出驅動器的輸出，做為用於產生資料循環的資料訊號。 7.如申4專利範圍第6項之裝置，其中的選通訊號驅動器電路包含：一第二上升邊緣觸發問鎖，其耦合於接收一輸入選通吼唬，及在核心時脈頻率運作下的一延遲核心時脈訊號，並在延遲的核心時脈訊號的上升邊緣之後，於一第二上升邊緣觸發閃鎖處提供該輸入選通資料訊號； - 一第二下降邊緣觸發閃鎖，其耦合於接收該輸入選通訊號，及在一延遲的核心時脈訊號的下降邊緣之後，於一第二下降邊緣觸發閃鎖處提供該輸入選通訊號；一第二致能產生電路，其搞合於提供致能訊號，而 -2 -

裝 η 本紙張尺度適用中國國家標準(CNS) 〇 ν οργ —一*™—

輪流地致能第-p ^ π na 一弟一上升邊緣觸發閂鎖及第二下降邊緣觸發閂鎖，而驅動一選通前驅動器節點；及一 k通訊號輸出驅動器並Α ^ ^ ^其在選通可驅動器節點處驅動一選通輸入值來產生選通訊號。 8.如申請專利範圍第7項之裝置，其中奇數部分倍數為 2/3 ’並另可包含—補償的延遲鏈結，而使核心時脈訊號延遲1/4循環，以產生延遲的核心時脈訊號。 9·如申請專利範圍第丨項之裝置，另可包含：一回鎖裝置，可選擇性地被致能來驅動由一訊號線來的電位值，並將其返回到訊號線上，利用至少第一訊號驅動器電路的一輸出階段。 10.如申請專利範圍第1項之裝置，另可包含：一延遲電路，其耦合於延遲一第一時脈訊號來產生一延遲的第一時脈訊號，此第一訊號驅動器電路係由第一時脈訊號的一邊緣被觸發而驅動第一訊號，而選通訊號驅動器電路係由一延遲第一時脈訊號的邊緣而驅動選通訊1虎，此第一時脈訊號及延遲的第一時脈訊號皆以核心時脈頻率來運作。 11.如申請專利範圍第1 〇項之裝置，其中延遲電路為一補償的延遲電路，可根據接收到的處理，電壓，及溫度補償因子訊號而進行調整。 12.如申請專利範圍第1項之裝置，其中的每一個第一訊號 -3 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） Α8 Β8 C8 D8

六、申請專利範圍驅動器電路及選通訊號驅動器電路，其包本. 一第一閂鎖，在該核心時脈頻率運作下的一第一時脈的一第一邊緣處被觸發； ' -第二閃鎖’在第一時脈的一第二邊緣處被觸發； :第三問鎖，在第二時脈的一第—邊緣處被觸發，此第二時脈係以核心時脈頻率干史朴並延遲於第一時脈的1/4個循環；及 =閃鎖’在第二時脈的一第二邊緣處被觸發。 13·如申！，專利範圍第12項之裝置，其中的第—閃鎖，第一閃鎖’第三閂鎖及第四閂鎖皆且有貝白八啕匹配的時脈到輸出延遲。 14如申請專利範圍第1 2項之裝置，另可包含：複數個資料訊號驅動器電路，每—個皆具有四㈣鎖，且皆耦合於接收第一時脈及第二時脈；及一第二選通訊號驅動器電路，具有四個閃鎖，且皆搞合於接收第一時脈及第二時脈。 15.如申請專·圍第14項之裝置，其中所有的資料訊號驅動器電路觸發第-時脈，並具有兩個未使用到，但連接在#的閂鎖，其中兩個選通訊號驅動器電路觸發第二時脈，並具有兩個未使用到，但連接在一起的閂鎖。 16. —種用以頻率源同步傳輸之裝置，包含： -4- 本紙張尺度適用中國國家標準(CNS) A4規格公釐) 8 8 8 8 A BCD 六、申請專利範圍一處理器，具有在一第一頻率運作下的一第一部份’並具有一頻率源同步介面，此頻率源同步介面產生複數個訊號，及一時脈，此時脈在該複數個訊號的一循環的中間點進行轉換，該時脈及該複數個訊號係在該第一頻率的奇數部分的一第二頻率下進行轉換；及一記憶體電路，其耦合於該處理器，此記憶體電路具有一記憶體介面電路，在該第二頻率下運作，並利用由該處理器產生的該時脈而閂鎖住該複數個訊號。 17·如申請專利範圍第1 6項之裝置，其中該頻率源同步介面包含：複數個訊號驅動器電路，每一個訊號驅動器電路皆由一第一内部時脈來觸發，亦耦合於接收一第二内部時脈’而使第一内部時脈和第二内部時脈具有平衡的負載；至少一個時脈驅動器電路，由第二内部時脈而觸發，亦耦合於接收第一内部時脈，而使第一内部時脈和弟一内部時脈具有平衡的負載。 18. —種用以頻率源同步傳輸之方法，包含·· 在一第一頻率下對一資料訊號來傳送一資料循環，此第一頻率為由資料訊號所產生的核心的一核心頰率的奇數部分；及本紙張尺a適用中國國家標準 -5- 8 8 8 8 A B c D 546934 s 、申請專利範圍傳送一選通訊號，其同步於在資料循環中間點的轉換。 19.如申請專利範圍第1 8項之方法，其中的奇數部分為 2 / 3，及其中的傳送選通訊號會包含傳送在大約資料循環的中點處轉換的選通訊號。 -6 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)