CN1349629A - 在包括核心频率的奇数分数的频率上进行源同步传输的方法和设备 - Google Patents

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Abstract

本发明的设备包括信号驱动器电路和选通驱动器电路。信号驱动器电路被连接用于为从由核心产生的核心信号来的第一频率上的第一信号产生一个周期,核心在核心时钟频率上操作,核心时钟频率是第一个频率的奇数分数乘数。选通驱动器电路被连接用于在周期的中间点产生一个选通信号以允许锁存由选通信号触发的第一个信号。

Description

在包括核心频率的奇数分数 的频率上进行源同步传输的方法和设备
背景
发明领域
本发明涉及在部件间进行信号传输领域。尤其本发明涉及信号以相对于核心频率有不同比值的频率进行源同步传送。
相关技术描述
在计算机或其它处理系统中处理的吞吐量上的一个局限是集成电路与/或系统中其它部件之间的互连。互联电路通常消耗大量电能和部件上的空间。改进的互连技术可以有利地提供部件间更快的发送信号从来提高了系统吞吐量。改进的互连技术也可以提供不同的发送信号级别，提供更快的信号或减少信号设备电路的空间或电能消耗。
某些情况下，互连电路不能与产生和需要数据的部件一样快地传输数据。解决这个问题的一个优先工艺机制是提供一个总线接口，它在比部件核心部分较低的频率上操作。例如，许多Intel Pentium处理器有一个在偶数分数乘数(例如，总线对核心频率的比例是1∶2，1∶3等)或奇数分数乘数(例如，总线对核心频率的比例是2∶3，2∶5等)上操作的核心频率。
然而，这些处理器通常并不使用源同步机制与通用系统总线对接。系统总线所带的接口被称为是前端总线而处理器用后端总线与高速缓冲存储器对接。前端总线通常使用定时方案，信号被根据公共系统时钟信号锁定和捕捉，而不是与数据一起被传送的或像在一个典型的源同步设备中所做的那样被传送的命令信号。
现有技术的处理器也包括使用源同步信号发送的后端总线。事实上源同步信号发送已经使用像英特尔奔腾II这样的处理器中核心频率的偶数分数来实现了。然而，先进工艺的处理器可能还没有为以总线频率，也就是核心时钟频率的奇数分数，进行的高速操作实现一个足以胜任的源同步接口。
概述
公开了一种在包括核心频率的奇数分数的频率上进行源同步传输的方法和设备。本公开的设备包括信号驱动器电路和选通信号驱动器电路。连接信号驱动器电路用于为第一频率上的第一信号产生一个周期，第一频率来自核心信号，核心信号来自核心，核心在核心时钟频率上操作，核心时钟频率是上述第一个频率的奇数分数乘数。连接选通信号驱动器电路用于在周期的中间点产生一个选通信号允许锁存由选通信号触发的第一个信号。
附图概述
本发明通过例子进行描述但并不局限于附图中的图形。
图1显示了包括利用最近发明的源同步技术的驱动器和接收器的系统的一个实施方案。
图2显示了用于数据总线的平衡的源同步驱动器的一个实施方案。
图3显示了由图2中的源同步驱动器的一个实施方案所产生的波形。
图4显示了包括数据，地址和命令信号的源同步接口。
图5显示了在一个时钟信号的上升和下降沿均能提供输出信号的锁存元件的一个实施方案
图6显示了在一个时钟信号的上升和下降沿均能提供输出信号并有从时钟信号到前驱动器结点(predriver node)的等效门延迟的锁存元件的一个实施方案。
发明详述
下面的描述为以包括核心频率的奇数分数在内的频进行源同步传输提供了一个方法和设备。在下面的描述中，提出了像信号名，频率比值，电路设备和逻辑划分/集成选择这样的特定细节以提供对本发明更透彻的理解。然而它可以被本领域的专家理解为本发明也可以在没有这些特定细节的情况下被实现。其它情况下，控制结构和门级电路没有被详细显示以免模糊本发明。那些有本领域中基本技巧的人能够避免不适当的实验并实现必需的逻辑电路。
这里所描述的源同步电路允许在核心频率的奇数分数频率上进行高速的源同步信号发送。这可以有利地允许像处理器这样的部件在更高的频率上操作或有一个在比只使用偶数乘或一个相同频率接口的可能频率更高的频率上操作的总线接口。或者，这个特征允许在总线上有更大的负载(例如，更多的存储器设备)而不影响部件与总线对接的核心操作频率。
这里描述的源同步电路的一些实施方案也实现了为在源同步信号和相关选通(时钟)信号之间的精确的定时匹配而设计的多种特征。例如，一些实施方案可以发送时钟到一组没有用过但已连接的锁存器上以在数据和选通时钟上获得相等的负载。一些实施方案使用带有不管闭锁在上升和下降沿是否触发从时钟到数据输出均有等效门延迟的锁存元件。这个特征在总线频率是核心频率奇数分数的时候是有利的因为在这样频率上的总线周期在核心时钟的相对沿上开始和结束。
图1描绘了源同步驱动器100和能够以核心乘以总线频率比例，包括奇数分数比例，操作的接收器180的一个概括的实施方案。驱动器100有一个在核心时钟频率上操作的核心110。信号和选通分别在信号线171和175上被传送到接收器180上，传送可以与核心频率或核心频率的偶数分数(例如，1/2，1/3等)或核心频率的奇数分数(例如2/3，2/5等)同频率。为适应奇数分数接口，驱动100可以在信号线112上提供的核心时钟信号的上升和下降沿驱动信号和/或选通。
周期在核心110中与在信号线116上产生的周期请求一起发生。核心110也在信号线114上产生一个输入信号并由输出驱动器电路170在信号线171上驱动。使能和选通产生电路130接收周期请求并产生适当的信号以锁存输入信号并驱动它到由选通同步的总线上。
第一个信号锁存器160是一个上升沿触发的锁存器，被连接用于接收核心时钟信号。该锁存器在核心时钟信号的上升沿把输入信号传送到前驱动器节点161。第二个信号锁存器162是一个下降沿触发锁存器，被连接用于接收核心时钟信号。它在核心时钟信号的下降沿把输入信号传送到前驱动器节点。
使能和选通产生电路130按照在模式输入122上接收的信号在使能线路132和134上为锁存器160和162产生使能信号。在奇数分数模式(例如，2∶N，N＝3，5，等)下，使能信号使锁存器被交替使能以使后续输入信号跳变在核心时钟的上升和下降沿被驱动到前驱动器节点161。在偶数分数模式(例如，1∶1，1∶2，1∶3)下，信号在核心时钟信号的相同沿被赶上，因此两个锁存器中有一个不需要被使用。
在源同步设备中，由驱动器传送到接收器的选通或时钟信号通常由接收器用于锁定传送的信号。像所显示的那样，选通信号通过可选组合块(CB)185并给锁存器190标时。选通通常被定位(也就是它跳变或触发锁存器)在周期的中间点，信号在该周期中被传送以正确地锁住接收到的信号。在一些实施方案中，选通被置于中间或被近似地置于周期的中点。不同的实施方案中选通位置可以有不同的变化只要它能被用于锁住与选通一起被传送的信号。
为了把选通信号置于中间或调整它的位置，可以使用可选延迟电路150。在所显示的实施方案中，核心时钟信号并在信号线152上产生延迟的时钟(DCLK)信号。随后延迟时钟信号被用于以类似于锁存器160和162的方式触发一个上升沿触发的锁存顺164和一个下降沿触发的锁存器166。延迟时钟可被用于把选通沿放置在核心时钟不跳变的地方。例如，当总线对核心频率的比值是2/3时将没有核心时钟信号的跳变可被用于在总线周期的中点触发选通。
或者，当核心频率高于总线频率时可以在总线周期的另一中间点产生选通。例如，在总线周期开始后可以用一个内部核心时钟跳变来产生选通。这个选通不能被置于中间但仍可被用于锁住信号，从而避免在一些实施方案中需要可选延迟电路150。可选组合块185可被用于确保由非延迟选通捕捉到的信号被正确地捕捉。
使能和选通发生电路130根据由模式输入122指示的模式在信号线136和138上为锁存器164和166产生正确的使能信号。这样，锁存器164和166在奇数分数模式下交替驱动选通前驱动器节点165。在偶数分数模式下选通可以被核心时钟信号的一个沿赶上，因此两个锁存器中只需要使用一个。使能和选通发生电路130在流入两个锁存器的信号线140上也产生一个输入选通信号。
当数据从驱动器100被驱动到接收器180时，输出使能(OE)信号被确认或分别在信号线172和176上保持确认来使能信号和选通输出驱动器电路170和174。信号和选通可以被同步以使它们被驱动到带有基于核心时钟信号的受控制关系的接收器中。接收器180中的锁存器190锁住基于选通输入的信号并在结点192上为接收器中的使用提供信号。这样，图1中的实施方案为驱动器100和接收器180之间的信号源同步传输提供了一个在总线周期的一个中间点被提供的选通，即使总线周期以驱动器100核心频率的奇数分数频率进行操作。
图2显示了源同步驱动器的另一个实施方案。在图2的实施方案中，核心时钟信号(CLK)和延迟时钟信号被发送到一组数据和选通锁存元件中。虽然两个时钟信号在所有的锁存元件中都没有被一起使用，但统一的发送和装载平衡了这些时钟上的负载并限制了数据信号和相关选通之间的偏差。
在图2的实施方案中，两个选通信号与一组N个数据位(D0-DN-1)一起被驱动。每个被驱动的信号有一包括四个锁存器的锁存元件。锁存元件200接收由被核心时钟信号计时的使能和选通发生器电路250产生的内部选通信号(INSTB)。锁存元件200包括四个锁存器，锁存器D1 202，锁存器D2 204，锁存器S1 206和锁存器S2 208。锁存器D1和D2由核心时钟信号触发，锁存器S1和S2由延迟时钟信号触发。当输出使能信号在信号线203上被确认时锁存元件200的输出由输出驱动器205驱动到选通输出207。由选通发生器电路250产生的使能信号也被经由使能信号总线252提供给锁存元件200。例如，使能选通1(ENS1)和使能选通2(ENS2)信号被提供给锁存器S1 206和S2 208。
图2中较详细地显示了用于数据位0(DATA 0)的锁存元件210的一个实施方案。在信号线211上提供的数据位0被连接到内部锁存器212，214，216和218的数据输入上。适当的使能信号(根据操作模式)也被连接到这四个锁存器上。锁存器D1 214和D2 216被连接用于接收核心时钟信号，锁存器S1 216和S2 218被用于接收延迟时钟信号。当输出使能信号在信号线203上被确认时锁存元件210中四个锁存器的输出由输出驱动器215驱动到D0输出217。使能信号被产生用于确保在一个时间只有一个锁存器被使能以驱动共享输出模式。
类似地，用于数据位1(DATA 1)的锁存元件220被连接用于接收核心时钟信号(锁存器D1和D2)和延迟时钟信号(锁存器S1和S2)。由使能和选通发生器电路250提供适当的使能信号。第一个数据位在信号线221上被提供给锁存元件220中的所有锁存器，当输出使能信号在信号线223上被确认时输出驱动225驱动四个锁存器的输出到D1输出227。
用于第N个数据位(数据N-1)的锁存元件230被连接用于接收核心时钟信号(锁存器D1和D2)和延迟时钟信号(锁存器S1和S2)。由使能和选通发生器电路250提供适当的使能信号。第N个数据位在信号线231上被提供给锁存元件230中的所有四个锁存器，一个输出驱动器(未显示)驱动四个锁存器的输出到一个与关于其它信号所讨论的类似的输出结点。
用于补偿选通信号(STROBE#)的锁存元件被连接用于接收核心时钟信号(锁存器D1和D2)和延迟时钟信号(锁存器S1和S2)。再次地，当输入补偿选通信号在信号线241上时由使能和选通发生器电路250提供适当的使能信号。输入补偿选通信号在信号线241上被提供给锁存元件240中的所有四个锁存器，一个输出驱动(未显示)驱动四个锁存器的输出到一个与关于其它信号所讨论的类似的输出结点。
补偿延迟电路260被用于从信号线262上的核心时钟信号产生延迟时钟信号。本实施方案中延迟电路260在信号线265上收到一个补偿因子。延迟电路260按照补偿因子进行调节以得到核心时钟信号CLK和延迟时钟信号DCLK之间相对稳定的定时关系而不管不定的设备性能。补偿因子可以由能够检测到通常可以改变设备性能特征的过程，温度和/或电压状况等的电路产生。这样的补偿和延迟电路在工艺中广为人知而且任何适当的或其它可用电路均可以使用。在一些实施方案中，既然使用了延迟电路，就不需要相锁定循环或其它大的时钟发生器电路为源同步接口产生特殊的时钟信号。
图3显示了用于以核心对总线频率比为2/3的图2中驱动器的一个实施方案的操作波形。因此，在这个实施方案中，延迟电路260把核心时钟信号延迟1/4周期以在信号线264上产生延迟时钟信号(DCLK)。核心数据由核心在核心时钟信号(CLK)的上升沿提供。用握手机制来防止核心重写已分派的数据直到数据以较低的总线频率被成功传送为止。这样，核心数据(A，B，C，D)在锁存器输入上被交替保持一或两个核心时钟周期。
核心数据A由核心在核心时钟信号的上升沿驱动，以此为例，只讨论锁存元件210；然而，应该理解这个实施方案中用于数据信号的其它锁存元件也以类似的方式操作。锁存器D2 214由使能选通发生器电路250在核心时钟信号的下一个下降沿使能以在下一个总线周期的开始驱动数据A到总线。然后数据B被核心提供给锁存元件210。在第二个随后的上升沿，使能选通发生器电路250使能锁存器D1以在下一个总线周期的开始驱动数据B到总线。
类似地，数据C在下一个总线周期被通过锁存器D2驱动出去，数据D在数据C被驱动之后在总线周期的开始被通过锁存器D1驱动出去。这样，使能信号以及上升沿和下降沿触发的锁存器允许数据像“复合颜色”信号，由相同时钟的上升沿和下降沿触发的信号，那样被驱动到总线。
选通信号(STROBE和STROBE#)被类似地产生。图3也显示了用于联合图2中的锁存元件200以产生图3中所示选通(STROBE)信号的选通使能信号(ENS1和ENS2)的范本。像图3中可看到的，用于数据和选通的输入选通和使能信号可以方便地由核心时钟信号触发的组合逻辑来产生，因为这些信号在一些实施方案中只在核心时钟的边缘跳变。
ENS1信号用于锁存元件200中的锁存器206而ENS2信号用于锁存器208。信号线201上的INSTB用于锁存元件200中的所有四个锁存器。结果是锁存器S1和S2交替驱动锁存元件200的输出，产生图3中所示的复色选通信号。
图4显示了一个能够在总线对核心比值是奇数分数数的频率上以源同步方式传送数据，地址和命令信号的实施方案。在这个实施方案中，处理器400被连接用于以源同步方式传递选通信号，数据信号，高速缓冲存储器时钟信号，地址选通信号，地址和命令信号到高速缓冲存储器480。这个装置提供从处理器400到高速缓冲存储器480的完全源同步接口。
处理器400包括选通锁存元件402及数据锁存元件404和406。还包括补偿选通锁存器408。与图3中的实施方案类似，这些锁存器都可被连接用于接收信号线472上的处理器时钟信号(PCLK)和信号线474上的延迟时钟信号(DCLK)以在这些时钟信号上提供平衡负载，从而保存数据和选通信号之间的定时关系。
处理器400包括一个选通和使能产生电路450来提供正确的选通信号和和正确的定时以使能锁存元件中的单个锁存器(也就是D1，D2，S1，S2)。处理器400驱动信号线442上的选通信号和信号线444上的补偿选通信号以及数据总线440上被驱动的数据。高速缓冲存储器480中的锁存器490被连接用于用一个或两个选通信号锁住从数据总线440来的数据。随后这个数据被控制电路484存储在高速缓冲存储器阵列494中。值得注意的是，一般要提供一个返回路径以使高速缓冲存储器480能给处理器400提供对阵列494中数据的访问。
处理器400也为高速缓冲存储器480产生一组地址和命令信号。第一个锁存元件410在信号线418上给高速缓冲存储器480提供一个地址选通信号(CADS)。锁存元件410包括两个单独的锁存器，锁存器C1 412和锁存器C2 414。在这个实施方案中，命令和地址信号不是被像DCLK这样的延迟时钟赶上，而是都被核心处理器时钟PCLK赶上。处理器上的时钟发生电路470也在信号线476上提供一个总线频率时钟CCLK给高速缓冲存储器480。
其它地址和命令信号可以用像锁存元件420，它的内部也包括两个单独的锁存器，这样的锁存元件传送给高速缓冲存储器480。像所显示的那样，N个地址和/或命令信号被以这种方式通过总线430传送。高速缓冲存储器480可以用组合控制块484组合地址选通信号CADS和总线频率时钟以为锁存地址和命令信号的锁存器482产生时钟。
在一个核心对总线频率比值为2/3的实施方案中有两个可选的性能级别。像负载这样由高速缓冲存储器480决定的因子可以影响哪个性能级别被选中。一种模式下，地址选通信号可以被生成为持续四个处理器时钟相。在较高的性能模式下，地址选通可以通过使用可选延迟748，它在信号线479上产生延迟处理器时钟，从处理器时钟PCLK的边缘偏移，允许地址选通是三个处理器时钟PCLK相的信号。这种情况下，可以得到更少的设置和保持时间。
当核心对总线频率的比值是1比1时，也有两个性能选项。第一，允许一个核心时钟周期作为地址总线设置时间。对于使用少量代理(也就是高速缓冲存储器芯片)负载总线的实施方案来说这是最高的性能选项。第二个选项是允许两个核心时钟周期用作地址总线设置时间。第二个选项在总线负载更重的实施方案中是有利的。
高速缓冲存储器480中的控制电路488从处理器400接收命令和地址信号。控制电路488在阵列494上执行所请求的操作，返回数据，存储数据，或者使数据无效，或相反地改变阵列494中的位。这样，图4中的实施方案在高速缓冲存储器和可能被用在其它部件和环境中的处理器之间提供了一个完整功能的源同步接口。
图5显示了可以被用作在图2或图4的实施方案中用于一个数据位或选通信号的锁存元件的一个实施方案。另外，图5的锁存元件包含一个锁回(latchback)特征允许总线信号线532被连续驱动。这在利用终止和驱动技术，假定总线的连续驱动，的总线结构中有利于得到正确的信号级别。
数据信号被提供给第一个直通元件508和第二个直通元件510。当使能数据锁存1(END1)信号被确认且时钟信号(CLK)在逻辑一级上时与门502确认它的输出，而直通元件508由此被使能。类似地，当反时钟信号(CLK#)在逻辑一级上且使能数据锁存2(END2)被确认时与门504确认它的输出，而直通元件510由此被使能。这样，前驱动器节点520可以在时钟信号CLK的上升沿被驱动通过第一个直通元件508而在时钟信号CLK的下降沿(也就是反时钟信号CLK#的上升沿)被驱动通过第二个直通元件510。
当输出使能(OE)信号被确认时输出驱动器530在前驱动器节点520上驱动信号。锁回使能信号可被确认来维持从总线信号线532来的数据，它被通过输入电路540读出且通过直通元件542。
图5中所示锁存组件可选的第二部分是由延迟电路(DCLK)计时的电路550。电路550可被用在用于数据和选通电路的某些实施方案中，但在用于地址和命令信号的一些实施方案却不需要它。在一些实施方案中，电路550与上面两个单独的锁存元件一致来帮助确保选通和数据信号之间的定时被精确地匹配。
关于电路550，数据信号被提供给第一个直通元件554和第二个直通元件558。当使能选通锁存1(ENS1)信号被确认且延迟时钟信号(CLK)在逻辑一级上时与门552确认它的输出，而直通元件554由此被使能。类似地，当反延迟时钟信号(DCLK#)在逻辑一级上且使能数据锁存(ENS2)被确认时与门556确认它的输出，而直通元件558由此被使能。这样，前驱动器节点520可以在时钟信号CLK的上升沿被驱动通过第一个直通元件554而在延迟时钟信号CLK的下降沿(也就是反延迟时钟信号DCLK#的上升沿)被驱动通过第二个直通元件558。
图6显示了用于与本发明中的源同步技术一起使用的锁存元件的另一个实施方案。这个实施方案包括用未使用的锁存器来允许时钟信号平衡并包括细致匹配的时钟到输出路径以使从时钟信号到输出可以产生相同数量的门延迟而不管哪个时钟沿引起了输出信号跳变。这在高速源同步接口中是非常有利的，因为选通关于数据(命令或地址信号)的定位可以被精确控制。这样精确控制的定时可以允许更高速度的操作。
在图6的实施方案中，单独的D1锁存器600和它的补偿D2锁存器650被连接起来。在一些实施方案中，可选的S1锁存器680和S2锁存器，它们可能与锁存器600和650一样，被用于平衡时钟负载。
锁存器650包括被连接用于接收CLK#(反时钟)锁存使能信号的反相器652。CLK#(反时钟)锁存使能信号被连接到直通门(pass gate)654的第一个(高有效)使能输入上。从反相器652转换过的CLK#(反时钟)锁存使能信号被连接到直通门654的第二个(低有效)使能输入上。直通门654在被使能时传送CLK(时钟)信号。直通门654的输出被连接到直通门658的低有效使能输入和三相反相器660，它与反相器662连接在一个交叉连接反相器对设备中，的高有效使能上。反相器662的输入和660的输出被连接到直通门658的输出上。
直通门658的输入被连接用于接收输入位(也就是一个数据位)到CLK#(反时钟)锁存器。反相器664反转直通门658的输出。直通门658的高有效使能输入被连接来接收由或非门656产生的信号。或非门656的输出被连接到三相反相器660的低有效使能输入上。这样，当直通门658被关闭时只有三相反相器被使能。
或非门656的第一个输入被连接用于接收反相器652的输出，第二个输入被连接用于接收CLK时钟信号。或非门656被设计为带有两组被连接在电源电压和输出结点之间的P沟道晶体管和驱动输出结点的两个平行N沟道晶体管的传统或非门。为了补偿从或非门656来的延迟，CLK时钟信号可以被连接到N沟道晶体管和直接附在或非门输出上的P沟道晶体管上以使从CLK时钟信号到或非门只有一个门延迟。这一个门(晶体管)延迟匹配了当CLK时钟信号通过直通门604时产生的一个晶体管延迟。
直通门670的高有效输入被连接用于接收CLK时钟驱动使能信号。直通门670的低有效输入被连接用于接收由反相器666转换过的CLK时钟驱动使能信号的反相。当被使能时直通门670传送CLK时钟信号。当直通门670被禁止时，由于门被连接到反相器666的输出上N沟道晶体管674驱动直通门670的输出到地。
直通门670的输出被提供给直通门676的高有效使能输入上，直通门676接收直通门658和反相器664的输入信号。直通门676的低有效使能输入由与非门672产生，672的第一个输入被连接用于接收反相器666的输出，第二个输入被连接用于接收CLK时钟信号。直通门676的输出被连接到前驱动器节点629上。
与非门672也可以被设计为传统的与非门(两个平行P沟道晶体管被连接在电源电压与输出结点之间，两组N沟道晶体管被连接在接地电压和输出结点之间)；然而，与非门672可被连接用于确保等量的时钟到输出延迟发生。这样，CLK时钟信号可被连接到P沟道晶体管和直接连接到与非门输出上的N沟道晶体管上。相应地，直通门676的高有效和低有效使能输入均接收通过了从CLK时钟信号来的等量门延迟的使能信号。
锁存器600包括被连接用于接收CLK时钟锁存使能信号的反相器602。CLK时钟锁存使能信号被连接到直通门604的第一个(高有效)使能输入上。从反相器602来的反转的CLK时钟锁存使能信号被连接到直通门604的第二个(低有效)使能输入上。当被使能时直通门传送CLK时钟信号。直通门604的输出被连接到直通门608的高有效使能输入上和三相反相器610，它与反相器612连接在一个交叉连接的反相器对设备中，的低有效使能上。反相器612的输入和三相反相器610的输出被连接到直通门608的输出上。像上面关于与非门672所讨论的，CLK时钟信号可以被连接到两个输入中的选中的一个上以使时钟到输出延迟是一个晶体管的延迟。
直通门608的输入被连接用于接收输入位(也就是一个数据位)到CLK信号锁存器。在所示实施方案中，相同的数据位被输入到锁存器D2650和D1 600中。直通门608的高有效使能输入被连接得到来接收由与非门606产生的信号。与非门606的第一个输入被连接用于接收CLK时钟锁存使能信号，第二个输入被连接用于接收CLK时钟信号。像上面关于或非门656所论述的，CLK时钟信号可以被连接到两个输入中选中的一个上以使时钟到输出延迟是一个晶体管的延迟，匹配直通门620的延迟。与非门606的输出被连接到三相反相器610的高有效使能输入上。这样，只有直通门608被关闭时三相反相器610才被使能。反相器614反转直通门608的输出。
直通门620的高有效输入被连接用于接收CLK#(反时钟)驱动使能信号。直通门620的低有效输入被连接用于接收由反相器616产生的CLK#(反时钟)驱动使能信号的反相。当被使能时直通门620传送CLK时钟信号。当直通门620被禁止时，P沟道晶体管624驱动直通门620的输出到逻辑一(高)级，因为它的门被连接到CLK#驱动使能信号上。
直通门620的输出被提供给直通门626的高有效使能输入，直通门626接收通过了直通门608和反相器614的输入信号。直通门626的低有效使能输入由或非门622产生，622的第一个输入被连接用于接收反相器616的输出，第二个输入接收CLK时钟信号。直通门626的输出被连接到前驱动器节点629上。输出驱动器640用从前驱动器节点629来并且被反相器630反转过的值驱动信号线642。
这个实施方案中的锁回线路包括被连接用于从信号线642接收值并把该值驱动到直通门692的数据输出的输入电路684。锁回时钟由反相器690反转并被提供给直通门692的高有效输入，锁回时钟本身也被提供给直通门692的低有效输入。直通门692的输入由反相器694反转，由持续反相器695维持并被驱动给直通门698的输入终端。直通门698的高有效使能输入被连接用于接收锁回时钟，低有效使能输入被连接用于接收由反相器696产生的锁回时钟的反相。相应地，锁回线路在前驱动器节点629上提供一个值，前驱动器节点629允许输出驱动器640保持在总线上驱动的最后一个值。既然结点629由多个驱动器驱动，它有利于确保CLK时钟驱动使能，CLK#驱动使能和锁回时钟信号不相互重叠从而引起冲突。
这样，就发明了用于以包括核心频率的奇数分数在内的频率进行源同步传输的方法和设备。虽然描述并在附图中显示了特定的示范实施方案，应该理解这样的实施方案仅仅是说明性的而不应该限制更广泛的发明，本发明也不应被局限于所描述并显示的结构的设备上，因为那些本领域的专家在研究本发明后将会有很多其它本发明的变体产生。

Claims (19)

1.一种设备，包括：
第一信号驱动器电路，连接第一信号驱动器电路用于为第一频率上的第一信号产生一个周期，第一频率来自核心信号，核心信号来自核心，核心在核心时钟频率上操作，核心时钟频率是上述第一个频率的奇数分数乘数；和
选通信号驱动器电路，连接选通信号驱动器电路用于在周期的中间点产生一个选通信号以允许锁存由选通信号触发的第一个信号。
2.权利要求1的设备，其中在第一种模式下核心时钟频率是第一个频率的奇数分数乘数，在第二种模式下其中的核心时钟频率与第一个频率相同。
3.权利要求2的设备，其中在第三种模式下核心时钟频率是第一个频率的两倍。
4.权利要求1的设备，其中奇数分数乘数是二分之三。
5.权利要求4的设备，其中第一个信号是数据信号且中间点是周期的近似中间点。
6.权利要求5的设备，其中第一信号驱动器电路包括：
被连接用于接收输入数据信号和操作在核心时钟频率上的核心时钟信号并在核心时钟信号的上升沿后在上升沿触发的锁存器的输出上提供上述输入数据信号的上升沿触发锁存器；
被连接用于接收上述输入数据信号并在核心时钟信号的下降沿后在下降沿触发的锁存器的输出上提供上述输入数据信号的下降沿触发锁存器；
被连接用于产生使能信号以交替使能上升沿触发锁存器和下降沿触发锁存器以驱动前驱动器节点的使能产生电路；和
数据信号输出驱动器，包括被连接到前驱动器节点的数据信号输出驱动器输入和在其上产生用于数据周期的数据信号的数据信号输出驱动器输出。
7.权利要求6的设备，其中选通信号驱动器电路包括：
第二上升沿触发锁存器，被连接用于接收输入选通信号和在核心时钟频率上操作的延迟核心时钟信号并在延迟核心时钟信号的上升沿后在第二上升沿触发锁存器输出上提供上述输入选通信号；
第二下降沿触发锁存器，被连接用于接收上述输入选通信号并在延迟核心时钟的下降沿后在第二下降沿触发锁存器的输出上提供上述输入选通信号；
第二使能产生电路，被连接用于提供使能信号以交替使能第二上升沿触发锁存器和第二下降沿触发锁存器以驱动选通前驱动器节点；和
选通信号输出驱动器，被连接用于在选通前驱动器节点上驱动选通输入以产生选通信号。
8.权利要求7中的设备，其中奇数分数乘数是三分之二并进一步包括补偿延迟链以把核心时钟信号延迟四分之一同期以处产生延迟核心时钟信号。
9.权利要求1中的设备进一步包括：
锁回设备，被有选择地使能以使用第一信号驱动器电路的至少一个输出步驱动从信号线来的数据回到信号线。
10.权利要求1中的设备进一步包括：
延迟电路，被连接用于延迟第一时钟信号以产生延迟第一时钟信号，第一信号驱动器电路被触发以在第一时钟信号的边沿驱动第一信号，选通信号驱动器电路被触发以在延迟第一时钟信号的边沿驱动选通信号，第一时钟信号和延迟第一时钟信号均操作在核心时钟频率上。
11.权利要求10的设备，其中延迟电路是一个补偿延迟电路，它根据接收到的步骤，电压和补偿因子信号能进行调整。
12.权利要求1的设备，其中每一个第一信号驱动器电路和选通信号驱动器电路包括：
第一锁存器，触发以上述核心时钟频率操作的第一时钟的第一沿；
第二锁存器，触发第一时钟的第二沿；
第三锁存器，触发以核心时钟频率操作并被从第一时钟延迟四分之一周期的第二时钟的第一沿；和
第四锁存器，触发第二时钟的第二沿。
13.权利要求12的设备，其中，第一锁存器，第二锁存器，第三锁存器和第四锁存器有相匹配的时钟到输出延迟。
14.权利要求12中的设备，进一步包括：
多个数据信号驱动器电路，每个有四个锁存器并被连接用于接收第一时钟和第二时钟；和
第二选通信号驱动器电路，有四个锁存器并被连接用于接收第一时钟和第二时钟。
15.权利要求14的设备，其中所有的数据信号驱动器电路触发第一时钟并有两个没有被使用但已连接的锁存器，而且其中所有的数据选通信号驱动器电路触发第二时钟并有两个未使用但已连接的锁存器。
16.一种设备，包括：
处理器，其第一部分操作在第一频率上，有一源同步接口，源同步接口产生很多信号和时钟，时钟在上述大量信号周期的中间点跳变，上述时钟和上述大量信号在第二频率，上述第一频率的奇数分数，上跳变；和
被连接到上述处理器的存储器电路，存储器电路有操作在第二频率上的存储器接口电路和用由上述处理器产生的时钟锁存上述大量信号的锁存器。
17.权利要求16的设备，其中上述源同步接口包括：
多个信号驱动器电路，每个信号驱动器电路由第一内部时钟触发并且被连接用于第二内部时钟，假定在第一内部时钟和第二内部时钟上的负载平衡。
至少一个由第二内部时钟触发的时钟驱动器电路，并被连接用于接收第一内部时钟，假定在第一内部时钟和第二内部时钟上的负载平衡。
18.一种方法，包括：
在第一频率上为数据信号传送一个数据周期，第一频率是核心的核心频率的奇数分数，数据从核心产生；和
传送已同步的选通信号以在数据周期的一个中间点变换。
19.权利要求18的方法中奇数分数是三分之二，传送选通信号包括传送在数据周期的近似中间点跳变的选通信号。
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