KR20010114141A - 반도체 집적 회로 장치 및 그 액세스 시간 평가 방법 - Google Patents

반도체 집적 회로 장치 및 그 액세스 시간 평가 방법 Download PDF

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Abstract

외부 클럭 신호(EXT_CLK)는 제 1 신호 전달 경로(34, 35)를 거쳐서 메모리 코어(50)에 클럭 신호(CLK)로서 전달된다. 메모리 코어(50)는 클럭 신호(CLK)의 활성화에 응답하여 판독 동작을 개시한다. 메모리 코어(50)로부터 출력되는 판독 데이터(Qn)는 래치 회로(70)에 의해서 래치된다. 래치 타이밍을 지시하는 외부 신호(EXT_LAT)는 제 2 신호 전달 경로(44, 45)를 거쳐서 래치 회로(70)에 래치 타이밍 신호(LAT)로서 전달된다. 제 1 및 제 2 신호 전달 경로 중의 적어도 한쪽에 지연 회로(80, 85)를 배치하여 제 1 및 제 2 신호 전달 경로에 의한 신호 지연을 동일하게 한다.

Description

반도체 집적 회로 장치 및 그 액세스 시간 평가 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE ALLOWING ACCURATE EVALUATION OF ACCESS TIME OF MEMORY CORE CONTAINED THEREIN AND ACCESS TIME EVALUATING METHOD}
본 발명은 반도체 집적 회로 장치에 관한 것으로서, 보다 구체적으로는 내장되는 메모리 코어의 동작 지연 시간(액세스 시간)을 평가하는 테스트 기능을 갖는 반도체 집적 회로 장치 및 그 액세스 시간 평가 방법에 관한 것이다.
마이크로 프로세서를 비롯한 반도체 집적 회로 장치에서는 고성능화를 도모하기 위해서, 데이터 I/0폭(병렬 비트 수)의 확장, 메모리의 대용량화 및 고주파 동작화가 진행되고 있다.
대표적으로는, 특히 높은 메모리 밴드 폭을 요구하는 화상 처리 등의 일부 애플리케이션에 대응하여 넓은 데이터 I/0 폭을 실현하기 위해서, 논리부와 메모리 코어인 DRAM(Dynamic Random Access Memory)을 동일 칩상에 탑재한 DRAM/논리 혼재 메모리가 개발되어 있다. DRAM/논리 혼재 메모리에 있어서는 종래의 프로세서와DRAM 사이에 존재한 I/O 핀 및 외부 버스를 생략하여, 자유도가 높은 데이터 전송을 실행할 수 있는 구성으로 하고, DRAM 어레이부에 동시에 데이터 입출력할 수 있는 다수의 데이터 I/O 선을 마련하여, 넓은 데이터 I/0 폭을 실현하고 있다.
이러한 반도체 집적 회로 장치를 정확하게 동작시키기 위해서는, 메모리 코어의 동작 지연(액세스 시간)을 정확하게 평가할 필요가 있다. 이 경우에, 데이터 I/O폭의 확장과 메모리의 대용량화에 수반해서 메모리 코어에 테스트를 실행하기 위한 회로 면적의 증대 및 테스트 시간의 증가가 문제로 된다.
이러한 문제점을 해결하기 위해서 소규모의 테스트 회로에서 단시간에 메모리 코어의 액세스 시간을 평가하는 기술이, 예를 들면 일본 특허 공개 평성 제 10-21700 호 공보에 개시되어 있다. 이하에 있어서는 해당 공보에 개시되어 있는 기술을 간단히 종래 기술이라고 한다.
도 30은 종래 기술에 따른 제 1 테스트 회로의 구성을 도시한 블럭도이다.
도 30을 참조하면, 종래 기술에 따른 제 1 테스트 회로는 메모리 코어에 상당하는 테스트 대상 매크로 M1, 선택기 M2 및 래치 회로 M3을 구비한다.
테스트 대상 매크로 M1은 클럭 신호 CLK에 응답하는 타이밍에서 판독 동작을 개시하고, 판독 데이터 DO1∼DOn을 출력한다. 선택기 M2는 테스트 대상 매크로 M1로부터의 판독 데이터 DO1∼DOn을 받아, 선택 신호 SEL에 대응하는 1개의 판독 데이터를 래치 회로 M3으로 출력한다. 래치 회로 M3은 테스트 클럭 신호 TCK의 활성화 타이밍에 응답하여, 선택기 M2의 출력을 래치하여 테스트 출력 신호 TDO로서 출력한다.
종래 기술에 따른 제 1 테스트 회로에 있어서는, 클럭 신호 CLK의 활성화 타이밍으로부터 테스트 클럭 신호 TCK의 활성화 타이밍까지의 타이밍차를 변화시켜 대응하는 테스트 출력 신호 TDO를 감시하는 것에 의해, 테스트 대상 매크로 M1의 액세스 시간을 평가할 수 있다.
구체적으로는, 해당 타이밍차가 테스트 대상 매크로 M1의 액세스 시간보다 작은 경우에는 래치 회로 M3이 선택기 M2에 의해 선택된 판독 데이터를 래치하는 타이밍에 있어서 정확한 판독 데이터가 아직 전달되어 있지 않기 때문에, 테스트 출력 신호 TDO로서 판독 데이터를 출력할 수 없다. 한편, 해당 타이밍차가 테스트 대상 매크로 M1의 액세스 시간 이상인 경우에는 래치 회로 M3은 테스트 출력 신호 TDO로서 정확한 판독 데이터를 출력한다.
그러나, 도 30에 도시한 종래 기술에 따른 제 1 테스트 회로의 구성에 있어서는 내부에서 발생하는 클럭 신호 CLK 및 테스트 클럭 신호 TCK의 전파 지연의 영향이 고려되어 있지 않다.
따라서, 클럭 신호 CLK 및 테스트 클럭 신호 TCK 사이의 신호 생성시에 있어서의 활성화 타이밍차로 액세스 시간을 평가하면, 클럭 신호 CLK가 외부로부터 입력되어 테스트 대상 매크로 M1로 전달될 때까지의 제 1 신호 지연과, 테스트 클럭 신호 TCK가 외부로부터 입력되어 래치 회로 M3으로 전달될 때까지의 제 2 신호 지연의 시간차가 액세스 시간의 평가에 오차로서 영향을 미칠 가능성이 있다. 또,넓은 데이터 I/0 폭에 대응하는 경우에는 선택기 M2의 회로 규모가 매우 큰 것으로 되게 된다.
특히, 최근에 있어서는, 테스트 대상 매크로에 상당하는 메모리 코어의 동작 명세(specification)는 엄격화되는 경향에 있고, 액세스 시간의 규격값도 더욱 작은 값이 요구되도록 되어 있다. 이와 같이, 요구되는 액세스 시간이 짧아지면, 상기의 제 1 및 제 2 신호 지연의 시간차에 기인하는 오차의 영향은 크게 된다.
도 31은 종래 기술에 따른 제 2 테스트 회로의 구성을 도시한 블럭도이다.
도 31을 참조하면, 종래 기술에 따른 제 2 테스트 회로는 도 30에 도시되는 테스트 회로에 비해 다입력 논리 게이트 M4를 더 구비하는 점에서 다르다. 다입력 논리 게이트 M4는 테스트 대상 매크로 M1로부터의 판독 데이터 DO1∼DOn을 받아 이들의 판독 데이터의 논리 연산 결과를 선택기 M2로 출력한다. 이것에 의해, 다입력 논리 게이트 M4로부터 가장 지연 시간이 큰 판독 데이터를 등가적으로 출력하는 것에 의해서 선택기 M2의 면적을 삭감할 수 있다. 또, 각 판독 데이터에 대한 액세스 시간의 평가가 불필요하게 되기 때문에, 액세스 시간의 평가 시간이 삭감된다.
그러나, 전술한 바와 같은 논리/DRAM 혼재 메모리에 이 제 2 테스트 회로를 적용한다고 하면, 넓은 데이터 I/0폭에 대응하여 다입력 논리 게이트 M4의 회로 규모가 매우 큰 것으로 되게 된다. 또, 액세스 시간을 평가하기 위한 판독 데이터는 다입력 논리 게이트 M4에 의한 처리 시간이 더 부가된 후에 래치 회로 M3으로 전송되므로, 상기의 제 1 및 제 2 신호 지연의 차에 부가해서 새로운 오차 요인이 더부가되게 된다. 이 때문에, 액세스 시간의 엄격화에 대응하는 고정밀도의 평가를 실행하는 것은 곤란하다.
또, 논리/DRAM(메모리 코어) 혼재 메모리에 대해서는 논리부와 메모리 코어를 일체적으로 동작시켜 메모리 코어의 액세스 시간을 평가하는 것도 가능하다. 구체적으로는, 논리부가 DRAM(메모리 코어)의 출력에 응답하여 동작하는 테스트 모드를 설정하고, 논리/DRAM 혼재 메모리에 인가되는 외부 클럭 신호의 주파수를 변화시켜, 논리부가 정상 동작을 하는지의 여부를 감시하면 좋다.
그러나, 이 방법에 의하면, 액세스 시간의 고정밀도 측정을 실행하기 위해서는, 외부 클럭 신호의 주파수를 올릴 필요가 있고, 비교적 고가인 고속 테스터를 이용하지 않으면 메모리 코어의 액세스 시간을 평가할 수 없다는 문제점이 발생한다.
본 발명의 목적은, 내장되는 메모리 코어의 액세스 시간을 정확하게 평가할 수 있는 반도체 집적 회로 장치 및 그 액세스 시간 평가 방법을 제공하는 것이다.
도 1은 반도체 집적 회로 장치에 있어서의 신호 지연이 액세스 시간 평가에 미치는 영향을 설명하기 위한 블럭도,
도 2는 래치 회로(70)의 구성예를 도시한 회로도,
도 3은 반도체 집적 회로 장치(100)에 있어서의 액세스 시간의 평가를 설명하는 제 1 타이밍차트,
도 4는 반도체 집적 회로 장치(100)에 있어서의 액세스 시간의 평가를 설명하는 제 2 타이밍차트,
도 5는 본 발명의 실시예 1에 따른 반도체 집적 회로 장치(110)의 구성을 도시한 블럭도,
도 6은 지연 회로(80 및 85)의 구성예를 도시한 회로도,
도 7은 반도체 집적 회로 장치(110)에 있어서의 액세스 시간의 측정을 설명하기 위한 제 1 타이밍차트,
도 8은 반도체 집적 회로 장치(110)에 있어서의 액세스 시간의 측정을 설명하기 위한 제 2 타이밍차트,
도 9는 실시예 1에 따른 액세스 시간의 평가 방법을 도시한 흐름도,
도 10은 본 발명의 실시예 2에 따른 반도체 집적 회로 장치(120)의 구성을 도시한 블럭도,
도 11은 반도체 집적 회로 장치(120)에 있어서의 액세스 시간의 측정을 설명하기 위한 제 1 타이밍차트,
도 12는 반도체 집적 회로 장치(120)에 있어서의 액세스 시간의 측정을 설명하기 위한 제 2 타이밍차트,
도 13은 반도체 집적 회로 장치(120)에 있어서의 액세스 시간의 측정을 설명하기 위한 제 3 타이밍차트,
도 14는 본 발명의 실시예 3에 따른 반도체 집적 회로 장치(130)의 구성을 도시한 블럭도,
도 15는 반도체 집적 회로 장치(130)에 있어서의 액세스 시간의 측정을 설명하기 위한 제 1 타이밍차트,
도 16은 반도체 집적 회로 장치(130)에 있어서의 액세스 시간의 측정을 설명하기 위한 제 2 타이밍차트,
도 17은 반도체 집적 회로 장치(130)에 있어서의 액세스 시간의 측정을 설명하기 위한 제 3 타이밍차트,
도 18은 실시예 4에 따른 반도체 집적 회로 장치(140)의 구성을 도시한 블럭도,
도 19는 반도체 집적 회로 장치(140)에 있어서의 액세스 시간의 측정을 설명하기 위한 제 1 타이밍차트,
도 20은 반도체 집적 회로 장치(140)에 있어서의 액세스 시간의 측정을 설명하기 위한 제 2 타이밍차트,
도 21은 반도체 집적 회로 장치(140)에 있어서의 액세스 시간의 측정을 설명하기 위한 제 3 타이밍차트,
도 22는 실시예 4에 따른 액세스 시간의 평가 방법을 도시한 흐름도,
도 23은 실시예 4의 변형예에 따른 반도체 집적 회로 장치(150)의 구성을 도시한 블럭도,
도 24는 본 발명의 실시예 5에 따른 반도체 집적 회로 장치(160)의 구성을 도시한 블럭도,
도 25는 반도체 집적 회로 장치(160)에 있어서의 액세스 시간의 측정을 설명하기 위한 제 1 타이밍차트,
도 26은 반도체 집적 회로 장치(160)에 있어서의 액세스 시간의 측정을 설명하기 위한 제 2 타이밍차트,
도 27은 실시예 5에 따른 액세스 시간의 평가 방법을 도시한 흐름도,
도 28은 본 발명의 실시예 5의 변형예에 따른 반도체 집적 회로 장치(170)의 구성을 도시한 블럭도,
도 29는 지연 회로(195)의 구성예를 도시한 회로도,
도 30은 종래 기술에 따른 제 1 테스트 회로의 구성을 도시한 블럭도,
도 31은 종래 기술에 따른 제 2 테스트 회로의 구성을 도시한 블럭도.
도면의 주요 부분에 대한 부호의 설명
50 : 메모리 코어 60 : 논리부
70, 75 : 래치 회로 80, 85, 95 : 지연 회로
90 : 데이터 비교 회로
본 발명은 요약하면, 반도체 집적 회로 장치에 있어서, 메모리 회로와, 제 1 신호 전달 경로와, 제 1 데이터 래치 회로와, 제 2 신호 전달 경로를 구비한다.
메모리 회로는 복수의 데이터를 병렬로 출력하는 판독 동작을 실행한다. 복수의 데이터선중 1개는 내부 노드에 전달된다. 제 1 신호 전달 경로는 판독 동작의 개시를 지시하기 위한 제어 신호를 메모리 회로에 대해 전달한다. 제 1 데이터래치 회로는 제어 신호가 활성화되고 나서 소정 시간 경과 후에 활성화되는 테스트 타이밍 신호에 응답하여 내부 노드의 신호 레벨을 취입해서 유지한다. 제 2 신호 전달 경로는 테스트 타이밍 신호를 제 1 데이터 래치 회로에 전달한다. 신호 지연 회로는 제 1 및 제 2 신호 전달 경로에 있어서의 신호 전달 지연을 정렬하기 위해, 제 1 및 제 2 신호 전달 경로중 적어도 한쪽에 배치된다.
본 발명의 다른 측면에 따르면, 반도체 집적 회로 장치에 내장되는 메모리 회로의 액세스 시간 평가 방법에 있어서, 메모리 회로에 대해서 복수의 데이터를 병렬로 출력하는 판독 동작의 개시를 지시하기 위한 제어 신호를 활성화하는 단계와, 활성화된 제어 신호를 메모리 회로에 전달하는 단계와, 제어 신호가 활성화되고 나서 소정 시간 경과 후에 제어 신호와는 독립적으로 활성화되는 신호에 응답하여 테스트 타이밍 신호를 활성화하는 단계와, 활성화된 테스트 타이밍 신호를 래치 회로에 전달하는 단계와, 전달된 테스트 타이밍 신호의 활성화에 응답하여 래치 회로가 메모리 회로로부터 출력되는 복수의 데이터 중의 적어도 1개를 취입하여 유지하는 단계와, 제어 신호 및 테스트 타이밍 신호 중의 적어도 한쪽을 더 지연시켜, 메모리 회로 및 래치 회로 중의 대응하는 적어도 한쪽에 전달하는 단계를 구비한다.
본 발명의 또 한 측면에 따르면, 반도체 집적 회로 장치에 있어서, 메모리 회로와, 신호 전달 경로와, 지연 회로와, 데이터 래치 회로를 구비한다. 메모리 회로는 복수의 데이터를 병렬로 출력하는 판독 동작을 실행한다. 신호 전달 경로는 메모리 회로에 대해서 판독 동작의 개시를 지시하기 위한 제어 신호를 메모리회로에 전달한다. 지연 회로는 신호 전달 경로로부터 제어 신호를 받아, 제어 신호를 지연시켜 내부 타이밍 신호를 생성한다. 데이터 래치 회로는 내부 테스트 타이밍 신호에 응답하여, 복수의 데이터중 적어도 1개를 취입해서 유지한다.
본 발명의 또 한 측면에 따르면, 반도체 집적 회로 장치에 내장되는 메모리 회로의 액세스 시간 평가 방법에 있어서, 메모리 회로에 대해서 판독의 개시를 지시하기 위한 제어 신호를 활성화하는 단계와, 활성화된 제어 신호를 메모리 회로에 전달하는 단계와, 제어 신호를 소정 시간 지연시켜 테스트 타이밍 신호를 생성하는 단계와, 테스트 타이밍 신호의 활성화에 응답하여, 메모리 회로로부터의 판독 데이터 중의 적어도 1개를 취입해서 유지하는 단계를 구비한다.
따라서, 본 발명의 주요한 이점은, 신호 전달 경로에 의해 제어 신호 및 테스트 타이밍 신호의 신호 지연을 동일하게 정렬할 수 있기 때문에, 내장되는 메모리 회로의 액세스 시간을 정확하게 평가할 수 있는 점에 있다.
또한, 판독 데이터의 래치 타이밍을 지시하는 외부 신호를 입력하지 않고, 내장되는 메모리 회로의 액세스 시간을 정확하게 평가할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(발명의 실시예)
이하에 있어서, 도면을 참조하여 본 발명의 실시예에 대해서 상세하게 설명한다. 또한, 도면중에 있어서의 동일 부호는 동일 또는 상당 부분을 나타내는 것으로 한다.
(신호 지연이 액세스 시간 평가에 미치는 영향)
우선, 도 1을 이용하여, 반도체 집적 회로 장치에 있어서의 신호 지연이 액세스 시간 평가에 미치는 영향을 설명한다.
도 1을 참조하면, 논리/DRAM 혼재 메모리인 반도체 집적 회로 장치(100)는 256비트의 데이터 I/O 폭을 갖는 메모리 코어(50)와 논리부(60)를 구비한다.
반도체 집적 회로 장치(100)는 또한, 데이터 입력 단자(12), 클럭 입력 단자(14), 데이터 출력 단자군(16, 18), 테스트 데이터 입력 단자(20), 테스트 모드 입력 단자(22), 테스트 신호 입력 단자(24) 및 테스트 데이터 출력 단자(26)를 구비한다.
반도체 집적 회로 장치(100)는 또한, 이들 단자에 각각 대응하여 입력 버퍼(32), 클럭 버퍼(34), 출력 버퍼군(36, 38), 테스트 입력 버퍼(40), 선택기(47) 및 신호 버퍼(44)를 구비한다.
클럭 버퍼(34)는 외부 클럭 신호 EXT_CLK를 받아 클럭 신호 CLK를 생성한다. 클럭 신호 CLK는 논리부(60) 및 메모리 코어(50)로 전달된다.
도시하지 않지만, 논리부(60)는 외부 클럭 신호 EXT_CLK의 활성화 타이밍에 있어서 커맨드 제어 신호를 취입하고, 이들 커맨드 제어 신호에 근거하여 메모리 코어(50)에 대해 커맨드를 지시하기 위한 내부 제어 신호를 생성한다. 메모리 코어(50)는 클럭 신호 CLK의 활성화 에지에 응답하여 이들 내부 제어 신호를 취입하고, 이들 내부 제어 신호에 따른 커맨드를 실행한다. 우선, 메모리 코어(50)로부터의 데이터 출력에 대해서 설명한다.
논리부(60)가 외부로부터 입력된 판독 커맨드를 반영한 내부 제어 신호를 생성하면, 메모리 코어(50)는 클럭 신호 CLK의 활성화 타이밍에 있어서 내부 제어 신호를 취입하고 판독 커맨드에 대응하는 판독 동작을 실행한다. 따라서, 메모리 코어(50)에 있어서 판독 동작이 개시되는 타이밍은 외부 클럭 신호 EXT_CLK의 활성화 타이밍과 클럭 버퍼(34) 및 신호 배선(35)으로부터 형성되는 제 1 신호 전달 경로에서 발생하는 신호 지연에 의해서 규정된다.
판독 동작이 실행되면, 메모리 코어(50)는 복수의 데이터를 병렬로 출력한다. 본 실시예에 있어서는 메모리 코어(50)는 256개의 판독 데이터 Q0∼Q255를 병렬로 출력하는 것으로 한다. 통상시에 있어서는 이들 판독 데이터는 논리부(60) 및 출력 버퍼군(36)을 경유하여, 데이터 출력 단자군(16)으로부터 데이터 EXT_Q0∼EXT_Q255로서 출력된다. 한편, 테스트 모드시에 있어서는 메모리 코어(50)로부터 판독 데이터를 직접 외부로 출력하는 테스트 경로가 형성되고, 출력 버퍼군(38)을 거쳐서 데이터 출력 단자군(18)에 의해 데이터 DMA_Q0∼DMA_Q255로서 출력된다.
테스트 신호 입력 단자(24)에는 액세스 시간 등의 AC 특성의 측정에 사용되는 테스트 타이밍 신호 EXT_LAT가 외부로부터 입력된다. 신호 버퍼(44)는 외부로부터의 테스트 타이밍 신호 EXT_LAT를 받아 래치 타이밍 신호 LAT를 생성한다. 액세스 시간 평가 등을 실행하는 테스트 동작시에 있어서, 테스트 타이밍 신호EXT_LAT 및 외부 클럭 신호 EXT_CLK는 메모리 테스터 등에 의해서 외부로부터 공급되는 것으로 한다.
도 2를 참조하면, 래치 회로(70)는 입력 노드 D의 데이터를 노드 Na에 전하기 위한 전송 게이트 TG10, 노드 Na의 신호 레벨을 반전하는 인버터 IV10, 인버터 IV10의 출력 레벨을 반전하는 인버터 IV15, 인버터 IV15의 출력 신호를 노드 Na로 전달하는 전송 게이트 TG15를 포함한다. 전송 게이트 TG10 및 TG15는 타이밍 제어 노드 T의 신호 레벨에 응답하여 상보적으로 온(ON)/오프(OFF)한다.
타이밍 제어 노드의 신호 레벨 T가 L레벨인 경우에는 전송 게이트 TG10 및 TG15는 각각 온 및 오프한다. 따라서, 인버터 IV10 및 IV15에 의한 래치 기능은 발휘되지 않고, 전송 게이트 TG10에 의해서 입력 노드 D의 데이터가 출력 노드 Q를 통과해서 래치 회로(70)로부터 출력된다.
한편, 타이밍 제어 노드의 신호 레벨 T가 H레벨인 경우에는 전송 게이트 TG15 및 TGl0은 각각 온 및 오프한다. 이것에 의해, 입력 노드 D와 노드 Na가 분리됨과 동시에, 전송 게이트 TG15의 온에 의해 인버터 IV10 및 IV15는 래치 회로로서 동작한다. 따라서, 래치 회로(70)는 타이밍 제어 노드 T의 신호 레벨이 H레벨로 변화된 타이밍에 있어서의 입력 노드 D의 신호 레벨을 래치한다.
다시 도 1을 참조하면, 래치 회로(70)는 병렬로 판독되는 256개의 판독 데이터 중의 1개인 Qn(n:0∼255의 정수)을 입력 노드 D에 받는다. 타이밍 제어 노드 T에는 래치 타이밍 신호 LAT가 입력된다. 따라서, 래치 회로(70)의 래치 타이밍은 테스트 타이밍 신호 EXT_LAT의 활성화 타이밍과 신호 버퍼(44) 및 신호 배선(45)으로부터 형성되는 제 2 신호 전달 경로에서 발생하는 신호 지연에 의해서 규정된다. 래치 회로(70)의 출력은 신호 버퍼(46)를 거쳐서 테스트 데이터 출력 단자(26)로부터 테스트 출력 데이터 EXT_QnLT로서 출력된다.
한편, 데이터 입력에 관해서 설명하면, 통상 동작시에 있어서는 데이터 입력 단자(12)로부터 입력되는 입력 데이터 EXT_QIN이 입력 버퍼(32)를 거쳐서 논리부(60)에 의해서 메모리 코어(50)에 기입된다. 한편, 테스트 동작시에 있어서는 테스트 데이터 입력 단자(20)로부터 입력되는 테스트 입력 데이터 TST_DIN이 테스트 입력 버퍼(40)를 거쳐서 메모리 코어(50)에 입력된다. 데이터 입력에 관한 통상 동작시와 테스트 동작시의 전환은 선택기(47)에 의해서 실행된다. 선택기(47)는 테스트 모드 입력 단자(22)에 입력되는 테스트 모드 신호 TSTMD의 신호 레벨에 따라서 논리부(60) 및 테스트 입력 버퍼(40) 중의 어느 한쪽이 출력하는 데이터를 메모리 코어(50)로 기입 데이터로서 전달한다. 또한, 도 1에 있어서는 표기상의 형편(사정)에 따라 데이터 입력 단자(12) 및 클럭 입력 단자(14)를 단수의 핀으로서 나타내고 있지만, 데이터 입력에 관해서도 데이터 출력과 마찬가지로 복수의 데이터를 병렬로 취급하는 것이 가능한 것으로 한다.
도 3은 반도체 집적 회로 장치(100)에 있어서의 액세스 시간의 평가를 설명하는 제 1 타이밍차트이다.
도 3을 참조하면, 시각 t0에 있어서 외부 클럭 신호 EXT_CLK가 메모리 테스터 등에 의해서 활성화되고, 액세스 시간을 평가하기 위한 판독 커맨드가 반도체 집적 회로 장치(100)에 취입된다. 외부 클럭 신호 EXT_CLK는 클럭 버퍼(34) 및 신호 배선(35)으로 형성되는 제 1 신호 전달 경로를 거쳐서 클럭 신호 CLK로서 메모리 코어(50)로 전달된다. 메모리 코어(50)의 클럭 입력 노드 Nc에 있어서는 시각 t0으로부터 제 1 신호 전달 경로의 신호 지연에 상당하는 △tdCLK 경과 후의 시각 t1에 있어서 클럭 신호 CLK가 활성화된다.
시각 t1에 있어서 판독 커맨드는 메모리 코어(50)로 전달되고, 메모리 코어(50)의 판독 동작이 개시된다. 이것에 대응하는 판독 데이터의 데이터 레벨 QOn이 시각 tr에 출력된다. 이 경우에, 판독 동작 개시로부터 판독 데이터 출력까지의 소요 시간 즉 시각 t1로부터 시각 tr까지의 사이가 메모리 코어(50)의 액세스 시간 tac로 정의된다.
또한, 이하에 있어서는 액세스 시간의 평가를 위한 판독 커맨드에 대응하여 판독되는 각 판독 데이터의 데이터 레벨을 QOn으로 나타내고, 이 판독 커맨드 입력전에 있어서의 각 판독 데이터의 데이터 레벨은 QOn의 상보 데이터인 /QOn인 것으로 한다.
한편, 시각 t0으로부터 테스트 타이밍차 Tdex 경과 후의 시각 t2에 있어서, 메모리 테스터 등에 의해서 테스트 타이밍 신호 EXT_LAT가 활성화된다. 이것에 응답하여 래치 회로(70)의 타이밍 제어 노드에 상당하는 Nt점에 있어서는 시각 t2로부터 제 2 신호 전달 경로의 신호 지연에 상당하는 △tdLAT 경과 후의 시각 t3에 있어서 래치 타이밍 신호 LAT가 활성화된다.
시각 t3에 있어서 래치 회로(70)는 판독 데이터 Qn의 신호 레벨을 래치한다. 따라서, 도 3에 도시되는 바와 같이 판독 데이터가 출력되는 시각 tr보다 전에 Nt점에 있어서 래치 타이밍 신호 LAT가 활성화된 경우에는 래치 데이터 QnLAT의 데이터 레벨은 /QOn이며, 시각 t0에 입력된 판독 커맨드에 대응하는 데이터 레벨 QOn은 출력되지 않는다. 이것은 노드 Nc에 있어서의 클럭 신호 CLK의 활성화 타이밍과 노드 Nt에 있어서의 래치 타이밍 신호 LAT의 활성화 타이밍의 타이밍차 Tdin이 액세스 시간 tac보다 짧은 것을 의미한다.
도 4는 반도체 집적 회로 장치(100)에 있어서의 액세스 시간의 평가를 설명하는 제 2 타이밍차트이다.
도 4를 참조하면, 시각 t0에 외부 클럭 신호 EXT_CLK가 활성화되고, 시각 t1에 있어서 Nc점에 있어서의 클럭 신호 CLK가 활성화된다. 또 이것에 응답하여 액세스 시간 tac 경과 후의 시각 tr에 있어서 판독 커맨드에 대응하는 데이터 레벨 QOn이 판독 데이터 Qn으로 나타나는 점은 도 3의 경우와 마찬가지이다.
도 4의 경우에 있어서는 테스트 타이밍 신호 EXT_LAT가 활성화되는 타이밍인 시각 t2가 도 3의 경우보다 늦다. 즉, 메모리 테스터 등에 의해서 외부 클럭 신호 EXT_CLK를 활성화시키고 나서 그 후에 테스트 타이밍 신호 EXT_LAT를 활성화시킬 때까지의 테스트 타이밍차 Tdex가 도 3의 경우보다 길다. 신호 지연 △tdCLK 및 △tdLAT는 도 1의 경우와 마찬가지이므로, 클럭 신호 CLK(노드 Nc)와 래치 타이밍 신호 LAT(노드 Nt)의 타이밍차 Tdin도 도 3의 경우보다 길어진다.
도 4에는 타이밍차 Tdin=tac인 경우가 도시되어 있고, 래치 회로(70)는 판독 커맨드에 대응하는 데이터 레벨 QOn을 래치할 수 있다. 따라서, 래치 회로(70)의 출력 데이터 QnLAT 즉 테스트 출력 데이터 EXT_QnLT의 데이터 레벨은 QOn으로 된다. 타이밍차 Tdin>tac인 경우에 있어서도 테스트 출력 데이터 EXT_QnLT의 데이터 레벨은 도 4의 경우와 마찬가지이고, 테스트 출력 데이터의 거동은 Tdin<tac인 경우(도 3)와 Tdin≥tac인 경우(도 4)의 2가지로 분류된다. 따라서, 메모리 테스터 등에 의해서 테스트 타이밍차 Tdex를 변화시키고, 이것에 대응하는 테스트 출력 데이터의 데이터 레벨을 감시하는 것에 의해 액세스 시간 tac를 평가할 수 있다.
그러나, 도 3 및 도 4에 도시한 클럭 신호계의 신호 지연 △tdCLK와 타이밍 신호계의 신호 지연 △tdLAT 사이에 차이가 있는 경우에는 테스트 타이밍차 Tdex는 실제로 반도체 집적 회로 장치 내부에 있어서 액세스 시간 tac와 비교될 타이밍차 Tdin과 상이하게 된다. 이 때문에, 외부로부터 인가되는 테스트 타이밍차 Tdex에 의해서 액세스 시간 tac를 평가하면, 상기한 신호 지연의 차이가 오차로서 영향을 미치기 때문에, 고정밀도의 평가를 실행하는 것이 곤란하다.
(실시예 1)
도 5를 참조하면, 본 발명의 실시예 1에 따른 반도체 집적 회로 장치(110)는 도 1에 도시되는 반도체 집적 회로 장치(100)에 비해 지연 회로(80 및 85)를 더 구비하는 점에서 다르다. 지연 회로(80)는 클럭 버퍼(34)와 메모리 코어(50) 사이의 신호 배선(35) 상에 마련된다. 지연 회로(85)는 신호 버퍼(44)와 래치 회로(70) 사이의 신호 배선(45) 상에 마련된다. 상세한 것은 나중에 설명하겠지만, 이들 지연 회로(80) 및 (85)는 반드시 양쪽 모두 필요한 것은 아니고, 필요에 따라 어느 한쪽을 생략할 수 있다. 반도체 집적 회로 장치(110)의 그밖의 구성 부분에 대해서는 반도체 집적 회로 장치(100)와 마찬가지이므로, 설명은 반복하지 않는다.
도 6은 지연 회로(80) 및 (85)의 구성예를 도시한 회로도이다.
도 6을 참조하면, 지연 회로(80)는 N1개(N1:자연수)의 신호 버퍼를 갖는다. 마찬가지로, 지연 회로(85)는 N2개(N2:자연수)의 신호 버퍼를 갖는다. 지연 회로(80 및 85)에 있어서의 지연 시간은 이들 신호 버퍼의 단수 N1 및 N2에 의해서 조정할 수 있다.
다음에, 도 7 및 도 8을 이용하여, 반도체 집적 회로 장치(110)에 있어서의 액세스 시간의 측정을 설명한다.
도 7을 참조하면, 시각 t0에 있어서 외부 클럭 신호 EXT_CLK가 활성화되어 판독 커맨드가 반도체 집적 회로 장치(110)에 취입되면, 이것에 대응하여 시각 t1에 있어서 메모리 코어(50)의 클럭 입력 노드 Nc에 있어서 클럭 신호 CLK가 활성화된다. 이것에 대응하여, 메모리 코어(50)의 판독 동작이 개시되고, 시각 tr에 있어서 판독 커맨드에 대응하는 판독 데이터 QOn이 메모리 코어(50)로부터 출력된다.
반도체 집적 회로 장치(110)에 있어서는, 시각 t0과 시각 t1 사이의 시간차는 클럭 신호계의 본래의 신호 지연 △tdCLK와 지연 회로(80)에 의해서 강제적으로 부가되는 지연 시간 △tdc의 합에 상당하는 △Td 이다.
한편, 시각 t2에 있어서 테스트 타이밍 신호 EXT_LAT가 활성화되고, 이것에 응답하여 시각 t3에 있어서 래치 회로(70)의 타이밍 제어 노드 Nt에 있어서 래치 타이밍 신호 LAT가 활성화된다.
반도체 집적 회로 장치(110)에 있어서는 시각 t2와 시각 t3 사이의 시간차,즉, 타이밍 신호계의 본래의 신호 지연 △tdLAT와 지연 회로(85)에 의해서 강제적으로 부가되는 지연 시간 △td1의 합이 시각 t0과 시각 t1 사이의 시간차 △Td와 동일하게 되도록, 지연 회로(80 및 85)의 지연 시간은 조정된다.
따라서, 클럭 신호계의 신호 지연 △tdCLK가 타이밍 신호계의 신호 지연 △tdLAT보다 큰 경우에는 지연 회로(85)만을 마련하여 △tdLAT(△Td)가 클럭 신호계의 배선 지연 △tdCLK와 동일하게 되도록 지연 회로(85)의 신호 버퍼의 단수 N2를 조정하면 좋다. 반대로, 타이밍 신호계의 신호 지연 △tdLAT가 클럭 신호계의 신호 지연 △tdCLK보다 큰 경우에는 지연 회로(80)만을 마련하여 신호 지연 △tdCLK와 지연 회로의 지연 시간 △tdc의 합이 △tdLAT(△Td)로 되도록 지연 회로(80)의 신호 버퍼의 단수 N1을 조정하면 좋다. 또, 클럭 신호계와 테스트 신호계의 양쪽에 지연 회로(80 및 85)를 각각 마련하여 양자의 지연 시간의 차를 더욱 적게 하도록 조정하는 것도 가능하다.
이와 같이, 클럭 신호계(EXT_CLK, CLK)의 신호 지연 및 타이밍 신호계(EXT_LAT, LAT)의 신호 지연을 상기의 지연 시간 △Td와 일치시키는 것에 의해서 반도체 집적 회로(110) 내부에 있어서의 클럭 신호 CLK(노드 Nc)와 래치 타이밍 신호 LAT(노드 Nt)의 활성화 타이밍차 Tdin은 외부에서 설정되는 테스트 타이밍차 Tdex와 동등하게 된다. 이것에 의해, 외부 신호의 타이밍차 Tdex에 의해서 메모리 코어(50)의 액세스 시간 tac를 직접 정확하게 측정할 수 있게 된다.
도 7에 있어서는 Tdex(=Tdin)<tac인 경우가 도시되어 있고, 테스트 타이밍차 Tdex가 액세스 시간 tac보다 짧은 경우의 측정 결과를 나타낸다. 이 경우에는 테스트 출력 데이터 EXT_QnLT로는 판독 커맨드에 대응하는 데이터 레벨 QOn은 출력되지 않는다.
도 8에 있어서는 Tdex(=Tdin)=tac인 경우가 도시된다. 이러한 경우에는 래치 회로(70)는 래치 타이밍 신호 LAT가 활성화되는 시각 t3에 있어서 판독 데이터 Qn을 래치하는 것에 의해서, 테스트 출력 데이터 EXT_QnLT는 시각 t0에 있어서 입력된 판독 커맨드에 대응하는 데이터 레벨 QOn을 출력할 수 있다. Tdex(=Tdin)>tac인 경우에 있어서도 테스트 출력 데이터 EXT_QnLT의 데이터 레벨은 도 8의 경우와 마찬가지이고, 테스트 출력 데이터의 거동은 Tdex(=Tdin)<tac인 경우(도 7)와 Tdex(=Tdin)≥tac인 경우(도 8)의 2가지로 분류된다.
따라서, 메모리 테스터 등에 의해서 테스트 타이밍차 Tdex를 변화시키고, 이것에 대응하는 테스트 출력 데이터의 데이터 레벨을 감시하는 것에 의해서 액세스 시간 tac를 직접 정확하게 평가할 수 있다. 즉, 테스트 타이밍차 Tdex를 서서히 변화시켜 도 8에 도시되는 바와 같은 테스트 출력 데이터를 얻을 수 있는 최소의 테스트 타이밍차 Tdex가 메모리 코어(50)의 액세스 시간 tac에 상당한다. 또, 테스트 타이밍차 Tdex를 메모리 코어(50)의 액세스 시간의 규격값으로 설정하면, 이것에 대응하는 테스트 출력 데이터를 감시하는 것에 의해 메모리 코어(50)가 액세스 시간의 규격값을 만족하고 있는지의 여부를 간단하게 체크할 수 있다.
도 9를 참조하면, 실시예 1에 따른 액세스 시간의 평가 방법에서는, 액세스 시간의 평가 테스트가 개시되면(단계 S100), 액세스 시간의 평가를 위해 생성되는 판독 커맨드를 반도체 집적 회로 장치(110)에 취입하기 위해서 외부 클럭 신호EXT_CLK가 활성화된다(단계 S110). 외부 클럭 신호 EXT_CLK에 근거하여 클럭 신호 CLK가 생성되어 메모리 코어로 전달되고(단계 S120), 클럭 신호 CLK의 활성화에 응답하여 메모리 코어(50)의 판독 동작이 개시된다(단계 S130).
외부 클럭 신호 EXT_CLK의 활성화(단계 S110)로부터 테스트 타이밍차 Tdex 경과 후에 테스트 타이밍 신호 EXT_LAT가 활성화된다(단계 S140). 테스트 타이밍 신호 EXT_LAT에 따라서 래치 타이밍 신호 LAT가 생성되어 래치 회로(70)로 전달된다(단계 S150). 래치 타이밍 신호 LAT가 래치 회로(70)로 전달된 타이밍에 있어서, 래치 회로(70)는 메모리 코어(50)가 출력하는 판독 데이터의 데이터 레벨을 래치한다(단계 S160).
클럭 신호계(EXT_CLK, CLK) 및 타이밍 신호계(EXT_LAT, LAT) 중의 적어도 한쪽을 또 강제적으로 지연시키는 것에 의해서(단계 S200), 양 신호계의 신호 지연은 동등하게 된다. 즉, 단계 S110∼S130의 경과 시간과 단계 S140∼160의 경과 시간은 동일값 △Td로 조정된다.
클럭 신호계의 신호 지연 △tdCLK가 타이밍 신호계의 신호 지연 △tdLAT보다 큰 경우에는 단계 S220만을 마련하여 △Td가 클럭 신호계의 배선 지연 △tdCLK와 동일하게 되도록 조정하면 좋다. 반대로, 타이밍 신호계의 신호 지연 △tdLAT가 클럭 신호계의 신호 지연 △tdCLK보다 큰 경우에는, 단계 S210만을 마련하여 신호 지연 △tdCLK와 지연 회로의 지연 시간 △tdc의 합이 △tdLAT(=△Td)로 되도록 조정하면 좋다. 또, 단계 S210 및 S220의 양쪽을 마련하여 양 신호계의 지연 시간의 차를 더욱 적게 하도록 조정하는 것도 가능하다.
이와 같이, 양 신호계의 신호 지연을 동일하게 하면, 래치 회로(70)에서 래치된 판독 데이터의 데이터 레벨을 출력하는 것에 의해서, 테스트 타이밍차 Tdex에서 액세스 시간 tac를 직접 평가하여(단계 S170), 액세스 시간의 평가 테스트를 완료할 수 있다(단계 S190).
(실시예 2)
도 10을 참조하면, 본 발명의 실시예 2에 따른 반도체 집적 회로 장치(120)는 메모리 코어(50)로부터의 판독 데이터 중의 복수개를 래치 회로를 거쳐서 출력하는 점을 특징으로 한다. 도 10에 있어서는 2개의 판독 데이터를 액세스 시간 평가의 대상으로 하는 경우가 예시되고, 반도체 집적 회로 장치(120)는 도 5에 도시되는 반도체 집적 회로 장치(110)와 비교하여 메모리 코어(50)의 판독 데이터의 다른 1비트에 대응하여 마련되는 래치 회로(75), 테스트 출력 버퍼(48) 및 테스트 데이터 출력 단자(28)를 더 구비하는 점에서 다르다. 도 10에 있어서는 일례로서, 판독 데이터 Q255에 대해서 래치 회로(75)가 새롭게 배치되는 구성을 도시하고 있다.
래치 회로(75)는 판독 데이터 Q255를 입력 노드 D에 받고, 래치 회로(70)와 공통의 래치 타이밍 신호 LAT에 의해서 제어된다. 테스트 출력 버퍼(48)는 래치 회로(75)의 출력을 테스트 출력핀(28)으로 전달하고, 테스트 출력핀(28)에는 테스트 출력 데이터 EXT_Q255LT가 생성된다.
여기서, 메모리 코어(50)로부터 래치 회로를 경유한 테스트 출력의 대상으로되는 2개의 판독 데이터를 액세스 시간이 가장 빠른 것과 가장 느린 것으로 하는 것에 의해서, 액세스 시간의 측정을 효율적으로 실행할 수 있다. 구체적으로는, 메모리 코어 내에 있어서의 데이터선의 배선 경로의 차이 등에 의해서, 판독 데이터 Q0∼Q255에 있어서 액세스 시간이 빠른 것과 느린 것은 설계 단계에서 시뮬레이션 등을 실행하는 것에 의해 예측 가능하다. 따라서, 설계 단계에서 예측되는 액세스 시간이 가장 빠른 판독 데이터 및 가장 느린 판독 데이터를 선택하여 테스트 출력의 대상으로 하면 좋다. 이하, 본 명세서에 있어서는 판독 데이터 Q255를 예측 액세스 시간이 가장 빠른 데이터이며, 판독 데이터 Qn을 예측 액세스 시간이 가장 느린 데이터인 것으로 가정한다.
다음에, 도 11, 도 12 및 도 13을 이용하여, 반도체 집적 회로 장치(120)에 있어서의 액세스 시간의 측정을 설명한다.
도 11을 참조하면, 시각 t0에 있어서 외부 클럭 신호 EXT_CLK가 활성화되어 판독 커맨드가 반도체 집적 회로 장치(120)에 취입되면, 이것에 대응하여 시각 t1에 있어서 메모리 코어(50)의 클럭 입력 노드 Nc에 있어서 클럭 신호 CLK가 활성화된다. 이것에 대응하여, 메모리 코어(50)의 판독 동작이 개시되고, 시각 tra 및 trb에 있어서 판독 커맨드에 대응하는 데이터 레벨 QOn이 판독 데이터 Q255 및 Qn에 각각 나타난다. 따라서, 판독 데이터 Q255에 대응하는 액세스 시간은 tac255로 표시되고, 판독 데이터 Qn에 대응하는 액세스 시간은 tacn으로 표시된다.
시각 t2에 있어서 테스트 타이밍 신호 EXT_LAT가 활성화되고, △Td 경과 후의 시각 t3에 있어서 래치 회로(70 및 75)의 타이밍 제어 노드(Nt)에 있어서 래치타이밍 신호 LAT가 활성화된다. 시각 t3에 있어서의 데이터 Qn 및 Q255의 신호 레벨은 래치 회로(70 및 75)에 의해서 래치 데이터 QnLAT 및 Q255LAT로서 각각 래치되고, 테스트 출력 데이터 EXT_QnLT 및 EXT_Q255LT로서 각각 출력된다.
실시예 1에서 설명한 바와 같이, 지연 회로(80 및 85) 중의 적어도 한쪽의 작용에 의해서 클럭 신호계의 신호 지연과 타이밍 신호계의 신호 지연이 △Td와 일치되고 있으므로, 테스트 타이밍차 Tdex에 의해서 메모리 코어(50)의 액세스 시간을 직접 평가할 수 있다.
도 11에 있어서는 Tdex(=Tdin)<tacn, 또한 Tdex(=Tdin)<tac255인 경우를 도시하고 있다. 이 경우에 있어서는 래치 데이터 Q255LAT 및 QnLAT의 데이터 레벨은 /QOn로부터 변화하지 않는다.
도 12에 있어서는 외부 신호 타이밍차 Tdex를 변화시키는 것에 의해서, Tdex (=Tdin)=tac255 또한 Tdex(=Tdin)<tacn으로 된 경우를 도시하고 있다. 이 경우에 있어서는 래치 데이터 Q255LAT의 레벨은 /QOn로부터 판독 커맨드에 응답하는 데이터 레벨 QOn으로 변화하지만, 래치 데이터 QnLAT의 데이터 레벨은 /QOn로부터 변화하지않는다.
테스트 출력 데이터 EXT_QnLT 및 EXT_Q255LT에 의해서 감시되는 래치 데이터 QnLAT, Q255LAT가 도 12와 같은 거동을 나타내는 경우에는 테스트 타이밍차 Tdex는 가장 빠른 속도로 액세스할 수 있는 판독 데이터에 대응하는 액세스 시간 tac255보다는 길지만, 액세스가 가장 느린 판독 데이터에 대한 액세스 시간 tacn보다는 짧은 것을 나타내고 있다.
도 13에 있어서는 테스트 타이밍차 Tdex를 더욱 크게 하여 Tdex(=Tdin)=tacn 및 Tdex(=Tdin)〉tac255로 된 경우를 도시하고 있다. 이 경우에 있어서는 래치 데이터 Q255LAT 및 QnLAT의 양쪽의 데이터 레벨은 판독 커맨드에 대응하는 데이터 레벨 QOn으로 변화한다. 테스트 출력 데이터 EXT_QnLT 및 EXT_Q255LT에 의해서 감시되는 래치 데이터 QnLAT, Q255LAT가 도 13과 같은 거동을 나타내는 경우에는 테스트 타이밍차 Tdex가 액세스가 가장 느린 판독 데이터에 대한 액세스 시간 tacn 이상인 것을 나타내고 있다.
이와 같이, 실시예 1에서 설명한 액세스 시간의 평가를 복수개의 판독 데이터에 적용할 수 있다. 도 10에 있어서는 판독 데이터 중의 2개에 대해서 액세스 시간을 평가하는 구성을 설명했지만, 래치 회로를 더 마련하는 것에 의해서 임의의 복수개의 판독 데이터에 대해서 액세스 시간을 평가할 수 있다.
또, 평가의 대상으로 되는 판독 데이터를 설계 단계에서 예측되는 액세스 시간에 따라 결정하는 것에 의해, 적은 개수의 판독 데이터를 이용하여 병렬로 복수의 판독 데이터를 출력하는 메모리 코어의 액세스 시간을 효율적으로 평가할 수 있다. 또한, 실시예 1에서도 마찬가지로 하여, 평가 대상으로 되는 판독 데이터를 결정하면 좋다.
(실시예 3)
도 14를 참조하면, 본 발명의 실시예 3에 따른 반도체 집적 회로 장치(130)는 도 5에 도시한 반도체 집적 회로 장치(110)에 비해서 데이터 비교 회로(90)를더 구비하는 점에서 다르다. 데이터 비교 회로(90)는 메모리 코어(50)가 출력하는 데이터 중의 2개, 도 13에 있어서는 대표적으로 Qn과 Q255를 비교해서 데이터 레벨의 일치 비교 결과를 비교 결과 신호 CMP로서 출력한다. 데이터 비교 회로(90)는 판독 데이터 Qn 및 Q255의 신호 레벨이 일치하는 경우에는 비교 결과 신호 CMP를 H레벨로 설정하고, 양자가 불일치하는 경우에는 비교 결과 신호 CMP를 L레벨로 설정한다.
데이터 비교 회로(90)가 출력하는 비교 결과 신호 CMP는 래치 회로(70)의 입력 노드 D로 전달된다. 래치 회로(70)를 비롯한 반도체 집적 회로 장치(130)의 다른 부분의 구성 및 동작에 대해서는 이미 설명한 바와 같으므로, 설명은 반복하지 않는다. 데이터 일치 비교의 대상으로 되는 판독 데이터 Qn 및 Q255에 대해서도 이미 설명한 바와 같으므로, 설명은 반복하지 않는다.
도 15, 도 16 및 도 17을 이용하여, 반도체 집적 회로 장치(130)에 있어서의 액세스 시간의 측정을 설명한다.
도 15를 참조하면, 시각 t0에 있어서 외부 클럭 신호 EXT_CLK가 활성화되어 판독 커맨드가 반도체 집적 회로 장치(130)으로 취입되면, 이것에 대응하여 시각 t1에 있어서 메모리 코어(50)의 클럭 입력 노드 Nc에 있어서 클럭 신호 CLK가 활성화된다. 이것에 대응하여, 메모리 코어(50)의 판독 동작이 개시되고, 시각 tra 및 trb(도시하지 않음)에 있어서 판독 커맨드에 대응하는 판독 데이터 레벨 QOn이 판독 데이터 Q255 및 Qn에 각각 나타난다. 따라서, 판독 데이터 Q255에 대응하는 액세스 시간은 tac255로 표시되고, 판독 데이터 Qn에 대응하는 액세스 시간은 tacn으로 표시된다.
이것에 대응하여, 비교 결과 신호의 신호 레벨도 시각 tra' 및 시각 trb'에 있어서 H레벨→L레벨 및 L레벨→H레벨로 각각 변화한다. 판독 커맨드에 대응하는 판독 데이터가 나타나는 시각 tra, trb와 비교 결과 신호의 신호 레벨이 변화하는 시각 tra', 시각 trb' 사이의 시간차는 데이터 비교 회로(90)의 일치 비교 동작 시간 △tcmp에 상당한다.
시각 t2에 있어서 테스트 타이밍 신호 EXT_LAT가 활성화되고, △Td 경과 후의 시각 t3에 있어서 래치 회로(70)의 타이밍 제어 노드(Nt)에 있어서 래치 타이밍 신호 LAT가 활성화된다. 시각 t3에 있어서의 비교 결과 신호 CMP의 신호 레벨은 래치 회로(70)에 의해서 래치되고, 테스트 출력 데이터 EXT_QLT로서 출력된다.
도 15에 있어서는 Tdex(=Tdin)<tac255+△tcmp 및 Tdex(=Tdin)<tacn+△tcmp인 경우가 도시되어 있고, 테스트 타이밍 신호가 활성화되는 시각 t2 이후에 있어서는 테스트 출력 데이터 EXT_QLT의 데이터 레벨은 H레벨 그대로로서 변화하지 않는다.
도 16에는 테스트 타이밍차 Tdex를 조정하여 Tdex(=Tdin)=tac255+△tcmp 또한 Tdex(=Tdin)<tacn+△tcmp로 된 경우가 도시된다. 이 경우에는 테스트 출력 데이터 EXT_QLT의 데이터 레벨은 시각 t2 이후에 있어서 H레벨→L레벨로 변화하고, 변화 후의 L레벨이 유지된다.
도 17에 있어서는 테스트 타이밍차를 더욱 확대해서 Tdex(=Tdin)>tac255+△tcmp 또한 Tdex(=Tdin)=tacn+△tcmp로 된 경우가 도시된다. 이 경우에 있어서는 테스트 출력 데이터 EXT_QLT의 데이터 레벨은 시각 t2 이후에있어서 시각 tra'에 있어서 일단 L레벨로 변화한 후, 시각 trb'(t3)에 있어서 다시 H레벨로 복귀하고, 그 이후에 있어서는 H레벨이 유지된다. 또한, 래치 회로(90)에서, 3개 이상의 데이터의 일치 비교를 실행하더라도 좋다.
이와 같이, 반도체 집적 회로 장치(130)에 있어서는 복수개의 판독 데이터에 대한 액세스 시간의 평가를 적은 개수의 테스트 출력 데이터의 감시에 의해서 실행할 수 있다. 이것에 의해, 액세스 시간 평가시의 사용 핀수를 삭감하여 동시에 병렬로 평가할 수 있는 메모리 코어의 개수를 증가시킬 수 있다.
또, 반도체 집적 회로 장치(120)에 비해 복수개의 판독 데이터에 대한 액세스 시간의 평가를 공통으로 마련되는 래치 회로에 의해서 실행할 수 있다는 효과도 생긴다.
또한, 반도체 집적 회로 장치(130)의 구성에 있어서는 데이터 비교 회로(90)의 처리 시간 △tcmp를 포함한 액세스 시간을 평가하게 되지만, 예를 들면 평가 대상으로 하는 판독 데이터를 예측 액세스 시간이 가장 빠른 판독 데이터 및 가장 느린 판독 데이터의 2개로 하는 등 설계 단계에서 예측되는 액세스 시간에 따라 평가 대상으로 되는 데이터의 개수를 제한하면, 처리 시간 △tcmp를 작게 억제할 수 있다.
또는, 처리 시간 △tcmp를 지연 회로(85)에 포함시키는 것에 의해서, 처리 시간 △tcmp를 포함하지 않고 액세스 시간을 평가하는 것도 가능하다.
(실시예 4)
도 18을 참조하면, 실시예 4에 따른 반도체 집적 회로 장치(140)는 도 10에 도시되는 반도체 집적 회로 장치(120)에 비해 래치 회로(70 및 75)의 출력을 비교하는 데이터 비교 회로(90)를 더 구비하는 점에서 다르다. 데이터 비교 회로(90)는 래치 회로(70 및 75)가 각각 래치하는 래치 데이터 QnLAT 및 Q255LAT의 일치 비교 결과를 비교 결과 신호 CMP로서 출력한다. 데이터 비교 회로(90)는 판독 데이터 Qn 및 Q255의 신호 레벨이 일치하는 경우에는 비교 결과 신호 CMP를 H레벨로 설정하고, 양자가 불일치하는 경우에는 비교 결과 신호 CMP를 L레벨로 설정한다.
데이터 비교 회로(90)를 구비하는 것에 의해, 반도체 집적 회로 장치(140)는 래치 회로(70 및 75)의 각각의 출력이 아니라 양자의 비교 결과만을 테스트 출력 데이터 EXT_CMP로서 테스트 데이터 출력 단자(26)로부터 출력한다.
반도체 집적 회로 장치(140)의 그밖의 부분의 구성 및 동작은 도 10에 도시되는 반도체 집적 회로 장치(120)와 마찬가지이므로, 설명은 반복하지 않는다.
이러한 구성으로 하는 것에 의해, 액세스 시간 평가시의 사용 핀수를 삭감하여 동시에 병렬로 평가할 수 있는 메모리 코어의 개수를 증가시킬 수 있다.
도 19, 도 20 및 도 21을 이용하여, 반도체 집적 회로 장치(140)에 있어서의 액세스 시간의 측정을 설명한다.
도 19를 참조하면, 외부 클럭 신호 EXT_CLK 및 테스트 타이밍 신호 EXT_LAT에 응답하여 래치 회로(70 및 75)가 각각 출력하는 래치 데이터 QnLAT 및 Q255LAT는 도 11의 경우와 마찬가지이므로, 설명은 반복하지 않는다.
또한, 반도체 집적 회로 장치(140)에 있어서는 데이터 비교 회로(90)를 래치 회로(70, 75)의 후단에 배치하고 있으므로, 실시예 3의 경우와는 달리 데이터 비교 회로(90)의 처리 시간 △tcmp가 테스트 타이밍차에 따른 액세스 시간의 평가에 영향을 미치는 일이 없다. 따라서, 테스트 타이밍차 Tdex에 의해서 액세스 시간을 직접 정확하게 평가할 수 있다.
도 19에 있어서는 Tdex(=Tdin)<tacn 및 Tdex(=Tdin)<tac255인 경우가 도시되어 있고, 테스트 타이밍 신호 EXT_LAT가 입력되는 시각 t2 이후에 있어서는 테스트 출력 데이터 EXT_CMP는 H레벨 그대로로서 변화하지 않는다.
도 20에 있어서는 외부 신호 타이밍차 Tdex를 변화시키는 것에 의해 Tdex(=Tdin)=tac255 또한 Tdex(=Tdin)<tacn으로 된 경우를 도시하고 있다. 이 경우에 있어서는 테스트 출력 데이터 EXT_CMP의 데이터 레벨은 시각 t2 이후에 있어서 H레벨→L레벨로 변화하고, 변화 후의 L레벨이 유지된다. 테스트 출력 데이터 EXT_CMP가 도 20과 같은 거동을 나타내는 경우에는 테스트 타이밍차 Tdex는 가장 빠른 속도로 액세스할 수 있는 판독 데이터에 대응하는 액세스 시간 tac255보다는 길지만, 액세스가 가장 느린 판독 데이터에 대한 액세스 시간 tacn보다는 짧은 것을 나타내고 있다.
도 21에 있어서는 테스트 타이밍차 Tdex를 더욱 크게 하여 Tdex(=Tdin)=tacn 및 Tdex(=Tdin)>tac255로 된 경우를 도시하고 있다. 이 경우에 있어서는 테스트 출력 데이터 EXT_CMP의 데이터 레벨은 시각 t2 이후에 있어서, 일단 L레벨로 변화한 후, 시각 trb(t3) 이후에서 다시 H레벨로 복귀하고, 그 이후에 있어서는 H레벨이 유지된다. 테스트 출력 데이터 EXT_CMP가 도 21과 같은 거동을 나타내는 경우에는 테스트 타이밍차 Tdex가 액세스가 가장 느린 판독 데이터에 대한 액세스 시간 tacn 이상인 것을 나타내고 있다.
이러한 구성으로 하는 것에 의해, 실시예 2에서 설명한 바와 같은 액세스 시간의 측정을 감시가 필요한 데이터수를 삭감하여 실행할 수 있다. 이것에 의해, 액세스 시간 측정시에 필요한 핀수도 감소하므로, 이것에 따라서 동시에 병렬로 액세스 시간을 측정할 수 있는 반도체 집적 회로 장치의 개수를 증가시킬 수 있다.
도 22를 참조하면, 실시예 4에 따른 액세스 시간의 평가 방법에서는, 액세스 시간의 평가 테스트의 개시(단계 S100)로부터 래치 타이밍 신호 LAT가 래치 회로로 전달될 때(단계 S150)까지의 단계 및 클럭 신호계(EXT_CLK, CLK) 및 타이밍 신호계(EXT_LAT, LAT)의 신호 지연을 동일하게 조정하기 위한 단계(단계 S200)의 실행에 대해서는 도 9에서 설명한 바와 같으므로, 상세한 설명은 반복하지 않는다.
래치 타이밍 신호 LAT가 래치 회로(70)로 전달된 타이밍에 있어서, 래치 회로(70)는 메모리 코어(50)가 출력하는 판독 데이터의 데이터 레벨을 래치한다.
실시예 4에 따른 액세스 시간의 평가 방법에 있어서는 래치 타이밍 신호 LAT는 병렬로 배치되는 복수의 래치 회로로 동시에 전달되고, 이들 래치 회로는 복수개의 판독 데이터를 래치한다(단계 S160'). 래치된 복수개의 판독 데이터는 데이터 비교 회로(90)에 의해 일치 비교된다(단계 S180). 데이터 비교 회로(90)가 생성하는 비교 결과 신호 CMP를 테스트 출력 데이터로서 외부에 취출하여 평가하는 것에 의해서(단계 S185), 감시가 필요한 테스트 출력 데이터를 삭감하여 액세스 시간의 평가 테스트를 완료할 수 있다(단계 S190).
(실시예 4의 변형예)
도 23을 참조하면, 실시예 4의 변형예에 따른 반도체 집적 회로 장치(150)는 도 17에 도시되는 반도체 집적 회로 장치(140)에 비해 지연 회로(80 및 85)를 구비하지 않는 점에서 다르다. 그 밖의 점에 대해서는 반도체 집적 회로 장치(140)와 마찬가지이므로, 설명은 반복하지 않는다.
이미 설명한 바와 같이, 실시예 4에 따른 반도체 집적 회로 장치의 구성에 있어서는 데이터 비교 회로를 래치 회로의 후단에 배치하는 것에 의해서, 복수의 판독 데이터와 대상으로 하는 액세스 시간의 평가를 고정밀도로 실행할 수 있다. 따라서, 지금까지 설명한 클럭 신호계의 본래의 신호 지연 △tdCLK와 래치 타이밍에 관한 테스트 신호계의 본래의 신호 지연 △tdLAT 사이의 차이가 충분히 작은 경우에 있어서는 지연 회로(80 및 85)를 더 마련하지 않고 반도체 집적 회로 장치(150)의 구성에 의해서 액세스 시간을 고정밀도로 측정하는 것이 가능해진다.
(실시예 5)
도 24를 참조하면, 본 발명의 실시예 5에 따른 반도체 집적 회로 장치(160)는 도 5에 도시된 반도체 집적 회로 장치(110)에 비해 데이터의 래치 타이밍을 지정하는 테스트 타이밍 신호 EXT_LAT를 외부로부터 입력할 필요가 없는 점이 다르다. 따라서, 이것에 대응하는 테스트 신호 입력 단자(24), 신호 버퍼(44) 및 신호배선(45)이 생략된다. 또, 지연 회로(80 및 85) 대신에, 지연 회로(95)만이 메모리 코어(50)의 클럭 입력 노드 Nc와 래치 회로(70)의 타이밍 제어 노드 Nt 사이에 마련된다. 지연 회로(95)는 메모리 코어(50)의 클럭 입력 노드 Nc로 전달되는 클럭 신호 CLK를 지연시켜, 클럭 신호 CLKD를 래치 회로(70)의 타이밍 제어 노드 Nt로 전달한다.
다음에, 도 25 및 도 26을 이용하여, 반도체 집적 회로 장치(160)에 있어서의 액세스 시간의 측정을 설명한다.
도 25를 참조하면, 시각 t0에 있어서 EXT_CLK가 활성화되면 클럭 신호계의 배선 지연 △tdCLK 경과 후의 시각 t1에서 메모리 코어(50)의 클럭 입력 노드 Nc에 있어서 클럭 신호 CLK가 상승한다.
또, 시각 t1로부터 지연 회로(95)의 지연 시간 Tdly 경과 후의 시각 t5에서 래치 회로(70)의 타이밍 제어 노드 Nt에 있어서 클럭 신호 CLKD가 상승한다. 이것에 응답하여, 래치 회로(70)가 메모리 코어(50)로부터의 판독 데이터 Qn을 래치한다. 따라서, 반도체 집적 회로 장치(160)에 있어서는 테스트 출력 데이터 EXT_QnLT를 감시하는 것에 의해, 지연 회로(95)에 의해 설정되는 지연 시간 Tdly와 메모리 코어(50)의 액세스 시간 tac의 대소를 판단할 수 있다.
도 25에 있어서는 Tdly<tac인 경우가 도시되어 있고, 판독 커맨드에 대응하는 데이터 레벨 QOn이 판독 데이터 Qn에 나타나기 전에 클럭 신호 CLKD가 활성화되므로, 래치 회로(70)의 출력인 테스트 출력 데이터 EXT_QnLT의 데이터 레벨은 /QOn에서 변화하지 않는다.
한편, 도 26에 있어서는 Tdly=tac인 경우가 도시되어 있고, 클럭 신호 CLKD의 활성화 타이밍에 있어서 판독 데이터 Qn에는 판독 커맨드에 대응하는 데이터 레벨 QOn이 나타나므로, 테스트 출력 신호 EXT_QnLT의 데이터 레벨은 /QOn에서 QOn으로 변화한다. Tdly> tac인 경우에 있어서도 테스트 출력 데이터 EXT_QnLT의 데이터 레벨은 도 26의 경우와 마찬가지이므로, 테스트 출력 데이터의 거동은 Tdly<tac인 경우(도 25)와 Tdly≥tac인 경우(도 26)의 2가지로 분류된다.
지연 회로(95)의 지연 시간 Tdly를 메모리 코어(50)의 액세스 시간의 규격값으로 설정하면, 테스트 출력 데이터 EXT_QnLT의 데이터 레벨에 의해서 메모리 코어(50)가 액세스 시간의 규격값을 만족하고 있는지의 여부를 간이하게 체크할 수 있다.
이러한 구성으로 하는 것에 의해, 외부로부터 테스트를 위한 타이밍 신호를 입력하지 않고 액세스 시간의 측정을 실행할 수 있다.
이것에 의해, 테스트시에 필요한 입력 신호의 수를 삭감하고 또 이들 신호에 대응하는 회로군도 삭감할 수 있다. 따라서, 액세스 시간 평가를 위한 동작 테스트의 효율화 및 회로 면적의 삭감과 같은 효과를 얻을 수 있다.
도 27을 참조하면, 실시예 5에 따른 액세스 시간의 평가 방법에서는, 액세스 시간의 평가 테스트가 개시되면(단계 S100), 액세스 시간의 평가를 위해 생성되는 판독 커맨드를 반도체 집적 회로 장치(110)에 취입하기 위해서 외부 클럭 신호 EXT_CLK가 활성화된다(단계 S110). 외부 클럭 신호 EXT_CLK에 따라서 클럭 신호 CLK가 생성되어 메모리 코어로 전달되고(단계 S120), 클럭 신호 CLK의 활성화에 응답하여 메모리 코어(50)의 판독 동작이 개시된다(단계 S130).
지연 회로(95)는 메모리 코어로 전달된 클럭 신호 CLK를 더 Tdly만큼 지연시켜 래치 타이밍을 지시하기 위한 클럭 신호 CLKD를 생성한다(단계 S250). 래치 회로(70)는 클럭 신호 CLKD의 활성화 타이밍에 응답하여 메모리 코어(50)가 출력하는 판독 데이터의 데이터 레벨을 래치한다(단계 S160). 래치 회로(70)에 의해 래치된 판독 데이터의 데이터 레벨을 출력하여 평가하는 것에 의해서(단계 S170), 지연 회로(95)의 지연 시간 Tdly와 액세스 시간 tac의 비교에 의해 액세스 시간의 평가 테스트를 완료할 수 있다(단계 S190).
(실시예 5의 변형예)
도 28을 참조하면, 본 발명의 실시예 5의 변형예에 따른 반도체 집적 회로 장치(170)는 도 24에 도시되는 반도체 집적 회로 장치(160)에 비해 지연 회로(95) 대신에 지연 회로(195)를 구비하는 점에서 다르다. 그 밖의 부분의 구성 및 동작에 대해서는 반도체 집적 회로 장치(160)와 마찬가지이므로, 설명은 반복하지 않는다.
지연 회로(195)는 제어 신호 CDL에 의해서 지연 시간 Tdly를 변경할 수 있는 점에서 도 24에 도시되는 지연 회로(95)와 다르다.
도 29는 지연 회로(195)의 구성예를 도시한 회로도이다.
도 29를 참조하면, 지연 회로(195)는 메모리 코어(50)의 클럭 입력 노드 Nc로부터 클럭 신호 CLK를 받는 직렬 접속된 2m개(m:자연수)의 신호 버퍼와, 2m개의 신호 버퍼의 각각의 출력을 선택적으로 출력하는 선택기(197)를 포함한다.
선택기(197)는 2m개의 신호 버퍼의 각각의 출력을 받아 2m:1 선택을 실행해서 클럭 신호 CLKD를 생성한다. 선택기 회로(197)에 있어서의 2m:1 선택은 외부로부터 입력되는 제어 신호 CDL에 따라 실행된다. 여기서, 제어 신호 CDL을 m비트의 디지탈 신호로 하면, 제어 신호 CDL을 디코드하는 것에 의해 직렬로 접속된 2m개의 신호 버퍼 중의 어느 1개의 출력을 클럭 신호 CLKD로서 지연 회로(195)에서 출력할 수 있다.
이러한 구성으로 하는 것에 의해, 지연 회로(195)의 지연 시간 Tdly를 변화시킬 수 있다. 따라서, 제어 신호 CDL을 변화시키면서 출력 테스트 신호를 EXT_QnLT의 신호 레벨을 감시하는 것에 의해, 액세스 시간을 측정하는 것이 가능해진다.
또한, 반도체 집적 회로 장치(110∼170)에 포함되는 메모리 코어(50)는 외부 클럭 신호 EXT_QLK의 입력에 응답하여 동작하는 동기형 메모리 코어로서 표기했지만, 본원 발명의 적용은 동기형 메모리 코어에 대한 액세스 시간의 평가에 한정되는 것은 아니다. 즉, 본원 발명의 구성에 있어서 외부 클럭 신호 EXT_QLK 대신에 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS 등의 제어 신호를 적용하면, 비동기형 메모리 코어에 대해서도 본원 발명의 구성을 적용할 수있다.
또, 반도체 집적 회로 장치(110∼170)에 대해서 외부 클럭 신호 EXT_CLK 및 테스트 타이밍 신호 EXT_LAT는 반도체 집적 회로 장치의 외부로부터 공급되는 구성으로 했지만, 반도체 집적 회로 장치에 BIST (Built in Self Test) 회로를 내장하고 BIST 회로에 의해서 이들 신호를 생성하는 구성으로 해도 좋다. 이 경우에는 상기 BIST 회로와 평가 대상으로 되는 메모리 코어 사이에 있어서의 신호 지연에 주목해서 본원 발명을 적용하면 좋다.
또한, 실시예 1∼실시예 5에 있어서는 대표적으로 액세스 시간의 측정에 대해서 설명했지만, 본원 발명의 구성은 액세스 시간의 측정에만 한정되는 것은 아니고, 래치 회로에 입력되는 데이터 및 래치 타이밍을 규정하는 제어 신호의 활성화 타이밍을 적절히 변경하는 것에 의해서 메모리 코어(50)의 그밖의 교류 특성을 측정하는 것도 가능하다.
이번에 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아니라고 간주되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구 범위에 의해서 표시되고, 특허 청구 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 제 1 특징에 따른 반도체 집적 회로 장치는 신호 지연 회로에 의해서 제어 신호 및 테스트 타이밍 신호의 신호 지연을 동일하게 할 수 있으므로,내장하는 메모리 회로의 액세스 시간을 정확하게 평가할 수 있다.
본 발명의 제 3 특징에 따른 반도체 집적 회로 장치는 제 1 특징에 따른 반도체 집적 회로 장치가 갖는 효과에 부가해서, 내장하는 메모리 회로로부터 병렬로 출력되는 복수개의 데이터에 대해서 액세스 시간을 동시에 평가할 수 있다.
본 발명의 제 4 특징에 따른 반도체 집적 회로 장치는 데이터 래치 회로에 유지되는 데이터간의 일치 비교 결과를 테스트 결과로서 출력하므로, 제 3 특징에 따른 반도체 집적 회로 장치가 갖는 효과를 더욱 적은 출력 신호 수에 의해서 얻을 수 있다.
본 발명의 제 6 특징에 따른 반도체 집적 회로 장치는 제 1 특징에 따른 반도체 집적 회로 장치가 갖는 효과에 부가해서, 내장하는 메모리 회로로부터 병렬로 출력되는 복수개의 데이터를 대상으로 하는 액세스 시간 평가를 회로 규모의 증가를 억제하여 실행할 수 있다.
본 발명의 제 8 특징에 따른 반도체 집적 회로 장치는 내장하는 메모리 회로로부터 병렬로 출력되는 복수개의 데이터를 대상으로 하는 액세스 시간의 평가를 더욱 적은 출력 신호 수에 의해서 실행할 수 있다.
본 발명의 제 2 특징, 제 5 특징, 제 7 특징 및 제 9 특징에 따른 반도체 집적 회로 장치는 메모리 회로의 레이아웃에 따라서 특별히 체크할 판독 데이터를 추출해서 평가하므로, 액세스 시간의 평가를 효율적으로 실행할 수 있다.
본 발명의 제 11 특징에 따른 반도체 집적 회로 장치는 판독 데이터의 래치 타이밍을 지시하는 외부 신호를 입력하지 않고 내장하는 메모리 회로의 액세스 시간을 정확하게 평가할 수 있다.
본 발명의 제 13 특징에 따른 반도체 집적 회로 장치는 테스트 제어 신호에 따라 지연 시간을 변화시키는 것에 의해, 각종 평가 시험을 효율적으로 실행할 수 있다.
본 발명의 제 10 특징 및 제 12 특징에 따른 반도체 집적 회로 장치는 내장하는 메모리 회로가 액세스 시간의 규격값을 만족하고 있는지의 여부를 효율적으로 평가할 수 있다.
본 발명의 제 14 특징에 따른 액세스 시간 평가 방법은 제어 신호 및 테스트 타이밍 신호의 신호 지연을 일치시키는 것에 의해서, 시험 대상으로 되는 반도체 집적 회로 장치에 내장되는 메모리 회로의 액세스 시간을 정확하게 평가할 수 있다.
본 발명의 제 15 특징에 따른 액세스 시간 평가 방법은 제 14 특징에 따른 액세스 시간 평가 방법이 갖는 효과에 부가해서, 복수개의 데이터를 대상으로 하는 액세스 시간의 평가를 회로 규모의 증대를 억제하여 병렬로 실행할 수 있다.
본 발명의 제 16 특징에 따른 액세스 시간 평가 방법은 판독 데이터의 래치 타이밍을 지시하는 외부 신호를 입력하지 않고, 시험 대상으로 되는 반도체 집적 회로 장치에 내장되는 메모리 회로의 액세스 시간을 정확하게 평가할 수 있다.
본 발명의 제 17 특징에 따른 액세스 시간 평가 방법은 시험 대상으로 되는 반도체 집적 회로 장치에 내장되는 메모리 회로가 액세스 시간의 규격값을 만족하고 있는지의 여부를 효율적으로 평가할 수 있다.

Claims (3)

  1. 반도체 집적 회로 장치에 있어서,
    복수의 데이터를 병렬로 출력하는 판독 동작을 실행하는 메모리 회로━상기 복수의 데이터중 1개는 내부 노드에 전달됨━와,
    상기 판독 동작의 개시를 지시하기 위한 제어 신호를 상기 메모리 회로에 전달하는 제 1 신호 전달 경로와,
    상기 제어 신호가 활성화되고 나서 소정 시간 경과 후에 활성화되는 테스트 타이밍 신호에 응답하여, 내부 노드의 신호 레벨을 취입해서 유지하는 제 1 데이터 래치 회로와,
    상기 테스트 타이밍 신호를 상기 제 1 데이터 래치 회로에 전달하는 제 2 신호 전달 경로와,
    상기 제 1 및 제 2 신호 전달 경로에 있어서의 신호 전달 지연을 정렬하기 위해, 제 1 및 제 2 신호 지연 경로중 적어도 한쪽에 배치되는 신호 지연 회로
    를 구비하는 반도체 집적 회로 장치.
  2. 반도체 집적 회로 장치에 있어서,
    복수의 데이터를 병렬로 출력하는 판독 동작을 실행하는 메모리 회로와,
    상기 판독 동작의 개시를 지시하기 위한 제어 신호를 상기 메모리 회로에 전달하는 신호 전달 경로와,
    상기 신호 전달 경로로부터 상기 제어 신호를 받아, 상기 제어 신호를 지연시켜 내부 타이밍 신호를 생성하는 지연 회로와,
    상기 내부 타이밍 신호에 응답하여, 상기 복수의 데이터중 적어도 1개를 취입해서 유지하는 데이터 래치 회로
    를 구비하는 반도체 집적 회로 장치.
  3. 반도체 집적 회로 장치에 내장되는 메모리 회로의 액세스 시간 평가 방법에 있어서,
    상기 메모리 회로에 대해서 복수의 데이터를 병렬로 출력하는 판독 동작의 개시를 지시하기 위한 제어 신호를 활성화하는 단계와,
    활성화된 상기 제어 신호를 상기 메모리 회로에 전달하는 단계와,
    상기 제어 신호가 활성화되고 나서 소정 시간 경과 후에, 상기 제어 신호와는 독립적으로 활성화되는 신호에 응답하여 테스트 타이밍 신호를 활성화하는 단계와,
    활성화된 상기 테스트 타이밍 신호를 래치 회로에 전달하는 단계와,
    전달된 상기 테스트 타이밍 신호의 활성화에 응답하여, 상기 래치 회로가 상기 메모리 회로로부터 출력되는 상기 복수의 데이터 중의 적어도 1개를 취입하여 유지하는 단계와,
    상기 제어 신호 및 상기 테스트 타이밍 신호 중의 적어도 한쪽을 더 지연시켜, 상기 메모리 회로 및 상기 래치 회로 중의 대응하는 적어도 한쪽에 전달하는 단계
    를 구비하는 액세스 시간 평가 방법.
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