JPH1021700A - テスト回路を有する半導体集積回路装置 - Google Patents
テスト回路を有する半導体集積回路装置Info
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- JPH1021700A JPH1021700A JP8174532A JP17453296A JPH1021700A JP H1021700 A JPH1021700 A JP H1021700A JP 8174532 A JP8174532 A JP 8174532A JP 17453296 A JP17453296 A JP 17453296A JP H1021700 A JPH1021700 A JP H1021700A
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- Japan
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- test
- clock signal
- circuit
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Abstract
(57)【要約】
【目的】 小規模のテスト回路でかつ短時間でＲＡＭマ
クロのアクセスタイムを測定できるようにする。 【構成】 テスト対象マクロ（ＲＡＭマクロ）Ｍ１のｎ
ビットの出力データＤＯ１〜ＤＯｎを多入力論理ゲート
（ＡＮＤゲートまたはＯＲゲート）Ｍ４に入力し、Ｍ１
の出力データの論理和（または論理積）を取り、その出
力をセレクタＭ２を介してラッチＭ３に入力し、テスト
クロック信号ＴＣＫによりラッチする。 【効果】 多入力論理ゲートＭ４からは出力データＤＯ
１〜ＤＯｎの中の最も遅延時間の大きいデータが出力さ
れるから、これをラッチＭ３に入力し、マクロＭ１を動
作させつつテストクロック信号ＴＣＫを可変することに
より、予定出力が得られる境界のテストクロック信号Ｔ
ＣＫの遅延時間をアクセスタイムとして求めることがで
きる。
クロのアクセスタイムを測定できるようにする。 【構成】 テスト対象マクロ（ＲＡＭマクロ）Ｍ１のｎ
ビットの出力データＤＯ１〜ＤＯｎを多入力論理ゲート
（ＡＮＤゲートまたはＯＲゲート）Ｍ４に入力し、Ｍ１
の出力データの論理和（または論理積）を取り、その出
力をセレクタＭ２を介してラッチＭ３に入力し、テスト
クロック信号ＴＣＫによりラッチする。 【効果】 多入力論理ゲートＭ４からは出力データＤＯ
１〜ＤＯｎの中の最も遅延時間の大きいデータが出力さ
れるから、これをラッチＭ３に入力し、マクロＭ１を動
作させつつテストクロック信号ＴＣＫを可変することに
より、予定出力が得られる境界のテストクロック信号Ｔ
ＣＫの遅延時間をアクセスタイムとして求めることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明はテスト回路を有する
半導体集積回路装置に関し、特にチップ内に搭載された
ＲＡＭ、レジスタ（レジスタファイル）の動作遅延時間
（アクセスタイム）を測定するテスト回路に関するもの
である。
半導体集積回路装置に関し、特にチップ内に搭載された
ＲＡＭ、レジスタ（レジスタファイル）の動作遅延時間
（アクセスタイム）を測定するテスト回路に関するもの
である。
【０００２】
【従来の技術】マイクロプロセッサを始めとする半導体
集積回路装置においては、高性能化を図るために、バス
幅（並列ビット数）の拡張とメモリの大容量化が進めら
れている。この趨勢により、集積回路チップ内に搭載さ
れるＲＡＭ、レジスタファイル等のマクロの多ビット
化、多マクロ化が進んでおり、それにつれてこれらのマ
クロのテストを行うための回路の面積およびテスト時間
が増加しつつある。
集積回路装置においては、高性能化を図るために、バス
幅（並列ビット数）の拡張とメモリの大容量化が進めら
れている。この趨勢により、集積回路チップ内に搭載さ
れるＲＡＭ、レジスタファイル等のマクロの多ビット
化、多マクロ化が進んでおり、それにつれてこれらのマ
クロのテストを行うための回路の面積およびテスト時間
が増加しつつある。
【０００３】図７は、従来のテスト回路（従来例１）の
ブロック図である。これは、ＲＡＭであるテスト対象マ
クロＭ１のアクセスタイムＴａａを測定するための回路
である。ここでアクセスタイムＴａａはクロック信号Ｃ
ＬＫから出力データＤＯ１〜ＤＯｎが得られるまでの時
間の最大値（最大遅延値）とする。テスト対象マクロＭ
１は、ｎビット×ｗワード構成のＲＡＭであって、クロ
ック信号ＣＬＫに規制されてｎビットの出力データＤＯ
１〜ＤＯｎを並列に出力する。このｎビットの出力デー
タとクロック信号ＣＬＫは、〔（ｎ＋１）−１〕セレク
タＭ２に入力される。そのうち、セレクト信号ＳＥＬに
より選択された信号がこのセレクタから出力され、ラッ
チＭ３に入力される。Ｍ３は、テストクロック信号ＴＣ
Ｋにより入力された信号をラッチする。
ブロック図である。これは、ＲＡＭであるテスト対象マ
クロＭ１のアクセスタイムＴａａを測定するための回路
である。ここでアクセスタイムＴａａはクロック信号Ｃ
ＬＫから出力データＤＯ１〜ＤＯｎが得られるまでの時
間の最大値（最大遅延値）とする。テスト対象マクロＭ
１は、ｎビット×ｗワード構成のＲＡＭであって、クロ
ック信号ＣＬＫに規制されてｎビットの出力データＤＯ
１〜ＤＯｎを並列に出力する。このｎビットの出力デー
タとクロック信号ＣＬＫは、〔（ｎ＋１）−１〕セレク
タＭ２に入力される。そのうち、セレクト信号ＳＥＬに
より選択された信号がこのセレクタから出力され、ラッ
チＭ３に入力される。Ｍ３は、テストクロック信号ＴＣ
Ｋにより入力された信号をラッチする。
【０００４】次に、このテスト回路の動作について説明
する。まず、クロック信号ＣＬＫの遅延値Ｔｃｌｋを測
定する。セレクト信号ＳＥＬによりクロック信号ＣＬＫ
を選択し、テスト用クロック信号ＴＣＫの遅延値Ｔｔｃ
ｋを変化させ、クロック信号ＣＬＫを期待値通りにラツ
チできるか否かの境界を探す。この境界でのテスト用ク
ロック信号ＴＣＫの遅延値Ｔｔｃｋは、クロック信号Ｃ
ＬＫの遅延値Ｔｃｌｋと等しくなる（図２参照）。次
に、テスト対象マクロＭ１の各ビットのアクセスタイム
を測定する。まず、セレクト信号ＳＥＬによりテスト対
象マクロのｋビット目の出力データＤＯｋを選択する。
ここでテスト対象マクロを動作させながら、テスト用ク
ロック信号ＴＣＫの遅延値Ｔｔｃｋを変化させ、同ビッ
トの出力データＤＯｋを期待値通りにラッチできるか否
かの境界を探す。この境界でのテスト用クロック信号Ｔ
ＣＫの遅延値Ｔｔｃｋは、出力データの遅延値Ｔｄｏｋ
と等しくなる。これにより、ｋビット目の出力データＤ
ＯｋのアクセスタイムＴａａｋは、Ｔａａｋ＝Ｔｄｏｋ
−Ｔｃｌｋで求めることができる。したがって、同様の
動作を全ビットに渡って繰り返せばアクセスタイムＴａ
ａを求めることができる。
する。まず、クロック信号ＣＬＫの遅延値Ｔｃｌｋを測
定する。セレクト信号ＳＥＬによりクロック信号ＣＬＫ
を選択し、テスト用クロック信号ＴＣＫの遅延値Ｔｔｃ
ｋを変化させ、クロック信号ＣＬＫを期待値通りにラツ
チできるか否かの境界を探す。この境界でのテスト用ク
ロック信号ＴＣＫの遅延値Ｔｔｃｋは、クロック信号Ｃ
ＬＫの遅延値Ｔｃｌｋと等しくなる（図２参照）。次
に、テスト対象マクロＭ１の各ビットのアクセスタイム
を測定する。まず、セレクト信号ＳＥＬによりテスト対
象マクロのｋビット目の出力データＤＯｋを選択する。
ここでテスト対象マクロを動作させながら、テスト用ク
ロック信号ＴＣＫの遅延値Ｔｔｃｋを変化させ、同ビッ
トの出力データＤＯｋを期待値通りにラッチできるか否
かの境界を探す。この境界でのテスト用クロック信号Ｔ
ＣＫの遅延値Ｔｔｃｋは、出力データの遅延値Ｔｄｏｋ
と等しくなる。これにより、ｋビット目の出力データＤ
ＯｋのアクセスタイムＴａａｋは、Ｔａａｋ＝Ｔｄｏｋ
−Ｔｃｌｋで求めることができる。したがって、同様の
動作を全ビットに渡って繰り返せばアクセスタイムＴａ
ａを求めることができる。
【０００５】さて、本従来例回路を標準的なＣＭＯＳ回
路にて実現した場合に必要なトランジスタ数は、（１）
式で表される。 ２・２x+1 ＋２・（２ｘ＋２）＋１６ ・・・（１） ここでテスト対象マクロの出力ビット数はｎ＝２x ビッ
トで、〔（ｎ＋１）−１〕セレクタは、２Ｔｒ構成の標
準的なトランスファゲート２x+1 個と、２ＴｒのＣＭＯ
Ｓインバータ（２ｘ＋２）個で構成される。ラッチは、
１６Ｔｒ構成の標準的なトランスファゲートタイプのも
のが１個である。また、この回路でのテストに必要なテ
スト回数は、ｎビットの場合、ｎ回となる。すなわち、
従来例１の回路にてｎビット×ｗワードのＲＡＭ／レジ
スタファイルなどのマクロをｍ個テストした場合、テス
ト回数はｍ×ｗ×ｎとなる。従来例１のテスト方法で
は、必要テスト回数が多く、したがってテストに長時間
を要する。
路にて実現した場合に必要なトランジスタ数は、（１）
式で表される。 ２・２x+1 ＋２・（２ｘ＋２）＋１６ ・・・（１） ここでテスト対象マクロの出力ビット数はｎ＝２x ビッ
トで、〔（ｎ＋１）−１〕セレクタは、２Ｔｒ構成の標
準的なトランスファゲート２x+1 個と、２ＴｒのＣＭＯ
Ｓインバータ（２ｘ＋２）個で構成される。ラッチは、
１６Ｔｒ構成の標準的なトランスファゲートタイプのも
のが１個である。また、この回路でのテストに必要なテ
スト回数は、ｎビットの場合、ｎ回となる。すなわち、
従来例１の回路にてｎビット×ｗワードのＲＡＭ／レジ
スタファイルなどのマクロをｍ個テストした場合、テス
ト回数はｍ×ｗ×ｎとなる。従来例１のテスト方法で
は、必要テスト回数が多く、したがってテストに長時間
を要する。
【０００６】図８は、上記従来例１でのテスト回数の問
題点を解決するために、全ビットにテスト回路を設けた
例（従来例２）のブロック図である。すなわち、テスト
対象マクロＭ１の出力データＤＯ１〜ＤＯｎは、それぞ
れセレクタＭ２内に設けられた個別のセレクタへクロッ
ク信号ＣＫＬとともに入力され、それぞれの出力信号
は、テストクロック信号ＴＣＫとともにラッチＭ３に設
けられた個別のラッチに入力され、それぞれのラッチか
らテスト出力信号ＴＤＯ１〜ＴＤＯｎが出力されるよう
に構成されている。動作は上記従来例１の場合と同様で
あるが、並列出力される全ビットを同時に試験できるた
め、ｎビット×ｗワードのＲＡＭ／レジスタファイルな
どのマクロをｍ個テストする場合、テスト回数はｍ×ｗ
となり、テスト回数を１／ｎとすることができる。
題点を解決するために、全ビットにテスト回路を設けた
例（従来例２）のブロック図である。すなわち、テスト
対象マクロＭ１の出力データＤＯ１〜ＤＯｎは、それぞ
れセレクタＭ２内に設けられた個別のセレクタへクロッ
ク信号ＣＫＬとともに入力され、それぞれの出力信号
は、テストクロック信号ＴＣＫとともにラッチＭ３に設
けられた個別のラッチに入力され、それぞれのラッチか
らテスト出力信号ＴＤＯ１〜ＴＤＯｎが出力されるよう
に構成されている。動作は上記従来例１の場合と同様で
あるが、並列出力される全ビットを同時に試験できるた
め、ｎビット×ｗワードのＲＡＭ／レジスタファイルな
どのマクロをｍ個テストする場合、テスト回数はｍ×ｗ
となり、テスト回数を１／ｎとすることができる。
【０００７】さて、従来例２のテスト回路を構成するの
に必要なトランジスタ数は（２）式で表される。 ２・（２x+1 ）＋２・２＋１６・２x ・・・（２） ここで、テスト対象マクロの出力ビット数をｎ＝２x ビ
ットであるとし、セレクタＭ２を、２Ｔｒの標準的なト
ランスファゲート２x+1 個と、２ＴｒのＣＭＯＳインバ
ータ２個で構成する。ラツチＭ３は、１６Ｔｒ構成の標
準的なトランスファゲートタイプのラッチ２x 個で構成
する。
に必要なトランジスタ数は（２）式で表される。 ２・（２x+1 ）＋２・２＋１６・２x ・・・（２） ここで、テスト対象マクロの出力ビット数をｎ＝２x ビ
ットであるとし、セレクタＭ２を、２Ｔｒの標準的なト
ランスファゲート２x+1 個と、２ＴｒのＣＭＯＳインバ
ータ２個で構成する。ラツチＭ３は、１６Ｔｒ構成の標
準的なトランスファゲートタイプのラッチ２x 個で構成
する。
【０００８】一例としてテスト対象マクロの出力ビット
数が６４（＝２6 ）ビットの場合を考える。従来例１の
テスト回路では３００Ｔｒで構成できるのに対し、従来
例２では１２８４Ｔｒと格段にトランジスタ数が増加す
るため、テスト回路を形成するための面積が増大してし
まう。そして、マクロ数が増えた場合、必要となる面積
はそれに比例して増加するため、必要な面積の差は一層
拡がる。
数が６４（＝２6 ）ビットの場合を考える。従来例１の
テスト回路では３００Ｔｒで構成できるのに対し、従来
例２では１２８４Ｔｒと格段にトランジスタ数が増加す
るため、テスト回路を形成するための面積が増大してし
まう。そして、マクロ数が増えた場合、必要となる面積
はそれに比例して増加するため、必要な面積の差は一層
拡がる。
【０００９】
【発明が解決しようとする課題】上述した従来例１のテ
スト回路では、各ビットごとに測定しているためテスト
回数が多く、テスト時間が長くなるという問題点があっ
た。また、従来例２のテスト回路では、各ビットごとに
テスト回路があるため、トランジスタ数が多くなり、テ
ストに必要な回路を形成する面積が増加するという問題
点があった。したがって、この発明の解決すべき課題
は、半導体集積回路のテストを行うための回路の面積を
増加させることなく、かつ、短時間でテストを行うこと
ができるようにすることである。
スト回路では、各ビットごとに測定しているためテスト
回数が多く、テスト時間が長くなるという問題点があっ
た。また、従来例２のテスト回路では、各ビットごとに
テスト回路があるため、トランジスタ数が多くなり、テ
ストに必要な回路を形成する面積が増加するという問題
点があった。したがって、この発明の解決すべき課題
は、半導体集積回路のテストを行うための回路の面積を
増加させることなく、かつ、短時間でテストを行うこと
ができるようにすることである。
【００１０】
【課題を解決するための手段】本発明による半導体集積
回路装置は、半導体集積回路装置に内蔵されたテスト対
象回路の出力信号を入力信号とする多入力論理ゲート
と、テスト対象回路の動作を規定するクロック信号と前
記多入力論理ゲートの出力信号をセレクト信号により選
択するセレタタと、前記第１のセレクタの出力信号をテ
ストクロック信号により保持するラツチと、を備えるテ
スト回路を有している。本発明による半導体集積回路装
置にあっては、上述した課題を、テスト対象回路の遅延
値を測定するにあたり、テスト対象回路の出力信号の最
大遅延となる信号を論理ゲートにより生成しその遅延値
を測定するようにすることにより、解決している。
回路装置は、半導体集積回路装置に内蔵されたテスト対
象回路の出力信号を入力信号とする多入力論理ゲート
と、テスト対象回路の動作を規定するクロック信号と前
記多入力論理ゲートの出力信号をセレクト信号により選
択するセレタタと、前記第１のセレクタの出力信号をテ
ストクロック信号により保持するラツチと、を備えるテ
スト回路を有している。本発明による半導体集積回路装
置にあっては、上述した課題を、テスト対象回路の遅延
値を測定するにあたり、テスト対象回路の出力信号の最
大遅延となる信号を論理ゲートにより生成しその遅延値
を測定するようにすることにより、解決している。
【００１１】
【発明の実施の形態】図１は、本発明の実施の形態を説
明するための要部のブロック図である。同図に示される
ように、本発明の半導体集積回路装置には、テスト対象
マクロＭ１が搭載されており、テスト回路として、セレ
タタＭ２、ラツチＭ３、多入力ゲートＭ４の各マクロが
形成されている。ＲＡＭであるテスト対象マクロＭ１
は、ｎ個の出力データＤＯ１〜ＤＯｎを多入力論理ゲー
トＭ４へ並列に出力する。このデータを入力信号Ｉ０１
〜Ｉｎとして受け入れた多入力論理ゲートＭ４は、その
論理演算結果（論理積あるいは論理和）を出力信号Ｏ０
１としてセレクタＭ２へ出力する。セレクタＭ２にはク
ロック信号ＣＫＬも入力されており、何れかの入力信号
がセレクト信号ＳＥＬに従って出力される。セレクタＭ
２の出力信号はラッチＭ３に入力され、テストクロック
信号ＴＣＫにより保持され、ラッチＭ３よりテスト出力
信号ＴＤＯとして出力される。
明するための要部のブロック図である。同図に示される
ように、本発明の半導体集積回路装置には、テスト対象
マクロＭ１が搭載されており、テスト回路として、セレ
タタＭ２、ラツチＭ３、多入力ゲートＭ４の各マクロが
形成されている。ＲＡＭであるテスト対象マクロＭ１
は、ｎ個の出力データＤＯ１〜ＤＯｎを多入力論理ゲー
トＭ４へ並列に出力する。このデータを入力信号Ｉ０１
〜Ｉｎとして受け入れた多入力論理ゲートＭ４は、その
論理演算結果（論理積あるいは論理和）を出力信号Ｏ０
１としてセレクタＭ２へ出力する。セレクタＭ２にはク
ロック信号ＣＫＬも入力されており、何れかの入力信号
がセレクト信号ＳＥＬに従って出力される。セレクタＭ
２の出力信号はラッチＭ３に入力され、テストクロック
信号ＴＣＫにより保持され、ラッチＭ３よりテスト出力
信号ＴＤＯとして出力される。
【００１２】次に、図２のタイミングチャートを参照し
て本発明のテスト回路の動作について説明する。ここで
は、多入力論理ゲートは論理積を演算するものとし、テ
スト対象マクロＭ１の出力データが０−１に変化する際
のアクセスタイムＴａａの測定動作について説明する。
なお、アクセスタイムＴａａはクロックＣＬＫ→出力デ
ータ（ＤＯ１〜ＤＯｎ）の最悪遅延値とする。まず、ク
ロック信号ＣＬＫの遅延値Ｔｃｌｋを測定する。セレク
ト信号ＳＥＬによりクロック信号ＣＬＫを選択し、テス
ト用クロック信号ＴＣＫの遅延値Ｔｔｃｋを変化させ、
クロック信号ＣＬＫを期待値通りラツチできるか否かの
境界を探す。この境界でのテスト用クロックの遅延値Ｔ
ｔｃｋは、クロック信号ＣＬＫの遅延値Ｔｃｌｋと等し
くなる。
て本発明のテスト回路の動作について説明する。ここで
は、多入力論理ゲートは論理積を演算するものとし、テ
スト対象マクロＭ１の出力データが０−１に変化する際
のアクセスタイムＴａａの測定動作について説明する。
なお、アクセスタイムＴａａはクロックＣＬＫ→出力デ
ータ（ＤＯ１〜ＤＯｎ）の最悪遅延値とする。まず、ク
ロック信号ＣＬＫの遅延値Ｔｃｌｋを測定する。セレク
ト信号ＳＥＬによりクロック信号ＣＬＫを選択し、テス
ト用クロック信号ＴＣＫの遅延値Ｔｔｃｋを変化させ、
クロック信号ＣＬＫを期待値通りラツチできるか否かの
境界を探す。この境界でのテスト用クロックの遅延値Ｔ
ｔｃｋは、クロック信号ＣＬＫの遅延値Ｔｃｌｋと等し
くなる。
【００１３】次に、テスト対象マクロの出力データＤＯ
１〜ＤＯｎの遅延値Ｔｄｏ１〜Ｔｄｏｎの最悪遅延値を
測定する。多入力論理ゲートＭ４は、入力信号Ｉ０１〜
Ｉｎの論理積を演算し結果を出力信号Ｏ０１として出力
する。いま、図２に示すように、ｋビット目の出力信号
ＤＯｋの遅延時間Ｔｄｏｋが最も大きいものとすると、
この最も遅延の大きいビットが０→１に変化した時点で
多入力論理ゲートの出力は０→１に変化するため、この
Ｔｄｏｋを生じる出力データＤＯｋと同じタイミングの
信号が多入力論理ゲートＭ４の出力信号Ｏ０１としてセ
レクタに出力される。このとき、セレクタＭ２は、セレ
クト信号ＳＥＬによりテスト対象マクロＭ１側のデータ
を選択しているため、この出力データ（ＤＯｋ）がラッ
チＭ３へ出力されテスト用クロック信号ＴＣＫにより保
持される。
１〜ＤＯｎの遅延値Ｔｄｏ１〜Ｔｄｏｎの最悪遅延値を
測定する。多入力論理ゲートＭ４は、入力信号Ｉ０１〜
Ｉｎの論理積を演算し結果を出力信号Ｏ０１として出力
する。いま、図２に示すように、ｋビット目の出力信号
ＤＯｋの遅延時間Ｔｄｏｋが最も大きいものとすると、
この最も遅延の大きいビットが０→１に変化した時点で
多入力論理ゲートの出力は０→１に変化するため、この
Ｔｄｏｋを生じる出力データＤＯｋと同じタイミングの
信号が多入力論理ゲートＭ４の出力信号Ｏ０１としてセ
レクタに出力される。このとき、セレクタＭ２は、セレ
クト信号ＳＥＬによりテスト対象マクロＭ１側のデータ
を選択しているため、この出力データ（ＤＯｋ）がラッ
チＭ３へ出力されテスト用クロック信号ＴＣＫにより保
持される。
【００１４】ここで、テスト用クロック信号ＴＣＫの遅
延値Ｔｔｃｋを変化させ、出力データを期待値通りラツ
チできるか否かの境界を探す。図示した例では、Ｔｄｏ
ｋが境界の値として検出され（このとき、Ｔｔｃｋ＝Ｔ
ｄｏｋ）、これにより、アクセスタイムＴａａを、Ｔａ
ａ＝Ｔｄｏｋ−Ｔｃｌｋと求めることができる。本願発
明の方法によれば、テスト対象マクロＭ１より出力され
るｎビットの出力信号を１回のテストにより処理できる
ため、従来例１に比較して１／ｎの時間でテストを完了
することができる。また、セレクタＭ２およびラッチＭ
３はそれぞれ１個のセレクタと１個のラッチで足りるた
め、テスト回路のための消費面積を小面積に抑えること
ができる。
延値Ｔｔｃｋを変化させ、出力データを期待値通りラツ
チできるか否かの境界を探す。図示した例では、Ｔｄｏ
ｋが境界の値として検出され（このとき、Ｔｔｃｋ＝Ｔ
ｄｏｋ）、これにより、アクセスタイムＴａａを、Ｔａ
ａ＝Ｔｄｏｋ−Ｔｃｌｋと求めることができる。本願発
明の方法によれば、テスト対象マクロＭ１より出力され
るｎビットの出力信号を１回のテストにより処理できる
ため、従来例１に比較して１／ｎの時間でテストを完了
することができる。また、セレクタＭ２およびラッチＭ
３はそれぞれ１個のセレクタと１個のラッチで足りるた
め、テスト回路のための消費面積を小面積に抑えること
ができる。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［実施例１］図３は、本発明の第１の実施例における多
入力論理ゲートの回路図である。図３に示されるよう
に、本実施例における多入力論理ゲートは、Ｐチャネル
ＭＯＳトランジスタＰ１〜Ｐｎの並列回路と負荷抵抗Ｒ
とからなるＮＡＮＤゲートと、ＰチャネルＭＯＳトラン
ジスタＰ０とＮチャネルＭＯＳトランジスタＮ０とから
なるインバータとによって構成されている。これにより
ｎ入力ＡＮＤ回路が構成される。入力信号Ｉ０１〜Ｉｎ
は、それぞれＮＡＮＤゲートを構成するＰチャネルＭＯ
ＳトランジスタＰ１〜Ｐｎに入力される。
て説明する。 ［実施例１］図３は、本発明の第１の実施例における多
入力論理ゲートの回路図である。図３に示されるよう
に、本実施例における多入力論理ゲートは、Ｐチャネル
ＭＯＳトランジスタＰ１〜Ｐｎの並列回路と負荷抵抗Ｒ
とからなるＮＡＮＤゲートと、ＰチャネルＭＯＳトラン
ジスタＰ０とＮチャネルＭＯＳトランジスタＮ０とから
なるインバータとによって構成されている。これにより
ｎ入力ＡＮＤ回路が構成される。入力信号Ｉ０１〜Ｉｎ
は、それぞれＮＡＮＤゲートを構成するＰチャネルＭＯ
ＳトランジスタＰ１〜Ｐｎに入力される。
【００１６】図４、図５は、それぞれ本発明の第１の実
施例において用いられるセレクタＭ２とラッチＭ３のブ
ロック図である。セレクタは２個のトランスファゲート
ＴＧと２個のインバータＩＮＶによって構成されてお
り、ラッチＭ３は２個のトランスファゲートＴＧと６個
のインバータＩＮＶにより構成されている。トランスフ
ァゲートＴＧとインバータＩＮＶはそれぞれ２ＴｒのＣ
ＭＯＳ回路により構成される。
施例において用いられるセレクタＭ２とラッチＭ３のブ
ロック図である。セレクタは２個のトランスファゲート
ＴＧと２個のインバータＩＮＶによって構成されてお
り、ラッチＭ３は２個のトランスファゲートＴＧと６個
のインバータＩＮＶにより構成されている。トランスフ
ァゲートＴＧとインバータＩＮＶはそれぞれ２ＴｒのＣ
ＭＯＳ回路により構成される。
【００１７】本実施例によるテスト回路で必要となる必
要なトランジスタ数は（３）式で表される。 （２x ＋３）＋２・２＋２・２＋１６ ・・・（３） ここで、多入力論理ゲートはＰチャネルＭＯＳトランジ
スタによる（２x ＋１）ＴｒのＮＡＮＤゲートと、２Ｔ
ｒのインバータにより構成される。なお、抵抗Ｒは１Ｔ
ｒと換算した。また、セレクタとラッチはそれぞれ図
４、図５に示されるように標準的なトランスファゲート
タイプのものであり、それぞれ８個と１６個のトランジ
スタで構成されている。
要なトランジスタ数は（３）式で表される。 （２x ＋３）＋２・２＋２・２＋１６ ・・・（３） ここで、多入力論理ゲートはＰチャネルＭＯＳトランジ
スタによる（２x ＋１）ＴｒのＮＡＮＤゲートと、２Ｔ
ｒのインバータにより構成される。なお、抵抗Ｒは１Ｔ
ｒと換算した。また、セレクタとラッチはそれぞれ図
４、図５に示されるように標準的なトランスファゲート
タイプのものであり、それぞれ８個と１６個のトランジ
スタで構成されている。
【００１８】
【表１】
【００１９】表１は、第１の実施例および従来例１、２
のテスト回路について、テスト対象のマクロの出力が６
４ビット（＝２6 ）の場合のトランジスタ数およびテス
ト回数を比較したものである。このように本発明では、
テスト対象マクロの出力信号の中で最大遅延となる信号
を論理ゲートにより生成することにより、少ないトラン
ジスタ数と少ないテスト回数にてテストを行うことが可
能になる。
のテスト回路について、テスト対象のマクロの出力が６
４ビット（＝２6 ）の場合のトランジスタ数およびテス
ト回数を比較したものである。このように本発明では、
テスト対象マクロの出力信号の中で最大遅延となる信号
を論理ゲートにより生成することにより、少ないトラン
ジスタ数と少ないテスト回数にてテストを行うことが可
能になる。
【００２０】［実施例２］図６は、本発明の第２の実施
例における多入力論理ゲートの回路図である。図６に示
されるように、本実施例における多入力論理ゲートは、
ＮチャネルＭＯＳトランジスタＮ１〜Ｎｎの並列回路と
負荷抵抗ＲとからなるＮＯＲゲートと、ＰチャネルＭＯ
ＳトランジスタＰ０とＮチャネルＭＯＳトランジスタＮ
０とからなるインバータとによって構成されている。こ
れによりｎ入力ＯＲ回路が構成される。
例における多入力論理ゲートの回路図である。図６に示
されるように、本実施例における多入力論理ゲートは、
ＮチャネルＭＯＳトランジスタＮ１〜Ｎｎの並列回路と
負荷抵抗ＲとからなるＮＯＲゲートと、ＰチャネルＭＯ
ＳトランジスタＰ０とＮチャネルＭＯＳトランジスタＮ
０とからなるインバータとによって構成されている。こ
れによりｎ入力ＯＲ回路が構成される。
【００２１】テスト対象マクロの出力データＤＯｌ〜Ｄ
Ｏｎは、それぞれ入力信号Ｉ０１〜ＩｎとしてＮＯＲゲ
ートを構成するＮチャネルＭＯＳトランジスタＮ１〜Ｎ
ｎに入力されており、そして最も遅れたビットが１−０
に変化した時点でこの多入力論理ゲートの出力は１−０
に変化する。したがって最も遅いビットによって期待値
通りのデータがラッチできるか否かが決定される。この
時のテスト用クロック信号ＴＣＫの遅延値Ｔｔｃｋはｍ
ａｘ（Ｔｄｏ１〜Ｔｄｏｎ）と等しくなり、これをＴｄ
ｏｍａｘとするとアクセスタイムＴａａはＴａａ＝Ｔｄ
ｏｍａｘ−Ｔｃｌｋで求めることができる。本実施例の
テスト回路に必要なトランジスタ数およびテスト回数は
上記第１の実施例の場合と同じである。
Ｏｎは、それぞれ入力信号Ｉ０１〜ＩｎとしてＮＯＲゲ
ートを構成するＮチャネルＭＯＳトランジスタＮ１〜Ｎ
ｎに入力されており、そして最も遅れたビットが１−０
に変化した時点でこの多入力論理ゲートの出力は１−０
に変化する。したがって最も遅いビットによって期待値
通りのデータがラッチできるか否かが決定される。この
時のテスト用クロック信号ＴＣＫの遅延値Ｔｔｃｋはｍ
ａｘ（Ｔｄｏ１〜Ｔｄｏｎ）と等しくなり、これをＴｄ
ｏｍａｘとするとアクセスタイムＴａａはＴａａ＝Ｔｄ
ｏｍａｘ−Ｔｃｌｋで求めることができる。本実施例の
テスト回路に必要なトランジスタ数およびテスト回数は
上記第１の実施例の場合と同じである。
【００２２】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、テスト対象マクロの出力信号の中で最大
遅延となる信号を論理ゲートにより生成し、これを用い
てアクセスタイムを求めるものであるので、少ないトラ
ンジスタ数と少ないテスト回数にてテストを行うことが
可能になる。したがって、本発明によれば、集積回路チ
ップ上でのテスト回路のための面積を増加させことなく
テスト時間を短縮することができる。
積回路装置は、テスト対象マクロの出力信号の中で最大
遅延となる信号を論理ゲートにより生成し、これを用い
てアクセスタイムを求めるものであるので、少ないトラ
ンジスタ数と少ないテスト回数にてテストを行うことが
可能になる。したがって、本発明によれば、集積回路チ
ップ上でのテスト回路のための面積を増加させことなく
テスト時間を短縮することができる。
【図１】本発明の実施の形態を説明するためのテスト回
路のブロック図。
路のブロック図。
【図２】本発明によるテスト回路の動作を説明するため
のタイミングチャート。
のタイミングチャート。
【図３】本発明の第１の実施例における多入力論理ゲー
トの回路図。
トの回路図。
【図４】本発明の第１の実施例におけるセレクタのブロ
ック図。
ック図。
【図５】本発明の第１の実施例におけるラッチのブロッ
ク図。
ク図。
【図６】本発明の第２の実施例における多入力論理ゲー
トの回路図。
トの回路図。
【図７】第１の従来例の回路図。
【図８】第２の従来例の回路図。
Ｍｌ テスト対象マクロ Ｍ２ セレタタ Ｍ３ ラツチ Ｍ４ 多入力論理ゲート ＳＥＬ セレクト信号 ＣＬＫ クロック信号 ＴＣＬＫ テストクロック信号 ＴＤＯ テスト出力信号 ＴＤＯｌ〜ＴＤＯｎ テスト出力信号 Ｐ０〜Ｐｎ ＰチャネルＭＯＳトランジスタ Ｎ０〜Ｎｎ ＮチャネルＭＯＳトランジスタ Ｒ 抵抗 Ｔｒａｔｅ テストレート Ｔｃｌｋ クロック遅延 Ｔｔｃｋ テストクロック遅延 Ｔｄｏ１〜Ｔｄｏｎ テスト対象マクロ出力信号遅延 Ｔａａ アクセスタイム ＤＯ１〜ＤＯｎ テスト対象マクロの出力信号 Ｉ０１〜Ｉｎ 多入力論理ゲートの入力信号 Ｏ０１ 多入力論理ゲートの出力信号
Claims (3)
- 【請求項１】 半導体集積回路装置に内蔵されたテスト
対象回路の出力信号を入力信号とする多入力論理ゲート
と、テスト対象回路の動作を規定するクロック信号と前
記多入力論理ゲートの出力信号をセレクト信号により選
択するセレタタと、前記セレクタの出力信号をテストク
ロック信号により保持するラツチと、を備えるテスト回
路を有する半導体集積回路装置。 - 【請求項２】 前記多入力論理ゲートがＰチャネルＭＯ
ＳトランジスタＮＡＮＤゲートとインバータとを含んで
構成されていることを特徴とする請求項１記載のテスト
回路を有する半導体集積回路装置。 - 【請求項３】 前記多入力論理ゲートがＮチャネルＭＯ
ＳトランジスタＮＯＲゲートとインバータとを含んで構
成されていることを特徴とする請求項１記載のテスト回
路を有する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8174532A JPH1021700A (ja) | 1996-07-04 | 1996-07-04 | テスト回路を有する半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8174532A JPH1021700A (ja) | 1996-07-04 | 1996-07-04 | テスト回路を有する半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1021700A true JPH1021700A (ja) | 1998-01-23 |
Family
ID=15980183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8174532A Pending JPH1021700A (ja) | 1996-07-04 | 1996-07-04 | テスト回路を有する半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1021700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512707B2 (en) | 2000-06-20 | 2003-01-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device allowing accurate evaluation of access time of memory core contained therein and access time evaluating method |
| JP2009048769A (ja) * | 2008-10-27 | 2009-03-05 | Renesas Technology Corp | 半導体回路装置 |
-
1996
- 1996-07-04 JP JP8174532A patent/JPH1021700A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512707B2 (en) | 2000-06-20 | 2003-01-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device allowing accurate evaluation of access time of memory core contained therein and access time evaluating method |
| JP2009048769A (ja) * | 2008-10-27 | 2009-03-05 | Renesas Technology Corp | 半導体回路装置 |
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