JP2016541063A - マルチポイントインターフェース最短パルス幅優先度解決 - Google Patents

マルチポイントインターフェース最短パルス幅優先度解決 Download PDF

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Abstract

特に電子装置内の2つのデバイス間で、データの送信を容易にするシステム、方法、および装置について説明する。各デバイスは、データ信号を第1の電圧レベルに駆動することによって、通信リンクの制御を求めて競合することができる。データ信号またはクロック信号が、アービトレーション時間期間が経過する前に変化する場合、1つまたは複数のデバイスは、通信リンクの制御を別の競合デバイスに譲る。競合デバイスごとのアービトレーション時間期間は異なり、送信されるべきメッセージの優先度を示す。より短いアービトレーション時間期間は、より高い優先度を示す。アービトレーションは、通信リンクのクロック信号およびデータ信号が、最小アイドル時間の間にアイドルまたは他のあらかじめ定義された状態のままであった後、開始し得る。最小アイドル時間は、異なるノードによって異なることがあり、優先度の高いメッセージまたはノードに対してより短くなり得る。

Description

関連出願の相互参照
本出願は、内容の全体が参照によって本明細書に組み込まれる、2013年11月25日に米国特許商標庁に出願された、米国非仮特許出願第14/089,550号の優先権および利益を主張する。
本開示は、一般に高速データ通信インターフェースに関し、より詳細には、複数のデバイスを接続するマルチポイントデータ通信リンクに関する。
セルラー電話など、モバイルデバイスの製造業者は、モバイルデバイスの構成要素を、異なる製造業者を含む様々な供給元から取得し得る。たとえば、セルラー電話におけるアプリケーションプロセッサは第1の製造業者から取得されることがあり、セルラー電話のディスプレイは第2の製造業者から取得されることがある。アプリケーションプロセッサおよびディスプレイ、ディスプレイドライバまたは他のデバイスは、標準ベースのまたはプロプライエタリな物理インターフェースを使用して相互接続され得る。物理インターフェースの一例は、デバイスまたはデバイスの構成要素内で使用され得る、マルチポイント共存管理インターフェース(MP-CxMi:Multipoint Coexistence Management Interface)である。
モデムまたは他の機能に関連付けられたCxMiノードの単純なネットワークは、完全集積チップおよび非集積デバイスのために採用され得る。標準インターフェースの使用によって、異なるデバイスを管理するため、または異なるデバイスと対話するために、共通ソフトウェアが開発されることが可能となる。CxMiインターフェースは、単純な相補型金属酸化物半導体(CMOS)信号を使用し、約50Mbpsのデータレートで実行することができる。しかしながら、典型的にはバスマスタがなく、バスアービトレーションプロセスが延長され、それによって、スループットに影響を与えることがある。
本明細書で開示する実施形態は、装置内のデバイス間の物理インターフェースにおいて改善された送信レートを可能にするシステム、方法および装置を提供する。この装置は、電子装置内でコロケートされ、1つまたは複数のデータリンクを通して通信可能に結合され得る、複数の集積回路(IC)デバイスを有するモバイル端末を備え得る。
本開示の一態様では、データ通信のための方法は、データ信号を第1の電圧レベルに駆動することによって、通信リンクの制御を求めて競合するステップと、第1の時間期間の間にデータ信号とクロック信号とを監視するステップと、データ信号またはクロック信号の電圧が、第1の時間期間の満了時に第1の電圧レベルではない場合、通信リンクの制御を譲るステップと、データ信号の電圧が、第1の時間期間の満了時に第1の電圧レベルである場合、データ信号を第2の電圧レベルに駆動することによって、通信リンクに対する制御をアサートするステップと、通信リンクの制御をアサートした後、通信リンク上でメッセージを送信するステップとを含む。第1の時間期間の持続時間は、メッセージの優先度に対応し得る。通信リンクの制御は、データ信号の制御および/またはクロック信号の制御を含み得る。
本開示の一態様では、通信リンクの制御を求めて競合するステップは、データ信号を第1の電圧レベルに駆動する前に、通信リンクのデータ信号およびクロック信号が第2の時間期間の間にアイドルであったと決定するステップを含む。第2の時間期間は、メッセージの優先度、または、通信リンク上でメッセージを送信するように構成されたノードに関連付けられた優先度に基づいて計算され得る。第2の時間期間は、より低い優先度に対してよりも、より高い優先度に対してより短くなり得る。
本開示の一態様では、第1の時間期間は、通信リンクの制御を求めて競合する2つ以上のノードに対して異なって定義され得る。第1の時間期間は、通信リンクに関連付けられたタイミングアクティビティのために定義された送信タイミング単位の倍数として計算され得る。データ信号は、1送信タイミング単位未満の間に、第1の電圧レベルに駆動され得る。通信リンクは、異なる集積回路デバイス上に配置されたノードを接続し得る。異なる集積回路デバイス上に配置されたノードは、異なる内部クロックレートにおいて動作し得る。送信タイミング単位は、内部クロックの最も遅いもののクロック周期以上であり得る。
本開示の一態様では、第1の時間期間は、メッセージの優先度と、通信リンク上でメッセージを送信するように構成されたノードのアドレスとの加重和として計算される。第1の時間期間は、より優先度の低いメッセージに対してよりも、より優先度の高いメッセージに対してより短くなり得る。第1の時間期間は、より優先度の低いノードに対してよりも、より優先度の高いノードに対してより短くなり得る。
本開示の一態様では、第1の時間期間の間にデータ信号を監視するステップは、通信リンク上でメッセージを送信するように構成されたノードが高インピーダンス状態に入ることを引き起こすステップを含み得る。
本開示の一態様では、データ通信のための装置は、データ信号を第1の電圧レベルに駆動することによって、通信リンクの制御を求めて競合するための手段と、第1の時間期間の間にデータ信号とクロック信号とを監視するための手段と、データ信号またはクロック信号の電圧が、第1の時間期間の満了時に第1の電圧レベルではない場合、通信リンクの制御を譲るための手段と、データ信号の電圧が、第1の時間期間の満了時に第1の電圧レベルである場合、データ信号を第2の電圧レベルに駆動することによって、通信リンクに対する制御をアサートするための手段と、通信リンクの制御をアサートした後、通信リンク上でメッセージを送信するための手段とを含む。第1の時間期間の持続時間は、メッセージの優先度に対応し得る。通信リンクの制御を求めて競合するための手段は、データ信号を第1の電圧レベルに駆動する前に、データ信号およびクロック信号が第2の時間期間の間にアイドルであったと決定するように構成され得る。
本開示の一態様では、データ通信のための装置は処理回路を含み、処理回路は、データ信号を第1の電圧レベルに駆動することによって、通信リンクの制御を求めて競合すること、第1の時間期間の間にデータ信号とクロック信号とを監視すること、データ信号またはクロック信号の電圧が、第1の時間期間の満了時に第1の電圧レベルではない場合、通信リンクの制御を譲ること、データ信号の電圧が、第1の時間期間の満了時に第1の電圧レベルである場合、データ信号を第2の電圧レベルに駆動することによって、通信リンクに対する制御をアサートすること、ならびに、通信リンクの制御をアサートした後、通信リンク上でメッセージを送信することを行うように構成される。第1の時間期間の持続時間は、メッセージの優先度に対応し得る。プロセッサは、データ信号が第1の電圧レベルに駆動される前に、通信リンクのデータ信号およびクロック信号が第2の時間期間の間にアイドルであったと決定するように構成され得る。
本開示の一態様では、非一時的機械可読記憶媒体は、その上に記憶された命令を有し、命令は、少なくとも1つの処理回路によって実行されたときに、少なくとも1つの処理回路に、データ信号を第1の電圧レベルに駆動することによって、通信リンクの制御を求めて競合すること、第1の時間期間の間にデータ信号とクロック信号とを監視すること、データ信号またはクロック信号の電圧が、第1の時間期間の満了時に第1の電圧レベルではない場合、通信リンクの制御を譲ること、データ信号の電圧が、第1の時間期間の満了時に第1の電圧レベルである場合、データ信号を第2の電圧レベルに駆動することによって、通信リンクに対する制御をアサートすること、ならびに、通信リンクの制御をアサートした後、通信リンク上でメッセージを送信することを行わせる。第1の時間期間の持続時間は、メッセージの優先度に対応する。
複数の利用可能な規格のうちの1つに従って選択的に動作する、ICデバイス間のデータリンクを採用する装置を示す図である。 機能構成要素を接続するために内部および外部データリンクを採用する装置のためのシステムアーキテクチャの一例を示す図である。 複数の内部および外部MP-CxMi通信リンクを採用する装置のためのシステムアーキテクチャの一例を示す図である。 内部MP-CxMi通信リンクをもつデバイスを接続する、外部MP-CxMi通信リンクをもつ装置の簡略化された例を示す図である。 マルチポイントMP-CxMi通信リンク上で送信され得るメッセージの例示的なフォーマットを示す図である。 MP-CxMi通信リンク上で送信されるメッセージの送信を示すタイミング図である。 本明細書で開示するいくつかの態様によるMP-CxMiバスアービトレーションの一例を示すタイミング図である。 本明細書で開示するいくつかの態様によるキーパー回路を示す図である。 本明細書で開示するいくつかの態様による、MP-CxMiバスに接続されたノード間で通信するための方法のフローチャートである。 MP-CxMiバスに接続された装置のハードウェア実装形態の簡略化された例を示す図である。
次に、様々な態様について図面を参照して説明する。以下の説明では、説明の目的で、1つまたは複数の態様の完全な理解をもたらすために多数の具体的な詳細を記載する。しかしながら、そのような態様は、これらの具体的な詳細なしで実践され得ることが明らかであり得る。
本出願で使用する「構成要素」、「モジュール」、「システム」などの用語は、限定はしないが、ハードウェア、ファームウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアなどの、コンピュータ関連のエンティティを含むものとする。たとえば、構成要素は、限定はしないが、プロセッサ上で実行されているプロセス、プロセッサ、オブジェクト、実行ファイル、実行スレッド、プログラム、および/またはコンピュータとすることができる。例として、コンピューティングデバイス上で実行されているアプリケーションとコンピューティングデバイスの両方は、構成要素であり得る。1つまたは複数の構成要素は、プロセスおよび/または実行スレッド内に存在することができ、構成要素は、1つのコンピュータ上に局在することができ、および/または2つ以上のコンピュータ間に分散することができる。加えて、これらの構成要素は、様々なデータ構造を記憶している様々なコンピュータ可読媒体から実行することができる。構成要素は、ローカルシステム内、分散システム内の別の構成要素と対話し、および/または、インターネットなどのネットワークを介して他のシステムと信号によって対話する1つの構成要素からのデータなど、1つまたは複数のデータパケットを有する信号などに従うローカルプロセスおよび/またはリモートプロセスによって通信することができる。
その上、「または」という用語は、排他的な「または」よりもむしろ包括的な「または」を意味するものとする。すなわち、別段の指定がない限り、または、文脈から明白でない限り、「XはAまたはBを採用する」という句は、自然包括的並べ替えのいずれかを意味するものとする。すなわち、「XはAまたはBを採用する」という句は、以下の例のいずれかによって満たされる。XはAを採用する。XはBを採用する。またはXはAとBの両方を採用する。加えて、本出願および添付の特許請求の範囲で使用する冠詞「a」および「an」は、別段の規定がない限り、または単数形を示すことが文脈から明白でない限り、概して「1つまたは複数」を意味するものと解釈すべきである。
本発明のいくつかの態様は、電話、モバイルコンピューティングデバイス、アプライアンス、自動車用電子機器、アビオニクスシステムなど、装置のサブ構成要素を含み得る電子デバイス間に配備される通信リンクに対して適用可能であり得る。
図1は、ICデバイス間の通信リンクを採用し得る装置100を示す。一例では、装置100は、無線アクセスネットワーク(RAN)、コアアクセスネットワーク、インターネット、および/または別のネットワークとRFトランシーバを介して通信するワイヤレス通信デバイスを備え得る。装置100は、処理回路102に動作可能に結合された通信トランシーバ106を含み得る。処理回路102は、特定用途向けIC(ASIC)108など、1つまたは複数のICデバイスを備え得る。ASIC108は、1つまたは複数の処理デバイス、論理回路などを含み得る。処理回路102は、処理回路102によって実行され得る命令およびデータを維持し得るメモリ112などのプロセッサ可読ストレージを含み得、かつ/またはそれに結合され得る。処理回路102は、オペレーティングシステム、およびワイヤレスデバイスのメモリデバイス112などの記憶媒体内に存在するソフトウェアモジュールの実行をサポートし可能にするアプリケーションプログラミングインターフェース(API)110レイヤのうちの、1つまたは複数によって制御され得る。メモリデバイス112は、読取り専用メモリ(ROM)もしくはランダムアクセスメモリ(RAM)、電気的消去可能プログラマブルROM(EEPROM)、フラッシュカード、または処理システム内およびコンピューティングプラットフォーム内で使用され得る任意のメモリデバイスを含み得る。処理回路102は、装置100を構成および操作するために使用される操作パラメータおよび他の情報を保持し得るローカルデータベース114を含み得るか、またはそれにアクセスし得る。ローカルデータベース114は、データベースモジュール、フラッシュメモリ、磁気媒体、EEPROM、光媒体、テープ、ソフトディスクまたはハードディスクなどのうちの1つまたは複数を使用して実装され得る。処理回路102はまた、他の構成要素の中でも、アンテナ122、ディスプレイ124などの外部デバイス、ボタン128およびキーパッド126などのオペレータ制御に動作可能に結合され得る。
装置100は、互いに通信する複数の処理回路102、トランシーバ106、モデム、および他のデバイスを含み得る。各処理回路102は、1つまたは複数のASIC108、プロセッサ、シーケンサ、状態機械、マイクロコントローラ、および他の論理要素を含む、複数のICデバイスとして実装され得る。様々な異なる要素、デバイス、回路、モジュール、および機能が、装置100内でデータと制御情報とを渡し、転送し、ルーティングし、中継し、またはさもなければ通信するために、互いに相互接続するように適応され得る。場合によっては、異なる要素、デバイス、回路、モジュール、および機能が、異なる周波数においてクロックされ、かつ/または異なるデータレートにおいて通信することが可能である。したがって、要素、デバイス、回路、モジュール、および機能を相互接続するデータ通信リンクは、典型的に、可変数の接続された要素、デバイス、回路、モジュール、および機能へのアクセスを提供するように適応可能でなければならない。
図2は、ワイヤレス通信デバイスとして動作し得る装置200の簡略化された例を示すブロック図である。装置200は、個々のダイ上に形成され得、かつ/あるいは、同じもしくは異なるチップキャリア上で、または同じもしくは異なるパッケージ内で提供され得る、複数のICデバイス202、204、206、および208を含む。ICデバイス202、204、206、および/または208のうちの2つ以上は、通信リンク210を通してデータと制御情報とを交換することができる。通信リンク210は、互いに極近傍に配置されるか、または装置200の異なる部分内に物理的に配置される、ICデバイス202、204、206、および/または208のうちの2つ以上を接続するために使用され得る。一例では、通信リンク210は、ICデバイス202、204、206、および208を担持するチップキャリア、基板または回路板上に設けられ得る。
ICデバイス202、204、206、および208は、それぞれ、同じICデバイス202、204、206、または208の他の構成要素と、ならびに、外部データリンク210を通して他のICデバイス202、204、206、および/または208の構成要素と通信するように構成され得る、機能構成要素を含み得る。各ICデバイス202、204、206、または208内の構成要素は、処理回路226、246、266、および282、ストレージ286、トランシーバ、モデム、UART、デバイスドライバなど(概して構成要素222a、222b、222c、242a、242b、および262として示す)を含み得る。一例では、一般処理デバイス208は、デジタル信号プロセッサ(DSP)、マイクロプロセッサ、マイクロコントローラ、シーケンサ論理、状態機械など、1つまたは複数の処理回路282と、記憶デバイス286を含むサポート回路とを含む、ASICとして提供され得る。別の例では、一般処理デバイス208は、ダイナミックランダムアクセスメモリ(DRAM)または他の記憶デバイス286と、1つまたは複数の処理回路282とを使用して、大容量ストレージを提供する、メモリコントローラまたはメモリサブシステムであり得る。ICデバイス202、204、206、および208の内部構成要素は、本明細書で開示するいくつかの態様に従って構成された並列もしくはシリアルバスまたは通信リンクを含み得る、内部データリンク224、244、264、および284を使用して互いに通信することができる。
ICデバイス202、204、206、および/または208のうちの1つまたは複数は、内部データリンク224、244、264、および/または284と外部データリンク210との間のインターフェースを提供するために、ゲートウェイ回路または構成要素220、240、260、および280を有し得る。場合によっては、ゲートウェイ220、240、260、または280は、並直列変換、直並列変換、クロックレート差に対応するためのデータバッファリング、論理レベル変換、ラインドライバなどを含み得る、バス変換能力を提供することができる。いくつかの例では、ゲートウェイ220、240、260、または280は、内部データリンク224、244、264、および/または284、ならびに外部データリンク210が共通のアーキテクチャを有するときを含む、アドレス変換および/またはアドレス解決を提供することができる。一例では、内部データリンク224、244、264、および/または284、ならびに外部データリンク210は、MP-CxMiデータリンクを含み得る。
図3は、共存管理のため、ならびに/または制限管理(LM)および他の機能をサポートするために、2つのMP-CxMiデータリンク310、312を採用する装置300の一例を示すブロック図である。一例では、ワイヤレス通信デバイスは、複数のデバイス、回路302、304、306、および308、ならびにそれらのいくつかの機能構成要素(本明細書では「CxMiノード」と互換的に呼ばれる)の間の通信をサポートするために、第1のMP-CxMiデータリンク310と、ICデバイス302、304、306、および308によってサポートされたLM機能に専用である第2のMP-CxMi通信リンク312とを提供することができる。一例では、専用LM MP-CxMi通信リンク312は、専用ゲートウェイ318を通して、第1のICデバイス302の対応する内部LM MP-CxMi通信リンク314aと接続することができる。内部LM MP-CxMi通信リンク314aは、主な外部MP-CxMi通信リンク310へのアクセスを提供するゲートウェイ320を通して、他のCxMiノードに接続することができる。他のCxMiノードには、グローバルナビゲーション衛星システム(GNSS)およびLM接続を用いるアクセスポイントキュー(APQ)302、GNSSを用いるモデム304、デュアルSIM、デュアルアクティブデバイスのためのシングルチップコンビネーションデバイス306、ならびに、WLAN、Bluetooth(登録商標)、FMおよび近距離無線通信(NFC)モデムをサポートするコンビネーションデバイス308の、1つまたは複数のノードが含まれ得る。
装置300の様々な要素、デバイス、回路、モジュール、および機能が、MP-CxMi通信リンク310、312、314a〜314d、316a〜316dを使用して相互接続され得る。1つの外部MP-CxMi通信リンク310は、ICデバイス302、304、306、および308を相互接続することができるが、内部MP-CxMi通信リンク314a〜314dおよび316a〜316dは、外部MP-CxMi通信リンク310、312を拡張して、それぞれ対応するICデバイス302、304、306、および308内の要素、デバイス、回路、モジュール、および機能を相互接続する。
得られたCxMiノードのMP-CxMiネットワークは、ポイントツーポイント(P2P)およびマルチキャスト通信をサポートするように構成され得る。CxMiノードは、モデムまたは他の機能に関連付けられ得る。各ICデバイス302、304、306、および308は、1つまたは複数の内部CxMiノードをサポートすることができ、CxMiノードの数は、ICデバイス302、304、306、および308によって処理される機能の数に基づき得る。
ICデバイス302、304、306、および308は、1つまたは複数のCxMiノードの動作を管理するように構成され得る、プロセッサ、または他の処理および/もしくはコンピューティング回路もしくはデバイスをそれぞれ備え得る。場合によっては、1つまたは複数のCxMiノードは、シーケンサまたは状態機械によって制御され得る。
MP-CxMi通信システムは、完全集積および非集積のICデバイス302、304、306、および308とともに使用されてよく、共通のホストコントローラインターフェース(HCI)が装置300のために定義され得る。したがって、より高いレベルのソフトウェアが、装置300を制御するために使用され得る。共通インターフェースソフトウェアは、装置300内に配備され得るモデム/トランシーバのタイプの組合せにかかわらず、使用され得る。たとえば、装置300は、GSM(登録商標)および/またはLTEモデムを含むことがあり、ならびに、ワイヤレスローカルエリアネットワーク(WLAN)トランシーバ320b、Bluetooth(登録商標)トランシーバ320a、および他のエンドポイントモデムまたはトランシーバ320c、320dが統合され、MP-CxMi通信リンク310、312、314a〜314dおよび/または316a〜316dを通して、共通HCIに応答することができる。
いくつかの例では、外部MP-CxMi通信リンク310または312は、特殊な物理レイヤドライバおよび他のデバイスについての要件なしに、単純なCMOS信号を使用して動作することができる。外部MP-CxMi通信リンク310または312は、50メガビット毎秒(Mbps)以上のデータレートにおいて、データを搬送するように構成され得る。MP-CxMi通信リンク310または312は、フレキシブルに設計されてよく、データレートは、送信するCxMiノードによって決定され得る。遅延およびホールドオフパラメータもまた、フレキシブルに構成されてよく、一例では、構成レジスタによって維持されたパラメータによって構成され得る。
1つの動作モードでは、送信するCxMiノードは、送信クロックを入手する。あらかじめ定義されたバスマスタは採用されておらず、送信するCxMiノードは、メッセージ送信の持続時間の間にバスを制御またはマスタすることができる。競合解決は、あらゆるメッセージが送信される前に実施され、それによって、CxMiノードのうちで、バス上で送信することを望むもののみが、メッセージの送信時に競合解決に参加する。
各CxMiノードは、HCIレジスタを通してプログラムまたは構成され得る、一意のアドレスを有する。各CxMiノードは、P2Pモードでメッセージを1つの他のノードに向けるか、または、ポイントツーマルチポイント(P2MP)モードで、メッセージをすべてのノードへマルチキャストすることができる。P2MP送信は、マルチキャストアドレスを使用して容易にすることができ、多数の異なるマルチキャストアドレスが、CxMiノードのネットワーク内でサブネットを定義するために定義され得る。一例では、共存要素は、1つのサブネット、別のサブネットに対するセンサー、および別のサブネットに対する熱管理要素などを割り当てられ得る。様々なサブネットが、外部MP-CxMi通信リンク310または312の同じ2本のワイヤを通して、および、各ICデバイス302、304、306、または308内では、対応する内部MP-CxMi通信リンク314a〜314dまたは316a〜316d上で、接続または結合され得る。したがって、すべてのICデバイスおよびサブネットの間の通信は、ICデバイス302、304、306、および/または308間で同じ2本のワイヤを使用して実施され得る。
各ICデバイス302、304、306、または308は、プロセッサ、または他の処理および/もしくはコンピューティング回路もしくはデバイスと、ICデバイス302、304、306、および/もしくは308上のそれぞれのプロセッサ、ならびに/またはICデバイス302、304、および306の他の構成要素によって使用される、命令とデータとを維持するように適応され得る、一時的および/または非一時的記憶デバイスを含む記憶媒体とを有し得る。
図4は、複数のICデバイス402、404、および406を接続するため、ならびに、ICデバイス402、404、406内の機能要素または構成要素420、422a、422b、422c、440、442a、442b、460、および462を接続するために、MP-CxMiを採用する、簡略化された装置400を示すブロック図である。図示のICデバイス402、404、406の各々は、様々な変換サービスを提供して、機能要素または構成要素420、422a、422b、422c、440、442a、442b、460、および462が、内部MP-CxMiデータリンク426、446、466を通して、および外部MP-CxMiデータリンク410を通して相互接続および通信することを可能にする、ゲートウェイ420、440、460を含む。ゲートウェイ420、440、460は、レベル変換、バッファリング、およびクロックレート変換サービスを提供することができる。各MP-CxMiデータリンク410、426、446、466は、典型的に、データ信号とクロック信号の両方を搬送する。各内部構成要素422a、422b、422c、442a、442b、および462は、それぞれ、インターフェース(CxMiノード)424a、424b、424c、444a、444b、および464を通して、それぞれの内部CxMiデータリンク426、446、および466に接続され得る。
ゲートウェイ420、440、および/または460、ならびにノード424a、424b、424c、444a、444b、および/または464は、1つまたは複数の状態機械または他のコントローラもしくはシーケンサによって制御され得る。状態機械は、低レイテンシとともに、単純なリアルタイムイベントを効率的に送ることができる。状態機械は、ノード関連モデムに、またはメッセージを送るために構成された通信プロセッサに通信可能に結合され得る。
次に、装置400のいくつかの動作態様について、図5〜図8に関して説明する。
図5は、MP-CxMi通信リンク410、426、446、および/または466上で使用され得るメッセージ500のいくつかの要素を示す。メッセージは、MP-CxMiプロトコルによって有効にトンネリングされ得るワイヤレス共存インターフェース(WCI-2:Wireless Coexistence Interface)メッセージ512を含み得る。WCI-2メッセージ512は、マルチポイントMP-CxMiネットワーク410、426、446、および/または466を通して送信され得、それらのメッセージは、特定のノード424a、424b、424c、444a、444b、および464に、またはサブネット上のノードのグループにアドレス指定され得る。メッセージは、小さいヘッダに続いて最大255バイトを含み得る。ヘッダ内に含まれるものは、MP-CxMiメッセージ500内でトンネリングされているメッセージデータのより高レベルなプロトコルを識別するために使用され得る、メッセージタイプフィールド504である。一例では、プロトコルは、標準化されたデータタイプとプロプライエタリなデータタイプとを含む、最大32個の異なるメッセージタイプをサポートすることができ、ただし、各々が異なるメッセージタイプ値に関連付けられる。
複数のノードが同時にメッセージを送ることを試みるとき、より優先度の高いリアルタイムメッセージが最初に送られることを可能にする、メッセージ優先度が定義され得る。メッセージ優先度フィールド502は、あらゆるメッセージ500内で送られる3ビットの優先度値を含み得る。一例では、より低い優先度値がより高い優先度に対応し、「0」の優先度値が、最高の利用可能な優先度、および/または最も緊急の優先度に関連付けられ、「7」の優先度値が、最低で最も緊急ではない優先度であるようになる。システム設計者は、メッセージタイプごとに適切な優先度を選んで、リアルタイムイベントに対応するメッセージの効率的な配信を保証することができる。たとえば、次の通りである。タイプ-0のWCI-2メッセージ512は、最高優先度を割り当てられ得、タイプ-2のWCI-2メッセージ512は、最低優先度を割り当てられ得る。システム設計者は、3ビットの優先度フィールド502によって提供される、8個未満の利用可能な優先度レベルを使用することができ、かつ/または、優先度レベルの小さいサブセットを利用して、外部MP-CxMiバス410上のアービトレーションフェーズのオーバーヘッドを低減することができる。
各メッセージタイプの優先度は、様々な方法で設定され得る。説明を簡単にするために、ノードが、送られるべきメッセージデータを受信することに並行して、ノードインターフェース回路のデバイス側から3ビットの優先度フィールド502を受信することが仮定される。
本明細書で開示するいくつかの態様によれば、複数のデバイス402、404、および406が外部MP-CxMiバス410に接続されるとき、そのMP-CxMiバス410へのアクセスをアービトレートするために、最短パルス幅方法が使用され得る。同じ時間に送信することを望む複数のデバイス402、404、および/または406のための優先度は、より優先度の高いメッセージが最短アサートパルスによって識別されるときに解決され得る。より優先度の高いメッセージに対してより短いパルスを使用することで、優先度の高いメッセージのためのオーバーヘッドを低減することができる。場合によっては、メッセージ優先度フィールド502の実際のデジタルコンテンツは、外部MP-CxMiバス410上ではなく、内部CxMiバス426、446、および/または466上でのみ送信される。メッセージが外部バス410上で送信されるべきであるとき、メッセージ優先度502は、アービトレーションフェーズにおいてアサートパルス幅に変換され得る。その理由は、メッセージ500が受信ゲートウェイ420、440、および/または460まで、外部バスをパススルーした後、このフィールドがもはや必要とされないからである。
一例では、「3」に設定されたアドレスをもつ第1のCxMiノード424a、424b、424c、444a、444b、または464は、P2Pメッセージを、「5」に設定されたアドレスを有する第2のCxMiノード424a、424b、424c、444a、444b、または464へ送信することができる。メッセージ宛先アドレスフィールド506は、「5」に設定され得、ソースアドレスフィールド508は、「3」に設定され得る。CxMiノード424a、424b、424c、444a、444b、または464が、メッセージ500を送るとき、メッセージ500は、ゲートウェイ420、440、および/または460、外部MP-CxMiバス410、ならびに対応する内部MP-CxMiバス426、446、および/または466を通してルーティングされ、すべての受信ノード424a、424b、424c、444a、444b、および/または464がメッセージ500を見ることができるようになる。
本明細書で開示する1つまたは複数の態様によるパルス幅ベースの競合解決方式は、外部MP-CxMiバス410上で優先度を解決することができる。外部MP-CxMiバス410の制御を求めて競合する各ノード(すなわち、ゲートウェイ420、440、および/または460)は、「レベル設定および監視」手順を実施して、より優先度の高いノード420、440、または460がバス410の制御を確保したか否かを決定する。MP-CxMi信号を外部MP-CxMiバス410に結合するためのI/Oパッド回路は、高インピーダンス能力をもつ標準CMOS I/Oパッド回路を含み得る。キーパー回路(図8参照)は、競合するノード420、440、および/または460を含む、すべてのデータドライバ回路が高インピーダンス状態であるとき、バス410の状態をデータ高状態において、またはデータ低状態において維持するように構成され得る。外部MP-CxMiバス410のクロック信号は、競合プロセス中を含む、どのデバイスもクロックを駆動していないとき、クロックを低状態において保持するプルダウン電流源を用いて構成され得る。
図6は、図5に示すメッセージ500など、MP-CxMiメッセージの送信を示すタイミング図600である。メッセージ500は、MP-CxMi通信リンク410、426、446、および/または466のうちの1つまたは複数において、データフェーズ608中に送信され得る。メッセージ500は、送信機によって提供されたクロック604を使用して、一対のコネクタ上でデータ602として送信され得る。データフェーズ608においてメッセージ500を送信するために、送信機は、アービトレーションフェーズ606中に、必要なMP-CxMi通信リンク410、426、446、および/または466の制御を得ることを試みる。本明細書で開示するいくつかの態様によれば、MP-CxMi通信リンク410の制御が、信号のタイミングに基づくプロトコルを使用して、アービトレーションフェーズ606中に獲得される。
アービトレーションフェーズ606は、最も優先度の高いメッセージが最初に送信されることを保証するアービトレーションプロセスを使用して、必要なMP-CxMi通信リンク410、426、446、および/または466の制御を求めて競合する複数のCxMiノード424a、424b、424c、444a、444b、および/または464によってMP-CxMi通信バス410を介して送られるべきメッセージ500のためのメッセージ優先度を解決することができる。優先度は、メッセージ500のメッセージ優先度フィールド502のコンテンツまたは値と、送信ゲートウェイ420、440、または460に割り当てられたゲートウェイアドレスとの組合せから生成されたタイミングに基づいて、解決され得る。一例では、数値のゲートウェイアドレスおよびメッセージ優先度変数に適用される比較的単純なアルゴリズムは、メッセージ500の優先度を決定する、計算された優先度値を生成することができる。
最高の計算された優先度値は、どの競合するCxMiノード424a、424b、424c、444a、444b、または464が、MP-CxMi通信リンク410、426、446、および/または466のためのアービトレーションに勝つかを決定することができる。MP-CxMi通信リンク410、426、446、および/または466のためのアービトレーションに勝つ、CxMiノード424a、424b、424c、444a、444b、または464は、外部MP-CxMi通信リンク410、ならびに/または内部MP-CxMi通信リンク426、446、および/もしくは466のうちの1つもしくは複数への、アクセスを制御することができる。ノードソースアドレス508は、2つ以上のメッセージが同じ計算された優先度値を有するとき、均衡を破るために使用され得る。
CxMiメッセージ500は、データフェーズ608中に送信され得る。図5に示した例では、CxMiメッセージ500のフィールドは、超短ヘッダ(VSH:Very Short Header)フィールド622を含み、VSHフィールド622は、外部MP-CxMi通信リンク410を介したデータ圧縮のためにCxMiゲートウェイ420、440、または460によって合成され得る。VSHフィールド622は、典型的に最初に送信される。一例では、VSHフィールド622が0から6までの値を有する場合、メッセージタイプフィールド504、宛先ノードアドレスフィールド506、ソースノードアドレスフィールド508、およびメッセージデータ長フィールド510は、これらのフィールドがHCI内の7セットのレジスタのうちの1つから取得され得るので、送信される必要がない。しかしながら、VSHフィールド622が7の値を有する場合、メッセージタイプフィールド504は、データフェーズ608の次のフィールド624内で送信され、その後に、宛先ノードアドレスフィールド506と、ソースノードアドレスフィールド508と、メッセージデータ長フィールド510とを含む、フィールド626が続く。メッセージタイプフィールド504、宛先ノードアドレスフィールド506、ソースノードアドレスフィールド508、およびメッセージデータ長フィールド510のためのメッセージヘッダフィールドの長さは、典型的にHCI内のレジスタによって指定される。
送信されたVSHフィールド622が7の値を有するとき、オプションのフィールド626は、メッセージタイプフィールド504と、宛先ノードアドレスフィールド506と、ソースノードアドレスフィールド508と、メッセージデータ長フィールド510とを含む。
メッセージタイプフィールド504は、MP-CxMiインターフェースを通してトンネリングされるメッセージのタイプまたはプロトコルを識別する。
宛先ノードアドレスフィールド506は、メッセージの予定受信側であるCxMiノード424a、424b、424c、444a、444b、および/または464のノードアドレスを指定する。アドレスはまた、複数のCxMiノード424a、424b、424c、444a、444b、および/または464にメッセージ500を受信させるマルチキャストアドレスでもあり得る。
ソースノードアドレスフィールド508は、メッセージがそこから発信した、CxMiノード424a、424b、424c、444a、444b、または464のノードアドレスを含む。
メッセージデータ長フィールド510は、後に続くメッセージデータ628のバイト数を含む。メッセージデータは、メッセージ500のペイロードを含む。
メッセージ500は、競合するCxMiノード424a、424b、424c、444a、444b、または464が、MP-CxMiメッセージ500の各送信に先行するバスアービトレーションプロセスに勝つことによって、外部MP-CxMiバス410の制御を獲得した後、外部MP-CxMiバス410を介して送られる。送信されるべきメッセージ500を有する各CxMiゲートウェイ420、440、および/または460は、バスアービトレーションに参加することができる。送るべきCxMiメッセージ500を有していないいかなるCxMiゲートウェイ420、440、および/または460も、バスアクティビティを無視し、スリープモードに入るか、またはスリープモードのままであり得る。CxMiゲートウェイ420、440、および/または460は、特に、監視するCxMiノード424a、424b、424c、444a、444b、または464が送るべきメッセージ500を有するか、または受信するとき、いつ現在のCxMiメッセージ500の送信が完了するかを決定するために、バスアクティビティを監視することができる。
アービトレーションプロセスに勝たない、競合するCxMiノード424a、424b、424c、444a、444b、および/または464は、スリープモードに入り得る。スリープモードでは、CxMiノード424a、424b、424c、444a、444b、および/または464は、メッセージを受信することができる。たとえば、内部クロックが電力を保存することが無効にされる場合に、論理がCxMiインターフェースクロックのみによってクロックされる場合でも、受信機は、論理が電源投入されるとき、メッセージがその受信機にアドレス指定されているか否かを決定することができる。場合によっては、CxMiノード424a、424b、424c、444a、444b、および/または464は、いずれかのメッセージを受信すると、スリープモードから出るように構成され得る。場合によっては、CxMiノード424a、424b、424c、444a、444b、および/または464は、いくつかのあらかじめ決定されたウェイクアップメッセージを受信すると、スリープモードから出るように構成され得る。CxMiノード424a、424b、424c、444a、444b、および/または464がスリープモードから出ることを引き起こすメッセージは、CxMiノード424a、424b、424c、444a、444b、および/または464がウェイクアップ後に評価することができる追加のデータを搬送し得る。
図7は、3つのCxMiゲートウェイ420、440、および460間のバスアービトレーションプロセス700の一例を示すタイミング図である。アービトレーションプロセス700は、典型的にアービトレーションクロックサイクルの倍数として測定される、あらかじめ定義された時間の間に、データ信号702および/またはクロック信号704がアイドルのままであった後、開始され得る。図示の例700では、アイドル状態は、論理低レベルとして定義され得る。アービトレーションクロックサイクルに基づく時間単位は、送信ユニット(TU)と呼ばれることがある。TUは、典型的に、異なるクロック速度で動作し得る、ICデバイス402、404、および406(図4参照)など、接続されたデバイスの最も遅いクロックレートに対応するように選択される。典型的に、TUは、接続されたデバイスの最も遅いクロックレートの整数倍であり、このアービトレーションクロックタイミングによって、競合するCxMiゲートウェイ420、440、および460によって送信されるパルス幅が、アービトレーション中に一貫した長さになることが可能になる。
アービトレーションプロセス700より前に、その間にデータ信号702およびクロック信号704が低(または、別のアイドル状態)のままである時間期間は、可変であり得る。一例では、複数の競合するCxMiゲートウェイ420、440、および/または460は、異なる時間期間の間にデータ信号702およびクロック信号704上でアイドル状態を観測した後、アービトレーションプロセス700を開始するように構成され得る。CxMiゲートウェイ420、440、および/または460は、異なる優先度を割り当てられ得、より優先度の高いCxMiゲートウェイ420、440、および/または460は、より優先度の低いCxMiゲートウェイ420、440、および/または460の前に、アービトレーションプロセス700を開始し、それによって、より優先度の低いCxMiゲートウェイ420、440、および/または460に優先することができる。別の例では、CxMiゲートウェイ420、440、および/または460は、送信されるべきメッセージ500の優先度に基づいて決定された時間期間の間にデータ信号702およびクロック信号704上でアイドル状態を観測した後、アービトレーションプロセス700を開始するように構成され得る。このようにして、より低い優先度をもつメッセージ500は、より高い優先度をもつメッセージ500よりも長いモニタ期間を有し得る。
図7に示した例では、競合するCxMiゲートウェイ420、440、および460の各々が、アービトレーションプロセス700に参加する。CxMiゲートウェイ420、440、および460は、データ信号702およびクロック信号704が2つ以上のTUの間にアイドルのままであったと決定した後、競合アービトレーションに入り得る。競合するCxMiゲートウェイ420、440、および460のうちの少なくとも1つが、データ信号702を高に駆動して、MP-CxMi通信リンク410の制御を求めて競合するとき、アービトレーションが開始する。競合するCxMiゲートウェイ420、440、および460の一部または全部は、同時および/または並行してデータ信号702を高に駆動して、MP-CxMi通信リンク410の制御を求めるそれらのそれぞれの競合をアサートすることができる。次いで、各参加するCxMiゲートウェイ420、440、および460は、データ信号702を低に駆動する前に、その対応するメッセージ500のための優先度値を計算することによって決定された時間期間の間に待機する。その時間期間の後、データ信号702がすでに低である場合、対応するCxMiゲートウェイ420、440、および/または460は、MP-CxMi通信リンク410の制御を、CxMiメッセージ500のより優先度の高い送信機に譲る。
CxMiゲートウェイ420、440、および460がデータ信号702を低に駆動する前に待機する時間期間は、アービトレーションパルス710、718、または720の幅を計算するためのアルゴリズムを使用して決定され得る。図示の例700では、アルゴリズムは、アービトレーションパルス710、718、または720の持続時間tを次のように計算する。
t=TU*((Message_Priority*NGateways)+(Gateway_Address+1))
ただし、NGatewaysは、MP-CxMi通信リンク410に接続されたCxMiゲートウェイ420、440、および460の数である。このアルゴリズムにおける重み付けは、ゲートウェイアドレスよりもメッセージ優先度を強調する。ただし、ゲートウェイアドレスは、同じメッセージ優先度を有するメッセージ500間のタイブレーカーとして働くことができる。たとえば、異なるCxMiゲートウェイ420、440、および/または460からの2つのメッセージ500が同じメッセージ優先度を有するとき、最低のゲートウェイアドレスを有するCxMiゲートウェイ420、440、または460から送られたメッセージ500は、アービトレーションパルス710、718、または720のうちの最短のものを生成するので、アービトレーションプロセス700において優勢であり得る。
図示のアービトレーションプロセス700は、送信されるべきメッセージを有する、3つのCxMiゲートウェイ420、440、および460(NGateways=3)の間のアービトレーションの一例に関係し、ただし、
・第1のゲートウェイ420は、ゲートウェイアドレス=0、メッセージ優先度0をもつメッセージを有し、持続時間t1=(0*3)+(0+1)=1TUをもつアサートパルスを生成し、
・第2のゲートウェイ440は、ゲートウェイアドレス=1、メッセージ優先度0をもつメッセージを有し、持続時間t2=(0*3)+(1+1)=2TUをもつアサートパルスを生成し、
・第3のゲートウェイ460は、ゲートウェイアドレス=2、メッセージ優先度1をもつメッセージを有し、持続時間t3=(1*3)+(2+1)=6TUをもつアサートパルスを生成する。
図示のアービトレーションプロセス700は、データ信号702およびクロック信号704があらかじめ決定された時間期間の間に低にプルされた後、開始する。この「アイドル」期間中に、すべてのCxMiゲートウェイ420、440、および460は、典型的に高インピーダンス状態であり、バスマスタは定義されない。データ信号702およびクロック信号704は、すべてのCxMiゲートウェイ420、440、および460が高インピーダンス状態に入るとき、それぞれのキーパー回路800(図8参照)によって維持され得る。一例では、3つのCxMiゲートウェイ420、440、および460は、少なくとも2TUの間に高インピーダンス状態のままであり、アイドル状態(たとえば、低レベル)においてデータ信号を観測するように構成され得る。別の例では、3つのCxMiゲートウェイ420、440、および460は、異なるかまたは可変の時間期間の間に高インピーダンス状態のままであり、アイドル状態(たとえば、低レベル)においてデータ信号を観測するように構成され得る。CxMiゲートウェイ420、440、および460は、同時および/または並行してデータ信号702を高に駆動して、MP-CxMi通信リンク410の制御を求めて競合することができる。第1のCxMiゲートウェイ420は、1TU期間が経過した後、データ信号702を低にプルする。第2のCxMiゲートウェイ440および第3のCxMiゲートウェイ460は、データ信号702が低に駆動されており、次のアービトレーションフェーズ706の開始まで、高インピーダンス状態のままであることを検出する。第2のCxMiゲートウェイ440および第3のCxMiゲートウェイ460の、データ波形714および716上の破線は、より優先度の高いメッセージが送信のために利用可能であると決定されない場合に生成されたであろう、パルス718および720の形を示す。第1のCxMiゲートウェイ420は、典型的に、1TU以上の遅延後に起こり得る、バス獲得を完了するまで、クロック信号を駆動しない。
本明細書で開示するいくつかの態様によれば、アービトレーションアサートパルス710が、CxMiゲートウェイ420、440、および/または460のうちの1つまたは複数によって開始され、最短の計算されたアービトレーションアサートパルス710、718、または720を有するCxMiゲートウェイ420、440、または460によって終了される。図7に示した例では、第1のCxMiゲートウェイ420は、最短のアービトレーションアサートパルス710'を有する波形702'を生成し、データフェーズ708に入る前に、1TU712の間にデータ信号702を低に駆動し続ける。次いで、第1のCxMiゲートウェイ420は、CxMiメッセージ500のVSHフィールドを送る。各アービトレーションプロセス700において、アービトレーションフェーズ706の合計経過時間は可変であり、その長さは、アービトレーションプロセスにおいて優勢であるメッセージ500に関連付けられたメッセージ優先度およびゲートウェイアドレスによって左右される。
第2のCxMiゲートウェイ440および第3のCxMiゲートウェイ460は、第1のCxMiゲートウェイ420がより優先度の高いメッセージを送ることを望む同じ時間に、より優先度の低いメッセージを送るために競合中であり得る。外部MP-CxMi通信リンク410上で、第2のCxMiゲートウェイ440は、パルス718を開始することができ、第3のCxMiゲートウェイ460は、パルス720を開始することができる。次いで、第2のCxMiゲートウェイ440および第3のCxMiゲートウェイ460は、そのそれぞれのパルス718または720の時間期間が満了することになるまで、データ信号702を観測することができる。しかしながら、この例では、データ信号702は、より優先度の高い第1のCxMiゲートウェイ420によって最初に低に駆動され、第2のCxMiゲートウェイ440および第3のCxMiゲートウェイ460がデータ信号702を高レベルから低レベルへ切り替える機会を奪い、第2のCxMiゲートウェイ440がバス410の制御を獲得することを妨げる。より優先度の低い第2のCxMiゲートウェイ440および第3のCxMiゲートウェイ460がデータ信号702を低に駆動することを試みたであろう時間の前に、第1のCxMiゲートウェイ420がデータ信号702を低に駆動したことを観測すると、第2のCxMiゲートウェイ440および第3のCxMiゲートウェイ460は、高インピーダンス状態のままであり、第1のCxMiゲートウェイ420による送信を監視し、その後、データ信号702およびクロック信号704のアイドル状態を監視して、いつ次の競合プロセスが開始し得るかを決定する。
各CxMiゲートウェイ420、440、および460について、内部クロックを分周するように構成またはプログラムされたクロック分周器を使用して、1TUの持続時間が決定され得る。内部クロックおよびクロック分周器は、ゲートウェイHCI内のゲートウェイ構成レジスタを通して構成され得る。TUは、典型的に、装置400内のすべてのCxMiゲートウェイ420、440、および/または460の最も遅い利用可能なクロックによって生成され得る持続時間を有するように選択される。合成クロックのピークツーピーク変動が十分な精度の期間を生じるとすれば、かつ、他のCxMiゲートウェイ420、440、および/または460からのパルスを検出するためのサンプリングウィンドウが十分に正確である場合、フラクショナル分周器が使用され得る。
本明細書で開示するいくつかの態様によれば、競合するCxMiゲートウェイ420、440、および/または460は、データ信号702を高に駆動し、0.5TU内で高インピーダンス状態に入る。駆動されないデータ信号702および/または駆動されないクロック信号704の状態を維持するために、1つまたは複数のキーパー回路800(図8)が提供され得る。キーパー回路800は、すべてのCxMiゲートウェイ420、440、および460が高インピーダンスモードに入っているとき、データ信号条件を維持するために、ICデバイス402、404、406上の内部に、または外部に配備され得る。アービトレーション中に、キーパー回路800は、最も優先度の高いイベントをサービスするCxMiゲートウェイ420、440、または460が信号線812を低に駆動するまで、信号線812を高に保持し、したがって、最短パルスを生じる。図示の例では、キーパー回路800は、データ信号をその最後に駆動された状態に維持する高インピーダンスフィードバック抵抗器804とともに、非反転ゲート802を含み得る。抵抗器804は、無視できる負荷を信号線812に追加し、アクティブなCxMiゲートウェイ出力によって容易に克服される、十分に高い抵抗を有する。
最短パルスの期間の終わりに、最短パルスに関連付けられたCxMiゲートウェイ420、440、または460は、高インピーダンス状態から出て、信号線812を駆動する。たとえば、アービトレーションプロセス700に勝つCxMiゲートウェイ420、440、または460は、0.5TUの間にデータ信号702を低に駆動し、アービトレーションフェーズ706の終了後、クロック信号704を駆動する。送るべきより優先度の低いメッセージをもつ競合するCxMiゲートウェイ420、440、および/または460は、データ信号704が低に駆動されたことを検出し、アービトレーションプロセス700から出ることができる。アービトレーションプロセス700において優勢ではないCxMiゲートウェイ420、440、および/または460は、典型的に、勝つメッセージが送信されるまで、それらのデータ出力を高インピーダンス状態において維持する。信号遷移が必要とされるときのみ、バスを駆動することによって、最も緊急のメッセージをもつCxMiゲートウェイ420、440、または460が、他のCxMiゲートウェイ420、440、および/または460によって駆動されたパルスよりも短いパルスをデータ信号線702上で駆動することが可能である。
図9は、CxMiバス410に接続されたノード間で通信するための方法のフローチャート900である。この方法は、CxMiバス410であり得る、通信リンクに結合されたICデバイス402、404、または406において実施され得る。ステップ902で、ICデバイス402、404、または406は、データ信号を第1の電圧レベルに駆動することによって、通信リンクの制御を求めて競合し得る。
ステップ904で、ICデバイス402、404、または406は、第1の時間期間の間にデータ信号とクロック信号とを監視し得る。第1の時間期間の持続時間は、メッセージの優先度に対応する。第1の時間期間は、通信リンクの制御を求めて競合する2つ以上のノードに対して異なって定義され得る。第1の時間期間は、通信リンクに関連付けられたタイミングアクティビティのために定義された送信タイミング単位の倍数として計算され得る。データ信号は、1送信タイミング単位未満の間に、第1の電圧レベルに駆動され得る。通信リンクは、異なるICデバイス上に配置されたノードを接続するように適応され得る。異なるICデバイス上に配置されたノードは、異なる内部クロックレートにおいて動作する。送信タイミング単位は、異なるICデバイスによって使用される内部クロックの最も遅いもののクロック周期以上であり得る。第1の時間期間は、メッセージの優先度と、通信リンク上でメッセージを送信するように構成されたノードのアドレスとの加重和として計算され得る。第1の時間期間は、より優先度の高いメッセージまたはより優先度の高いノードに対してより短くなり得る。
本開示の一態様では、通信リンク上でメッセージを送信するように構成されたノードは、データ信号が第1の時間期間の間に監視される間、高インピーダンス状態に入るようにされ得る。
本開示の一態様では、通信リンクの制御を求めて競合することは、データ信号を第1の電圧レベルに駆動する前に、通信リンクのデータ信号およびクロック信号が第2の時間期間の間にアイドルであったと決定することを含み得る。たとえば、送信されるべきメッセージを有するICデバイス402、404、および/または406における1つまたは複数のノードは、第2の時間期間の持続時間の間に、クロック信号およびデータ信号がアイドルであるか、低に駆動されるか、または高に駆動されるまでなど、待機し得る。第2の時間期間は、メッセージの優先度、または、通信リンク上でメッセージを送信するように構成されたノードに関連付けられた優先度に基づいて計算され得る。第2の時間期間は、より優先度の高いノードおよび/またはより優先度の高いメッセージに対してより短くなり得る。
ステップ906で、ICデバイス402、404、または406は、データ信号またはクロック信号の電圧が、第1の時間期間の満了時に第1の電圧レベルのままであるか否かを決定し得る。データ信号またはクロック信号の電圧が、時間期間の満了時に第1の電圧レベルのままではなかった場合、この方法はステップ914へ進み、ICデバイス402、404、または406は、通信リンクの制御を譲ることができ、ステップ916で次のアービトレーションフェーズを待機する。通信リンクの制御を譲ることは、通信リンクに関連付けられたデータ信号およびクロック信号の制御を譲ることを含み得る。
ステップ906で、データ信号およびクロック信号の電圧が、第1の時間期間の満了時に第1の電圧レベルのままであると決定された場合、この方法はステップ910へ進む。ステップ910で、ICデバイス402、404、または406は、データ信号を第2の電圧レベルに駆動することによって、通信リンクに対する制御をアサートし得る。通信リンクの制御をアサートすることは、通信リンクに関連付けられたデータ信号およびクロック信号を制御することを含み得る。
ステップ912で、ICデバイス402、404、または406は、通信リンクの制御をアサートした後、通信リンク上でメッセージを送信し得る。
図10は、CxMiバスに接続され、処理回路1002を採用する装置のハードウェア実装形態の簡略化された例を示す図1000である。一例では、この装置は、データ符号化、フォーマッティング、および/またはデータ送信のために使用され得るCxMiゲートウェイ420、440、460など、構成要素、モジュール、または回路を装備する、1つまたは複数のICデバイス402、404、および/または406(図4参照)を含み得る。処理回路1002の1つまたは複数の場合または変形態は、装置400内、ならびに/または、ICデバイス402、404、および/もしくは406のうちの1つもしくは複数の内に配備され得る。処理回路1002は、バス1020によって概して表されるバスアーキテクチャを用いて実装され得る。バス1020は、処理回路1002の具体的な用途および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含み得る。バス1020は、プロセッサ1016、モジュールまたは回路1004、1006、1008、および1010、コネクタまたはワイヤ1014を駆動するように構成可能なラインドライバ1012、ならびにコンピュータ可読記憶媒体1018によって表される、1つもしくは複数のプロセッサおよび/またはハードウェアモジュールを含む様々な回路を互いにリンクする。バス1020は、タイミングソース、周辺機器、電圧調整器、および電力管理回路などの様々な他の回路をリンクさせることもできるが、これらの回路は当技術分野でよく知られており、したがって、これ以上は説明しない。
プロセッサ1016は、マイクロプロセッサ、コントローラ、デジタル信号プロセッサ、シーケンサ、状態機械などを含み得る。プロセッサ1016は、コンピュータ可読記憶媒体1018に記憶されたソフトウェアの実行を含む全体的な処理を担当する。ソフトウェアは、プロセッサ1016によって実行されるとき、処理回路1002に、任意の特定の装置に対して上記で説明した様々な機能を実施させる。コンピュータ可読記憶媒体1018は、ソフトウェアを実行するときにプロセッサ1016によって操作されるデータを記憶するために使用されてもよい。処理回路1002は、モジュール1004、1006、1008、および1010のうちの少なくとも1つをさらに含む。いくつかのモジュール1004、1006、1008、および/または1010は、プロセッサ1016内で実行しコンピュータ可読記憶媒体1018内に存在する/記憶されるソフトウェアモジュール、プロセッサ1016に結合された1つもしくは複数のハードウェアモジュール、またはそれらの何らかの組合せであってよい。
1つの構成では、ワイヤレス通信のための装置1000は、データ信号を第1の電圧レベルに駆動することによって、通信リンクの制御を求めて競合するための手段1004、1006、1012と、ある時間期間の間にデータ信号とクロック信号とを監視するための手段1008、1012と、データ信号またはクロック信号の電圧が、第1の時間期間の満了時に第1の電圧レベルではない場合、通信リンクの制御を譲るための手段1004、1006、1012と、データ信号の電圧が、時間期間の満了時に第1の電圧レベルである場合、データ信号を第2の電圧レベルに駆動することによって、通信リンク1014に対する制御をアサートするための手段1004、1006、1012と、通信リンクの制御をアサートした後、通信リンク上でメッセージを送信するための手段1010、1008、および1012とを含む。
上述の手段は、たとえば、処理回路226、246、266、および/または282(図2参照)、ゲートウェイ220、240、260、280(図2参照)、ゲートウェイ420、440、460(図4参照)、および記憶媒体286(図2参照)のある組合せを使用して実装され得る。
開示したプロセスにおけるステップの特定の順序または階層は、例示的な手法の一例であることを理解されたい。設計上の選好に基づいて、プロセスにおけるステップの特定の順序または階層は再構成され得ることを理解されたい。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されることを意味するものではない。
前述の説明は、いかなる当業者も本明細書で説明する様々な態様を実践することを可能にするように与えられる。これらの態様の様々な修正形態は、当業者に容易に明らかになり、本明細書で定義する一般原理は、他の態様に適用され得る。したがって、特許請求の範囲は本明細書に示された態様に限定されるものではなく、文言通りの特許請求の範囲に整合するすべての範囲を与えられるべきであり、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「1つまたは複数の」を意味するものである。別段に明記されていない限り、「いくつか(some)」という用語は、1つまたは複数を指す。当業者に知られているまたは後で知られることになる、本開示全体にわたって説明した様々な態様の要素の構造的および機能的なすべての均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されることが意図される。その上、本明細書で開示するいかなる内容も、そのような開示が特許請求の範囲で明示的に記載されているかどうかにかかわらず、公に供することは意図されていない。いかなるクレーム要素も、要素が「ための手段」という語句を使用して明確に列挙されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
100、200、300、400 装置
102、226、246、266、282 処理回路
106 通信トランシーバ、トランシーバ
108 特定用途向けIC、ASIC
110 アプリケーションプログラミングインターフェース(API)
112 メモリ、メモリデバイス
114 ローカルデータベース
122 アンテナ
124 ディスプレイ
126 キーパッド
128 ボタン
202、204、206 ICデバイス
208 ICデバイス、一般処理デバイス
210 通信リンク、外部データリンク
220、240、260、280 ゲートウェイ回路または構成要素、ゲートウェイ
222a、222b、222c、242a、242b、262 構成要素
224、244、264、284 内部データリンク
286 ストレージ、記憶デバイス、記憶媒体
302 回路、ICデバイス、第1のICデバイス、アクセスポイントキュー(APQ)
304 回路、ICデバイス、モデム
306 回路、ICデバイス、シングルチップコンビネーションデバイス
308 回路、ICデバイス、コンビネーションデバイス
310 MP-CxMiデータリンク、第1のMP-CxMiデータリンク、外部MP-CxMi通信リンク、MP-CxMi通信リンク
312 MP-CxMiデータリンク、第2のMP-CxMi通信リンク、専用LM MP-CxMi通信リンク、MP-CxMi通信リンク、外部MP-CxMi通信リンク
314a 内部LM MP-CxMi通信リンク、MP-CxMi通信リンク、内部MP-CxMi通信リンク
314b〜314d、316a〜316d MP-CxMi通信リンク、内部MP-CxMi通信リンク
318 専用ゲートウェイ
320 ゲートウェイ
320a Bluetooth(登録商標)トランシーバ
320b ワイヤレスローカルエリアネットワーク(WLAN)トランシーバ
320c、320d 他のエンドポイントモデムまたはトランシーバ
402、404、406 ICデバイス、デバイス
410 外部MP-CxMiデータリンク、MP-CxMiデータリンク、MP-CxMi通信リンク、マルチポイントMP-CxMiネットワーク、外部MP-CxMiバス、MP-CxMiバス、外部バス、バス、MP-CxMi通信バス、外部MP-CxMi通信リンク、CxMiバス
420 機能要素または構成要素、ゲートウェイ、受信ゲートウェイ、ノード、送信ゲートウェイ、CxMiゲートウェイ、第1のゲートウェイ、第1のCxMiゲートウェイ
422a、422b、422c、442a、442b、462 機能要素または構成要素、内部構成要素
424a、424b、424c、444a、444b、464 インターフェース(CxMiノード)、ノード、第1のCxMiノード、第2のCxMiノード、受信ノード
426、446、466 内部MP-CxMiデータリンク、MP-CxMiデータリンク、内部CxMiデータリンク、MP-CxMi通信リンク、マルチポイントMP-CxMiネットワーク、内部CxMiバス、内部MP-CxMiバス、内部MP-CxMi通信リンク
440 機能要素または構成要素、ゲートウェイ、受信ゲートウェイ、ノード、送信ゲートウェイ、CxMiゲートウェイ、第2のゲートウェイ、第2のCxMiゲートウェイ
460 機能要素または構成要素、ゲートウェイ、受信ゲートウェイ、ノード、送信ゲートウェイ、CxMiゲートウェイ、第3のゲートウェイ、第3のCxMiゲートウェイ
500 メッセージ、MP-CxMiメッセージ、CxMiメッセージ
502 メッセージ優先度フィールド、優先度フィールド、メッセージ優先度
504 メッセージタイプフィールド
506 メッセージ宛先アドレスフィールド、宛先ノードアドレスフィールド
508 ソースアドレスフィールド、ノードソースアドレス、ソースノードアドレスフィールド
510 メッセージデータ長フィールド
512 ワイヤレス共存インターフェース(WCI-2)メッセージ
602 データ
606、706 アービトレーションフェーズ
608、708 データフェーズ
622 超短ヘッダ(VSH)フィールド
626 フィールド、オプションのフィールド
628 メッセージデータ
700 バスアービトレーションプロセス、アービトレーションプロセス、例
702 データ信号、データ信号線
702' 波形
704 クロック信号
710 アービトレーションパルス、アービトレーションアサートパルス
710' 最短のアービトレーションアサートパルス
712 1TU
714、716 データ波形
718、720 アービトレーションパルス、パルス、アービトレーションアサートパルス
800 キーパー回路
802 非反転ゲート
804 高インピーダンスフィードバック抵抗器
812 信号線
1000 図、装置
1002 処理回路
1004、1006、1008、1010 モジュール、回路、手段
1012 ラインドライバ、手段
1014 コネクタ、ワイヤ、通信リンク
1016 プロセッサ
1018 コンピュータ可読記憶媒体
1020 バス

Claims (40)

  1. 装置内のノード間で通信するための方法であって、
    データ信号を第1の電圧レベルに駆動することによって、通信リンクの制御を求めて競合するステップと、
    第1の時間期間の間に前記データ信号とクロック信号とを監視するステップと、
    前記データ信号または前記クロック信号の電圧が、前記第1の時間期間の満了時に前記第1の電圧レベルではない場合、前記通信リンクの制御を譲るステップと、
    前記データ信号および前記クロック信号の電圧が、前記第1の時間期間の満了時に前記第1の電圧レベルである場合、前記データ信号を第2の電圧レベルに駆動することによって、前記通信リンクに対する制御をアサートするステップと、
    前記通信リンクの制御をアサートした後、前記通信リンク上でメッセージを送信するステップと
    を含み、
    前記第1の時間期間が、前記メッセージの優先度に対応する持続時間を有する、方法。
  2. 前記通信リンクの制御を求めて競合するステップが、
    前記データ信号を前記第1の電圧レベルに駆動する前に、前記通信リンクの前記データ信号および前記クロック信号が第2の時間期間の間にアイドルであったと決定するステップ
    を含む、請求項1に記載の方法。
  3. 前記第2の時間期間が、前記メッセージの優先度、または、前記通信リンク上で前記メッセージを送信するように構成されたノードに関連付けられた優先度に基づいて計算され、前記第2の時間期間が、より高い優先度に対してより短い、請求項2に記載の方法。
  4. 前記第1の時間期間が、前記通信リンクの制御を求めて競合する2つ以上のノードに対して異なって定義される、請求項1に記載の方法。
  5. 前記第1の時間期間が、前記通信リンクに関連付けられたタイミングアクティビティのために定義された送信タイミング単位の倍数として計算され、前記データ信号が、1送信タイミング単位未満の間に、前記第1の電圧レベルに駆動される、請求項1に記載の方法。
  6. 前記通信リンクが、異なる集積回路デバイス上に配置されたノードを接続する、請求項5に記載の方法。
  7. 前記異なる集積回路デバイス上に配置された前記ノードが、異なる内部クロックレートにおいて動作し、前記送信タイミング単位が、前記内部クロックの最も遅いもののクロック周期以上である、請求項6に記載の方法。
  8. 前記第1の時間期間が、前記メッセージの前記優先度と、前記通信リンク上で前記メッセージを送信するように構成されたノードのアドレスとの加重和として計算され、前記第1の時間期間が、より優先度の高いメッセージまたはより優先度の高いノードに対してより短い、請求項1に記載の方法。
  9. 前記第1の時間期間の間に前記データ信号を監視するステップが、前記通信リンク上で前記メッセージを送信するように構成されたノードが高インピーダンス状態に入ることを引き起こすステップを含む、請求項1に記載の方法。
  10. 前記通信リンクの制御が、前記データ信号および前記クロック信号の制御を含む、請求項1に記載の方法。
  11. データ信号を第1の電圧レベルに駆動することによって、通信リンクの制御を求めて競合するための手段と、
    第1の時間期間の間に前記データ信号とクロック信号とを監視するための手段と、
    前記データ信号または前記クロック信号の電圧が、前記第1の時間期間の満了時に前記第1の電圧レベルではない場合、前記通信リンクの制御を譲るための手段と、
    前記データ信号および前記クロック信号の電圧が、前記第1の時間期間の満了時に前記第1の電圧レベルである場合、前記データ信号を第2の電圧レベルに駆動することによって、前記通信リンクに対する制御をアサートするための手段と、
    前記通信リンクの制御をアサートした後、前記通信リンク上でメッセージを送信するための手段と
    を備え、
    前記第1の時間期間が、前記メッセージの優先度に対応する持続時間を有する、装置。
  12. 前記通信リンクの制御を求めて競合するための前記手段が、前記データ信号を前記第1の電圧レベルに駆動する前に、前記通信リンクの前記データ信号および前記クロック信号が第2の時間期間の間にアイドルであったと決定するように構成される、請求項11に記載の装置。
  13. 前記第2の時間期間が、前記メッセージの優先度、または、前記通信リンク上で前記メッセージを送信するように構成されたノードに関連付けられた優先度に基づいて計算され、前記第2の時間期間が、より高い優先度に対してより短い、請求項12に記載の装置。
  14. 前記第1の時間期間が、前記通信リンクの制御を求めて競合する2つ以上のノードに対して異なって定義される、請求項11に記載の装置。
  15. 前記第1の時間期間が、前記通信リンクに関連付けられたタイミングアクティビティのために定義された送信タイミング単位の倍数として計算され、前記データ信号が、1送信タイミング単位未満の間に、前記第1の電圧レベルに駆動される、請求項11に記載の装置。
  16. 前記通信リンクが、異なる集積回路デバイス上に配置されたノードを接続する、請求項15に記載の装置。
  17. 前記異なる集積回路デバイス上に配置された前記ノードが、異なる内部クロックレートにおいて動作し、前記送信タイミング単位が、前記内部クロックの最も遅いもののクロック周期以上である、請求項16に記載の装置。
  18. 前記第1の時間期間が、前記メッセージの前記優先度と、前記通信リンク上で前記メッセージを送信するように構成されたノードのアドレスとの加重和として計算され、前記第1の時間期間が、より優先度の高いメッセージまたはより優先度の高いノードに対してより短い、請求項11に記載の装置。
  19. 前記第1の時間期間の間に前記データ信号を監視するための前記手段が、前記通信リンク上で前記メッセージを送信するように構成されたノードが高インピーダンス状態に入ることを引き起こすように構成される、請求項11に記載の装置。
  20. 前記通信リンクの制御が、前記データ信号および前記クロック信号の制御を含む、請求項11に記載の装置。
  21. 処理回路を備え、前記処理回路は、
    データ信号を第1の電圧レベルに駆動することによって、通信リンクの制御を求めて競合すること、
    第1の時間期間の間に前記データ信号とクロック信号とを監視すること、
    前記データ信号または前記クロック信号の電圧が、前記第1の時間期間の満了時に前記第1の電圧レベルではない場合、前記通信リンクの制御を譲ること、
    前記データ信号および前記クロック信号の電圧が、前記第1の時間期間の満了時に前記第1の電圧レベルである場合、前記データ信号を第2の電圧レベルに駆動することによって、前記通信リンクに対する制御をアサートすること、ならびに
    前記通信リンクの制御をアサートした後、前記通信リンク上でメッセージを送信すること
    を行うように構成され、
    前記第1の時間期間が、前記メッセージの優先度に対応する持続時間を有する、装置。
  22. 前記処理回路が、前記データ信号を前記第1の電圧レベルに駆動する前に、前記通信リンクの前記データ信号および前記クロック信号が第2の時間期間の間にアイドルであったと決定するように構成される、請求項21に記載の装置。
  23. 前記第2の時間期間が、前記メッセージの優先度、または、前記通信リンク上で前記メッセージを送信するように構成されたノードに関連付けられた優先度に基づいて計算され、前記第2の時間期間が、より高い優先度に対してより短い、請求項22に記載の装置。
  24. 前記第1の時間期間が、前記通信リンクの制御を求めて競合する2つ以上のノードに対して異なって定義される、請求項21に記載の装置。
  25. 前記第1の時間期間が、前記通信リンクに関連付けられたタイミングアクティビティのために定義された送信タイミング単位の倍数として計算され、前記データ信号が、1送信タイミング単位未満の間に、前記第1の電圧レベルに駆動される、請求項21に記載の装置。
  26. 前記通信リンクが、異なる集積回路デバイス上に配置されたノードを接続する、請求項25に記載の装置。
  27. 前記異なる集積回路デバイス上に配置された前記ノードが、異なる内部クロックレートにおいて動作し、前記送信タイミング単位が、前記内部クロックの最も遅いもののクロック周期以上である、請求項26に記載の装置。
  28. 前記第1の時間期間が、前記メッセージの前記優先度と、前記通信リンク上で前記メッセージを送信するように構成されたノードのアドレスとの加重和として計算され、前記第1の時間期間が、より優先度の高いメッセージまたはより優先度の高いノードに対してより短い、請求項21に記載の装置。
  29. 前記処理回路が、前記第1の時間期間の間に前記データ信号を監視しながら、前記通信リンク上で前記メッセージを送信するように構成されたノードが高インピーダンス状態に入ることを引き起こすように構成される、請求項21に記載の装置。
  30. 前記通信リンクの制御が、前記データ信号および前記クロック信号の制御を含む、請求項21に記載の装置。
  31. その上に記憶された命令を有する非一時的機械可読記憶媒体であって、前記命令は、少なくとも1つの処理回路によって実行されたときに、前記少なくとも1つの処理回路に、
    データ信号を第1の電圧レベルに駆動することによって、通信リンクの制御を求めて競合すること、
    第1の時間期間の間に前記データ信号とクロック信号とを監視すること、
    前記データ信号または前記クロック信号の電圧が、前記第1の時間期間の満了時に前記第1の電圧レベルではない場合、前記通信リンクの制御を譲ること、
    前記データ信号および前記クロック信号の電圧が、前記第1の時間期間の満了時に前記第1の電圧レベルである場合、前記データ信号を第2の電圧レベルに駆動することによって、前記通信リンクに対する制御をアサートすること、ならびに
    前記通信リンクの制御をアサートした後、前記通信リンク上でメッセージを送信すること
    を行わせるものであり、
    前記第1の時間期間が、前記メッセージの優先度に対応する持続時間を有する、記憶媒体。
  32. 前記命令が、前記少なくとも1つの処理回路に、
    前記データ信号を前記第1の電圧レベルに駆動する前に、前記通信リンクの前記データ信号および前記クロック信号が第2の時間期間の間にアイドルであったと決定すること
    を行わせる、請求項31に記載の記憶媒体。
  33. 前記第2の時間期間が、前記メッセージの優先度、または、前記通信リンク上で前記メッセージを送信するように構成されたノードに関連付けられた優先度に基づいて計算され、前記第2の時間期間が、より高い優先度に対してより短い、請求項32に記載の記憶媒体。
  34. 前記第1の時間期間が、前記通信リンクの制御を求めて競合する2つ以上のノードに対して異なって定義される、請求項31に記載の記憶媒体。
  35. 前記第1の時間期間が、前記通信リンクに関連付けられたタイミングアクティビティのために定義された送信タイミング単位の倍数として計算され、前記データ信号が、1送信タイミング単位未満の間に、前記第1の電圧レベルに駆動される、請求項31に記載の記憶媒体。
  36. 前記通信リンクが、異なる集積回路デバイス上に配置されたノードを接続する、請求項35に記載の記憶媒体。
  37. 前記異なる集積回路デバイス上に配置された前記ノードが、異なる内部クロックレートにおいて動作し、前記送信タイミング単位が、前記内部クロックの最も遅いもののクロック周期以上である、請求項36に記載の記憶媒体。
  38. 前記第1の時間期間が、前記メッセージの前記優先度と、前記通信リンク上で前記メッセージを送信するように構成されたノードのアドレスとの加重和として計算され、前記第1の時間期間が、より優先度の高いメッセージまたはより優先度の高いノードに対してより短い、請求項31に記載の記憶媒体。
  39. 前記命令が、前記少なくとも1つの処理回路に、
    前記第1の時間期間の間に前記データ信号を監視しながら、前記通信リンク上で前記メッセージを送信するように構成されたノードが高インピーダンス状態に入ることを引き起こすこと
    を行わせる、請求項31に記載の記憶媒体。
  40. 前記通信リンクの制御が、前記データ信号および前記クロック信号の制御を含む、請求項31に記載の記憶媒体。
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