KR100216673B1 - 프리챠아지/클램핑 회로를 이용한 고속 데이터 버스 전송 회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

프리챠아지/클램핑 회로를 이용한 고속 데이터 버스 전송 회로

2. 발명이 해결하려고 하는 기술적 과제

프리챠아지/클램핑 회로를 사용하여 버스의 프리-챠아지 전압 레벨에서 풀-다운 전압 레벨로 바꾸기 위한 버스 전이 시간을 줄이고, 전력 소모를 줄이기 위함.

3. 발명의 해결방법의 요지

데이터 전송 버스와, 첫번째 로직 레벨에서 버스를 유지(Maintaining)하고 프리챠아징위해 버스에 연결된 버스 클램핑 프리차아져와, 컴퓨터 데이터 전송 회로의 로직 하이 데이터 상태를 나타내기 위하여 버스에 두 번째 로직 레벨 전압을 놓을 수 있는 버스 인터페이스 로직 회로, 및 첫번째 로직 레벨에서부터 컴퓨터 데이터 전송 회로의 로직 로우 상태로 버스 전압을 변환하고 두 번째 로직 레벨에서부터 컴퓨터 데이터 전송 회로의 로직 하이 상태로 버스 전압을 변환하는 로직 변환/출력수단을 구비함을 특징으로 하는 고속 디지탈 컴퓨터 데이터 전송 회로를 제공함.

4. 발명의 중요한 용도

데이터 버스의 전압 스윙폭을 줄여 버스 데이터 전송 시간을 감소시키고 전력 소모를 줄임으로써 데이터를 고속으로 전송할 수 있다.

Description

프리챠아지/클램핑 회로를 이용한 고속 데이터 버스 전송 회로

본 발명은 데이터 버스 전송 회로에 관한 것으로, 특히 프리챠아지/클램핑 회로를 이용하여 버스 전압 스윙을 거의 1 볼트로 제한하여 버스 상태 전이 시간을 감소시키며 전력소모도 줄일 수 있는 고속 데이터 버스 전송 회로에 관한 것이다. 일반적으로 데이터 버스 전송 회로는 버스 데이터 전송 시간을 감소시키며 전력 소모도 줄일 수 있는 시스템이 매우 바람직하다. 데이터 버스 전송회로는 컴퓨터의 데이터 전달 시스템 뿐만 아니라 모든 데이터 전달 시스템에 관계된 것이고 특히 마이크로 프로세서 칩은 적정한 데이터 버스에서 데이터의 전송 속도를 높이고 적은 전력을 필요로 한다는 데서 매우 중요하다.

제1도는 종래 기술의 데이터 전송 회로를 나타낸다. 참조 도면의 종래 데이터 전송 시스템에서는 데이터 버스 104를 하이로 만들기 위해서 프리챠아지 트랜지스터 102를 연결했다. 이런 방식은 대개 하이에서 로우로 버스 전압을 풀 다운하는 것이 그 반대일 경우보다 더 빠르다. 그래서 버스 로직 108과 112들의 출력을 입력으로 하는 풀 다운 트랜지스터 106과 110들이 버스 전압을 그 라운드로 빠지게 함으로써 버스 전압을 풀 다운으로 만든다. 버스 104는 보통 때에는 하이가 되어 인버터 118의 입력으로 사용된다. 그래서 프리챠아징은 데이터 전송 속도를 향상시킬 수 있다.

그러나, 풀 다운이 되지 않고 프리 챠아지만 계속 반복된다면 프리챠아지 전압이 올라갈 수 있다. 하이에서 로우로 가는 시간은 프리챠아지 전압에 비례하므로 전체 프리챠아지의 장점은 사라진다. 심지어 프리챠아지가 반복되지 않아도 로우에서 하이로 변하는 버스 전이 시간과 그 반대는 여전히 고속이 되지 못한다. 또한, 버스 104를 로우로 드라이브하기 위해 풀 다운 트랜지스터 106과 110을 온 시키는 상태를 계속 유지하면 프리-챠아지 트랜지스터 102를 통과한 전류가 계속 소모되므로 전력의 손실이 크게 된다. 그리고 데이터를 고속으로 드라이브하므로 버스 전압에는 오버슈트와 언더 슈트가 발생하게 된다.

본 발명이 이루고자 하는 기술적 과제는 상술한 단점을 보완하기 위하여 CMOS기술과 프리챠아지/클램핑 회로를 사용하여 버스의 프리-챠아지 전압 레벨에서 풀-다운 전압 레벨로 바꾸기 위한 버스 전이 시간을 줄이고, 전력 소모를 줄이기 위한 고속 데이터 버스 전송 회로를 제공하는 데 있다.

제1도는 종래 기술의 데이터 전송 회로를 나타낸 회로도.

제2도는 본 발명에 따른 프리챠아지/클램핑 회로를 이용한 고속 데이터 버스 전송 회로를 나타낸 회로도.

* 도면의 주요부분에 대한 부호의 설명

201 : 데이터 전송 버스 202 : 버스 클램핑 프리챠아져

150, 155 : 버스 인터페이스 로직 회로 300, 305 : 로직 변환/출력 수단

상기 과제를 달성하기 위하여 본 발명은, 데이터 전송 버스와, 첫번째 로직 레벨에서 버스를 유지(Maintaining)하고 프리챠아징위해 버스에 연결된 버스 클램핑 프리챠아져와, 컴퓨터 데이터 전송 회로의 로직 하이 데이터 상태를 나타내기 위하여 버스에 두 번째 로직 레벨 전압을 놓을 수 있도록 버스에 결합된 복수개중에 하나가 선택적으로 동작하는 버스 인터페이스 로직 회로와, 첫번째 로직 레벨에서부터 컴퓨터 데이터 전송 회로의 로직 로우 상태로 버스 전압을 변환하고 두 번째 로직 레벨에서부터 컴퓨터 데이터 전송회로의 로직 하이 상태로 버스 전압을 변환하여 출력하는 버스에 결합된 로직 변환/출력 수단을 구비함을 특징으로하는 버스 상태 전이 시간을 줄이기위한 고속 디지탈 컴퓨터 데이터 전송 회로를 제공한다.

상기 고속 디지탈 컴퓨터 데이터 전송 회로는 CMOS 기술을 사용하여 표현된다.

상기 버스 클램핑 프리챠아져는 직렬-트랜지스터 기준 전압 발생기를 구비하여 구성된다.

상기 직렬-트랜지스터 기준 전압 발생기는 적절한 프로세스 타이밍을 조절하기 위하여 제어 지연 수단으로 구동한다.

상기 기준 전압 발생기는 직렬연결된 제1, 제2 NMOS 트랜지스터의 일측에 전원 전압에 연결하고 타측을 접지하며 게이트를 상호 연결하고 상호 연결된 게이트와 제1 NMOS 트랜지스터 소오스 사이에 제3 NMOS 트랜지스터를 삽입하여 상기 제어 지연 수단으로 상기 제3 NMOS 트랜지스터의 게이트가 단속되도록 구성한다.

상기 제어 지연 수단은 클록 신호를 입력으로 하는 짝수개의 종속 연결된 인버터와 상기 짝수개의 종속 연결된 인버터의 출력과 상기 클록 신호를 입력으로하는 낸드 게이트를 구비한다.

상기 버스 인터페이스 로직 회로는 버스에 전달된 데이터를 저장하는 래치수단과, 복수개의 버스 인터페이스 로직 회로중 하나를 동작시키는 각각의 선택 수단과, 상기 래치 수단의 출력을 게이트 입력으로 하고 드레인이 전원전압에 연결된 제1 트랜지스터와, 상기 제1 트랜지스터와 직렬 연결되어 소오스가 버스에 접속되고 상기 선택 수단의 출력을 게이트 입력으로하는 제2 트랜지스터를 포함한다. 상기 선택 수단은 각각에 해당되는 제어신호와 클록 신호를 입력으로 하는 낸드게이트와 상기 게이트의 출력을 입력으로 하여 상기 제2 트랜지스터의 게이트를 단속하는 인버터를 구비한다.

상기 로직 변환/출력 수단은 차동증폭기와 기준전압발생기를 구비한다. 따라서, 본 발명에 의하면 데이터 버스의 전압 스욍폭을 줄여 버스 데이터 전송 시간을 감소시키고 전력 소모를 줄임으로써 데이터를 고속으로 전송할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다.

제2도는 본 발명에 따른 프리챠아지/클램핑 회로를 이용한 고속 데이터 버스전송 회로를 나타낸 회로도이다 참조 도면은 로직 로우, 하이 전압 형태의 데이터를 전달하는 데이터 전송 버스 201과, CMOS 기술을 사용한 고속 컴퓨터 데이터 전송 시스템에 대하여 구체적으로 표현되어 있다. 그리고 모든 트랜지스터는 JFET형태를 갖추고 있다.

그 구성을 살펴보면, 본 발명의 고속 디지탈 컴퓨터 데이터 전송 회로는 데이터 전송 버스(201)와, 첫번째 로직 레벨에서 버스를 유지(Maintaining)하고 프리챠아징위해 버스에 연결된 버스 클랭핑 프리챠아져(202)와, 컴퓨터 데이터 전송 회로의 로직 하이 데이터 상태를 나타내기 위하여 버스에 두 번째 로직 레벨 전압을 놓을 수 있도록 버스에 결합된 복수개중에 하나가 선택적으로 동작하는 버스 인터페이스 로직 회로(150,155)와, 첫번째 로직 레벨에서부터 컴퓨터 데이터 전송 회로의 로직 로우 상태로 버스 전압을 변환하고 두 번째 로직 레벨에서부터 컴퓨터 데이터 전송 회로의 로직 하이 상태로 버스 전압을 변환하여 출력하는 버스에 결합된 로직 변환/출력 수단(300,305)을 구비한다.

버스 프리챠아지/클램핑 회로(202)는 미리 전해진 프리챠아지 사이클동안 버스 201에 2 볼트까지 클램프와 챠아지를 공급하다. 트랜지스터 204와 206은 전압 분할기 원리를 이용하여 노드 205와 라인 211을 거쳐 버스 201까지 2 볼트의 프리챠아지 전압을 전달하는 기준 전압 발생기이다. 트랜지스터 204와 206의 각각의 크기는 2 볼트의 기준 전압을 생성할 수 있도록 정해져야 한다. 기준 전압 생성기는 노드 205와 209 사이에 연결되어 있는 트랜지스터 208에 의해 인에이블, 디세이블 된다.

스위치 역할을 하는 트랜지스터 208은 제어 라인인 212와 게이트에 연결되어 있다. 라인 212에 제어신호는 인버터 215, 217, 219, 221과 낸드 게이트 225에 의해 제어와 지연되어진 출력이다. 클록 신호 PCLKN이 로직 로우 상태이었을 때 프리챠아지/클램핑 회로 202는 아래와 같은 방법으로 인에이블, 디세이블 된다.

경로 214에서 시작된 클록 신호 PCLKN은 215에 의해 인버터되고, 216을 거쳐 217에 의해 인버터되고, 218을 거쳐 219에 의해 인버터되고, 220을 거쳐 221에 의해 인버터되며 이 신호는 225 낸드 게이트에 인가된다. 낸드 게이트 225의 다른 하나의 입력 224는 라인 223을 거쳐 신호 PCLKN을 받는다. 낸드 게이트 225의 두입력이 로직 로우이었기 때문에 208 게이트는 하이가 되고 이 트랜지스터는 턴 온된다. 그리고 프리챠아지/클램핑 회로 202는 활성화된다.

버스 201에 전달된 데이터를 저장하는 래치 226은 트랜지스터 228과 230은 가지는 버스 인터페이스 로직 회로 150의 한 부분이다. 제2도에서는 2개만 보이지만 실제로는 많은 버스 인터페이스 로직 회로가 데이터 버스 201에 연결되어 있다. SEL1이 로직 하이 신호이고 래치1에 로직 하이 데이터가 있으면 트랜지스터 229와 230이 전도(Conduct)되고 이 트랜지스터들의 전압 강하에 의해 버스 201은 약 3 볼트가 유지된다. 부가적으로 SEL1이 하이이고 래치1 데이터가 로우일 경우 이 버스인터페이스 로직 회로(150)는 버스 201에 전압 영향을 끼치지 못한다. SEL1이 로우일 경우 버스 인터페이스 로직 회로 150은 동작하지 않고 버스 201은 2볼트의 프리챠아지 레벨에서 유지된다.

한편, 선택 신호 SEL1은 아래와 같이 생성된다 제어 신호 CONT1가 낸드 게이트 236의 제1 입력 234에 인가된다. 반면에 클록킹 신호 PCLKN은 제2 입력 235에 인가된다. 이때, 제어 신호인 CONT1 - CONTN중의 단지 하나만이 주어진 시간 동안 활성화된다. CONT1과 PCLKN이 둘다 하이일 때 로직 로우 신호가 라인 237을 거쳐서 인버터 238까지 인가된다. 그리고 선택 라인 232인 SEL1이 하이가 된다. 버스 인터페이스 회로는 CONT1이나 PCLKN중 하나가 로우이면 디세이블된다.

도면에 도시한 또하나의 버스 인터페이스 로직 회로 155 기능은 회로 150과 동일하다. 회로 155의 구성요소인 239-246과 회로 150의 구성요소인 226-233는 동일하다. 또한 회로 155를 구동하는 선택수단의 구성요소인 247-250과 회로 150을 구동하는 선택수단의 구성요소인 234-238도 동일하다.

이와같은 회로 150과 회로 155과 같은 복수개의 버스 인터페이스 로직 회로 중에서 단지 하나의 버스 인터페이스 로직 회로만이 주어진 순간에 동작한다. PCLKN이 로우일 경우 프리챠아지와 클램핑이 발생하고 PCLKN이 하이일 경우 데이터가 버스 로직 인터페이스 로직(150,155)에 의해 전달된다. 인버터 215, 217, 219, 221은 데이터가 버스 201에 전송되는 동안 프로세스가 시작되는 것을 피하기 위하여 프리챠아지-플램핑 프로세스에 적절한 지연을 추가하는 것이다.

버스 201은 차동 증폭기 300에서 트랜지스터 263의 게이트와 연결되어 있고 차동증폭기는 기준 전압 발생기 305를 가지고 있다. 기준 전압 발생기 305는 노드 258, 259를 거쳐 트랜지스터 255까지 그리고 노드 253에서 파워 소스 Vdd를 공급하는 트랜지스터 254를 가지고 있다. 트랜지스터 254와 255의 상대적인 크기는 차동 증폭기 251에 기준 전압 2.5 볼트를 줄 수 있도록 정해진다.

차동증폭기 300의 증폭인자는 거의 10을 갖는다. 로드 트랜지스터 261과 265는 Vdd로부터 파워 소스를 공급받고 각각의 게이트는 라인 266에 연결된다. 라인 266은 267과 연결되며 라인 267은 트랜지스터 265의 드레인과 트랜지스터 269의 소오스로 연결된다. 입력 트랜지스터 263, 269는 라인 270과 노드 273을 거쳐 일정한 전류-소오스 트랜지스터 272는 게이트 271에 Vdd와 드레인 276에 그 라운드가 연결 되어 있다. 차동 증폭기 300의 출력은 라인 276이고 인버터 277에 의해 인버터되고 시스템 출력 라인 278을 거쳐 메인 데이터 버스의 하나(One)의 라인까지 출력된다.

본 발명의 고속 데이터 전송 회로의 전체적인 동작을 간단하게 설명하면 아래와 같다. 선택된 버스 인터페이스 로직 회로로 전달된 데이터가 로직 하이 레벨에 있을 때 데이터 버스 전압(3볼트)는 트랜지스터 263을 전도(conduct)하게 하며 출력 노드 262를 로직 로우 레벨로 풀 다운 한다. 인버터 277은 로직 하이 레벨로 차동 증폭기의 출력을 변환한다.

선택된 버스 인터페이스 로직으로부터 전달된 데이터가 로직 로우 레벨일 때 버스 201은 2 볼트 프리챠아지 레벨로 유지하며 이것은 트랜지스터 263을 전도하기에 불충분하다. 이 경우에는 차동증폭기 출력 노드 262는 로직 하이 레벨에 있고 276에 출력 신호는 인버터 277에 의해 인버터돼 출력 라인 278은 로직 로우 신호가 된다.

결국, 버스 201의 전압 스윙이 거의 1 볼트로 제한되어 버스 상태 전이 시간을 감소시키며 결과적으로 버스 데이터 전송 시간을 감소시킨다.

본 발명에 의하면 데이터 버스의 전압 스윙폭을 줄여 버스 데이터 전송 시간을 감소시키고 전력 소모를 줄임으로써 데이터를 고속으로 전송할 수 있다.

Claims (9)

1. 데이터 전송 버스와, 첫번째 로직 레벨에서 버스를 유지하고 프리차아징위해 버스에 연결된 버스 클럼핑 프리챠아져와, 컴퓨터 데이터 전송 회로의 로직 하이 데이터 상태를 나타내기 위하여 버스에 두번째 로직 레벨 전압을 놓을 수 있도록 버스에 결합된 복수개중 하나가 선택적으로 동작하는 버스 인터페이스 로직 회로, 및 첫번째 로직 레벨에서부터 컴퓨터 데이터 전송 회로의 로직 로우 상태로 버스 전압을 변환하고 두 번째 로직 레벨에서부터 컴퓨터 데이터 전송 회로의 로직 하이 상태로 버스 전압을 변환하여 출력하는 버스에 결합된 로직 변환/출력 수단을 구비함을 특징으로 하는 버스 상태 전이 시간을 줄이기 위한 고속 디지탈 컴퓨터 데이터 전송 회로.
2. 제1항에 있어서, 상기 고속 디지탈 컴퓨터 데이터 전송 회로는 CMOS 기술을 사용하여 표현되는 것을 특징으로 하는 버스 상태 전이 시간을 줄이기 위한 고속 디지탈 컴퓨터 데이터 전송 회로.
3. 제1항에 있어서, 상기 버스 클램핑 프리챠아져는 직렬-트랜지스터 기준 전압 발생기를 구비하여 구성된 것을 특징으로 하는 버스 상태 전이 시간을 줄이기 위한 고속 디지탈 컴퓨터 데이터 전송 회로.
4. 제3항에 있어서, 상기 기준 전압 발생기는 프로세스 타이밍을 조절하기 위하여 제어 지연 수단으로 구동하는 것을 특징으로 하는 버스 상태 전이 시간을 줄이기 위한 고속 디지탈 컴퓨터 데이터 전송 회로.
5. 제3항에 있어서, 상기 기준 전압 발생기는 직렬연결된 제1, 제2 NMOS 트랜지스터의 일측에 전원 전압에 연결하고 타측을 접지하며 게이트를 상호 연결하고 상호 연결된 게이트와 제1 NMOS 트랜지스터 소오스 사이에 제3 NMOS 트랜지스터를 삽입하여 상기 제어지연 수단으로 상기 제3 NMOS 트랜지스터의 게이트가 단속되도록 구성한 것을 특징으로 하는 버스 상태 전이 시간을 줄이기 위한 고속 디지털 컴퓨터 전송 회로.
6. 제4항에 있어서, 상기 제어 지연 수단은 클록 신호를 입력으로하는 짝수개의 종속 연결된 인버터와 상기 짝수개의 종속 연결된 인버터의 출력과 상기 클록 신호를 입력으로하는 낸드 게이트를 구비한 것을 특징으로 하는 버스 상태 전이 시간을 줄이기 위한 고속 디지탈 컴퓨터 데이터 전송 회로.
7. 제1항에 있어서, 상기 버스 인터페이스 로직 회로는 버스에 전달된 데이터를 저장하는 래치수단과, 복수개의 버스 인터페이스 로직 회로중 하나를 동작시키는 각각의 선택 수단과, 상기 래치 수단의 출력을 게이트 입력으로하고 드레인이 전원전압에 연결된 제1 트랜지스터와, 상기 제1 트랜지스터와 직렬연결되어 소오스가 버스에 접속되고 상기 선택 수단의 출력을 게이트 입력으로하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 버스 상태 전이 시간을 줄이기 위한 고속 디지탈 컴퓨터 데이터 전송 회로.
8. 제7항에 있어서, 상기 선택 수단은 각각에 해당되는 제어신호와 클록 신호를 입력으로하는 낸드게이트와 상기 게이트의 출력을 입력으로하여 상기 제2 트랜지스터의 게이트를 단속하는 인버터를 구비한 것을 특징으로 하는 버스 상태 전이 시간을 줄이기 위한 고속 디지탈 컴퓨터 데이터 전송 회로.
9. 제1항에 있어서, 상기 로직 변환/출력 수단은 차동증폭기와 기준전압발생기를 구비한 것을 특징으로 하는 버스 상태 전이 시간을 줄이기 위한 고속 디지탈 컴퓨터 데이터 전송 회로.