CN1180930A - 半导体集成电路是否合格判定方法及半导体集成电路 - Google Patents
半导体集成电路是否合格判定方法及半导体集成电路 Download PDFInfo
- Publication number
- CN1180930A CN1180930A CN97112950A CN97112950A CN1180930A CN 1180930 A CN1180930 A CN 1180930A CN 97112950 A CN97112950 A CN 97112950A CN 97112950 A CN97112950 A CN 97112950A CN 1180930 A CN1180930 A CN 1180930A
- Authority
- CN
- China
- Prior art keywords
- circuit
- semiconductor integrated
- integrated circuit
- fuse
- qualified
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
- H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
一种半导体集成电路是否合格的判定方法及半导体集成电路。具有合格品熔丝切断工序61,只在通过晶片测试判定为合格品的情况下才切断熔丝。而且包括输入输出信号的规定的输入输出端子、根据从输入端子输入的输入信号产生判定是否合格用的测试信号S21的测试方式电路41以及具有只在通过晶片测试工序60判定为合格品的情况下才切断的熔丝74,并根据测试信号S21的输入来输出与熔丝有没有被切断对应的逻辑值S22的是否合格的确认电路44。
Description
本发明涉及可以判定DRAM等半导体集成电路在制造时是否为合格品的技术,涉及具有熔丝烧断工序的半导体集成电路是否合格的判定方法及在应用该判定方法时理想的半导体集成电路。
图9是例如特開平5-188118号公报中记载的先有的半导体集成电路的电路图。
首先,说明半导体集成电路10的结构。半导体集成电路10是在图中未示出的一块晶片上形成的多个半导体集成电路中的一个,由功能电路26和设在特定信号输入端子15和功能电路26之间的特定信号通路中强制地使功能电路26非活性化的不合格化电路12构成。
15是特定信号输入端子例如芯片选择信号S1的输入节点。16是逻辑匹配用的倒相器,17是P沟道MOSFET,18是N沟道MOSFET,19是可烧断的熔丝,20是程序电路,由P沟道MOSFET17、N沟道MOSFET18和熔丝19构成,是根据熔丝19是否由激光烧断来决定输出信号S3的逻辑值的电路。22是P沟道MOSFET,23是倒相器,由P沟道MOSFET22和倒相器23形成保持根据程序电路20输出的S3的逻辑值的锁存电路25。24是倒相器,用于波形整形或逻辑匹配。不合格化电路12是由程序电路20、锁存电路25和这些电路前后的倒相器16、24形成。27是功能电路26的输入端子。功能电路26是用于实现指定功能的半导体集成电路。
图10是先有的半导体集成电路在制造工序中判断是否合格的方法的流程图。在晶片上形成的半导体集成电路10在晶片测试工序30中对所有的输入、输出端子进行功能测试。
结果,对于检测出有不可挽回的缺陷的半导体集成电路10,通过不合格品熔丝烧断工序31用激光将该芯片的程序电路20的熔丝19烧断。
其次,在模制成型工序32中,把晶片分离切断成半导体集成电路10的各个芯片并进行模制成型。
模制成型后,在最后测试工序33中再次进行功能测试。
下面,就该半导体集成电路10在最后测试工序33中的工作进行说明。功能电路26设定成当芯片选择端27为L时(以下,将信号的逻辑电平用H、L来表示)该芯片被选中并处于工作状态。
当熔丝19为非烧断状态时,若从输入节点15输入L作为测试信号,则N沟道MOSFET18导通,程序电路20输出信号S3。因此,不合格化电路12的输出信号S4为L、功能电路26的输入端子28变成L、功能电路26被激活、即处于芯片选择状态。
当芯片选择信号S1为H时,P沟道MOSFET17导通,程序电路20的输出S3变成H、不合格化电路12的输出信号S4为H、功能电路26的输入端子28变成H、功能电路26不被激活、即处于非芯片选择状态。在非芯片选择状态下,半导体集成电路10实质上不能工作。
当熔丝19被烧断时,不管供给输入节点15的信号S1如何,功能电路26的输入端子28总是变成H,功能电路26总是处于非芯片选择状态、即,使其完全不合格化。
由此,在最后测试工序33中,由于熔丝被切断,完全不合格化了的半导体集成电路10的芯片的工作完全停止,所以能够容易地与正常的芯片区别,只通过特定的输出端子27的测试就能判断是否合格品,对于相同器件的其它端子,即使不重复地进行测试也能判定。
虽然把用于切断具有缺陷的半导体集成电路10完全不合格化的熔丝19的激光能量,设定成对于所加工的半导体集成电路10为最佳条件,但是,由于批量生产时过程参数离散等原因,加工时激光能量偏离最佳设定值,因而有遗漏切断熔丝19的情况发生。
此外,还有因装置本身的问题而发生遗漏切断熔丝19的情况。
但是,在先有的半导体集成电路是否合格的判定方法中存在以下问题,因为没有检验遗漏切断熔丝的手段,故作为不合格品应该切断的熔丝19没有被切断,在熔丝的切断发生错误的情况下,在最后器件测试工序33的特定端子的检查中存在不能判定不合格品的情况,需要再一次对全部检查项目进行重复检查。
此外,在最后器件测试时出现很多不合格的情况下,当进行不合格分析时,判断该不合格是不是因熔丝切断不合格,只有依靠将模制成型树脂熔化后在显微镜下观察的方法。
再有,为了测试熔丝有没有切断而在规定的输入输出端子之外设置特别的测试端子,从与行业规格的互换性的观点来看,这不是所希望的。
本发明是鉴于以上问题而提出的,其目的在于获得一种判定半导体集成电路是否合格的判定方法和可以使用该方法的半导体集成电路,该方法不需要将模制成型树脂熔化再进行显微镜观察、就可以判定熔丝有没有切断。
此外,其目的还在于获得一种通过只测定指定规格的外部端子就可以判定熔丝有没有切断的半导体集成电路。
本发明的第1方面的判定半导体集成电路是否合格的方法中,在电路内具有熔丝,通过该熔丝有没有被切断来存储该电路是否合格的状态,该方法包括:对在晶片上形成的多个半导体集成电路进行是否合格判定的晶片测试工序;只在通过晶片测试判定为合格品的情况下才切断熔丝的合格品熔丝切断工序;将晶片上的多个半导体集成电路切断成一个一个半导体集成电路,并且只对合格的半导体集成电路进行模制成型的模制成型工序;判定模制成型后的半导体集成电路是否合格的最后测试工序。
本发明的第2方面的半导体集成电路包括:输入信号输出的规定的输入输出端子;根据从输入端子输入的输入信号产生判定是否合格用的测试信号的测试方式电路;具有只在根据晶片测试已判定为合格品时才被切断的熔丝,根据测试信号的输入来输出与熔丝有没有切断相应的逻辑值的是否合格的确认电路。
本发明的第3方面的半导体集成电路设有:把是否合格的确认电路的逻辑输出从可以观测到的外部端子输出的变换电路。
图1是实施例1的半导体集成电路是否合格的判定方法的流程图;
图2是实施例2的半导体集成电路的方框图;
图3是示出实施例2的半导体集成电路的电路图;
图4是实施例2的测试方式电路的电路图;
图5是实施例2的测试方式电路的时序图;
图6是示出实施例3的方框图;
图7是示出实施例3的半导体集成电路的电路图;
图8是示出实施例4的半导体集成电路的电路图;
图9是现有的半导体集成电路的电路图;
图10是现有的半导体集成电路在制造中检查工序的流程图。
实施例1
图1为实施例1的半导体集成电路是否合格的判定方法的流程图。60是晶片测试工序,是检查在晶片上形成的半导体集成电路40的功能是否合格的工序。
61是合格品熔丝切断工序,是根据晶片测试的结果只对全部合格品或可以挽救的半导体集成电路40的芯片用激光照射来切断安装于是否合格的确认电路44中的熔丝的工序。
对于可挽救的半导体集成电路40,在该工序内还包括;借助于把图中未示出的电路中所安装的熔丝切断来进行元件的选择和特性的改良。
62是模制成型工序,是在分离切断成各个芯片之后只对合格品芯片模制成型为产品外形的工序。62a是不合格品废弃工序,将不可挽救的不合格品的芯片挑选出来并在此时予以废弃。
63是最后测试工序,通过模制成型后元件的外部端子进行指定的功能测试,进行是否合格的判定。实施熔丝烧断测试,判定该工序中预定的熔丝的切断是否可靠地进行了。
如果根据该半导体集成电路是否合格的判定方法,只对晶片测试工序60中的所有的合格品才切断是否合格的确认电路44中的熔丝,因事先废弃了不合格品,故在最后测试工序63中,对于测试信号S21的输入,是否合格的确认电路44的输出信号S22为指定的逻辑值的芯片是合格品,当与指定的逻辑值不同时,可以判定是那些在晶片测试工序中被认为是合格品的芯片中熔丝74没有被切断的芯片。实施例2
图2是实施例2的半导体集成电路的方框图。40是半导体集成电路、42j、42k、42m、42n是输入半导体集成电路40的输入信号S20j、S20k、S20m、S20n的输入端子。39j、39k、39m、39n是输入信号的信号通路。
43、45、47是测试信号通路,是测试半导体集成电路40是否合格的测试信号S21的通路,输入信号的信号通路39j、39k、39m、39n是从该信号通路另外派生的,在输入端子42j、42k、42m、42n和输出端子49之间形成。
41是测试方式电路,设置在测试信号通路43、45上,输出测试半导体集成电路是否合格的测试信号S21。44是是否合格的确认电路,具有在由晶片制作成的半导体集成电路的芯片中只对经晶片测试结果判定为合格品的芯片才进行了切断的熔丝,根据该熔丝有没有切断存储芯片是否合格的状态,根据测试信号S21的输入来输出与熔丝有没有切断相应的逻辑值。
46是输出变换电路,将是否合格的确认电路44的逻辑输出S22变换成利用外部端子40可检测的信号S23。
下面,说明图2方框图的半导体集成电路40的工作。
测试方式电路41在判定熔丝有没有切断,测试半导体集成电路是否合格的熔丝烧断的测试方式中,根据从单个或多个特定的输入端子42j~42n输入的输入信号来输出测试信号S21。关于测试方式电路的结构及工作,后面再述。
是否合格的确认电路44具有在由晶片制作成的半导体集成电路的芯片中只对经晶片测试结果判定为合格品的芯片才进行切断的熔丝,根据该熔丝有没有切断存储芯片是否合格的状态,通过输入测试信号S21并检测是否合格的确认电路44的输出信号S22,可以判定熔丝有没有切断。
但是,由于该是否合格的确认电路44的输出信号S22通常不直接输出到外部端子,故通过设置变换电路46变换成利用外部端子49可检测的信号S23。
在该半导体集成电路中,因为在晶片测试工序60中只对合格品才将是否合格的确认电路44内的熔丝切断、不合格品则事先在不合格品废弃工序62a中被废弃,所以,在最后测试工序63中,当对于测试信号S21的输入,是否合格的确认电路44的输出信号S22与指定的逻辑值不同时,可以判定是熔丝74没有被切断的芯片。
此外,根据多个输入信号在半导体集成电路内部形成测试信号S21,设置变换电路46使是否合格的确认电路44的输出信号S22可以用外部端子49检测,所以,可以不设置用于熔丝烧断测试的新的外部端子而只用指定规格的输入输出端子就能够判定熔丝74有没有切断。
图3是示出图2方框图实施例2的半导体集成电路的电路图。40是半导体集成电路,41是测试方式电路、根据从单个或多个输入端子42j~42n输入的输入信号形成测试信号S21。
43、44是测试信号通路,72是P沟道MOSFET,73是N沟道MOSFET,74是可烧断的熔丝,44是根据是否用激光烧断了熔丝74这一点来决定输出信号S22的逻辑值的电路。75是P沟道MOSFET,76是倒相器,用P沟道MOSFET75和倒相器76形成保持基于倒相器76的输入信号的逻辑值的锁存电路。77是倒相器,用于逻辑匹配。
46是变换电路,将是否合格的确认电路44的逻辑输出S22变换成利用外部端子49a可检测的形态。在该实施例2中变换电路46是电源电压降压电路,该电路将外部电源电压Vcc降为内部电源电压Int.Vcc。
78是N沟道MOSFET,是根据是否合格的确认电路44的逻辑输出S22进行通断的电路。79是P沟道MOSFET,是根据是否合格的确认电路44的逻辑输出S22进行通断的电路。S25是比较电压。80、82是N沟道MOSFET,83、84、85是P沟道MOSFET。49a是外部电源端子,作为外部端子引出。49b是内部电源电压Int.Vcc的输出端子,不作为外部端子引出。
下面,说明该半导体集成电路40的工作。
根据晶片测试工序60的结果,对于全部合格品和可挽救的半导体集成电路40的芯片切断熔丝74。此后,在最后测试工序63中区别合格品和不合格品。
在最后测试工序63中,在检查熔丝有没有切断的熔丝烧断测试方式中,从测试方式电路41输出H作为测试信号S21。这时,若熔丝74被切断,则是否合格的确认电路44的输出信号S22变成H。若熔丝74没有被切断、则S22变成L,所以,通过检测是否合格的确认电路44的输出信号S22、可以判断熔丝有没有切断。
在不是测试方式时,因测试信号S21为L,故是否合格的确认电路44的输出S22为H。
但是,在本实施例2中,是否合格的确认电路44的输出信号S22没有引出到外部端子上,所以,使用电源电压降压电路46b作为用外部端子可以直接观测是否合格的确认电路44的输出信号S22的变换电路。
当是否合格的确认电路44的输出信号S22与熔丝74的切断相对应地变成H时,NMOSFET78导通,电源电压降压电路46b被激活而正常工作,基于参考电压S25的内部电源电压Int.Vcc输出至端子49b。另一方面,当熔丝74没有切断时,信号S22变成L,NMOSFET78截止,电源电压降压电路46b处于不激活状态,外部电源电压Vcc和内部电源电压Int.Vcc变成为同一电压。因而,可以根据内部电源电压Int.Vcc的值判断熔丝74有没有切断。
但是,由于内部电压Int.Vcc的端子49b不作为外部端子引出,故不能直接检测。从而,在外部电源端子46a中观测从外部电源端子49a经端子49b流过负载的电源电流之值,由此,可以判定熔丝有没有切断。
由于电源电压降压电路46b根据是否合格的确认电路44的输出信号S22激活或不激活,也可以检测作为根据内部电源电压Int.Vcc变化的另一个输出端子上的信号变化,所以,能够更可靠地判定熔丝74有没有切断。
根据以上情况,如果按照本发明,在最后测试工序中,通过在输出端子49a中观测电源电流的值,就可以利用对指定的外部端子的检查判定在晶片测试阶段中已切断的熔丝有没有被切断,而不需要通过将模制成型树脂熔化后进行显微镜观察。
这里,如把是否合格确认电路44设置在信号输入通路中、也可以使芯片完全不合格化,但是,为了在熔丝烧断测试方式以外的期间内使半导体集成电路40有可能进行基于指定的输入输出端子的正常工作,故不把44设置在特定信号输入通路中、而是把它设置在与特定信号输入通路不同的测试信号通路43、45中。
这里,就测试方式电路41的一实施例进行叙述。该电路在指定的输入输出端子的范围内可以进行熔丝74有没有切断的检查,所以,在半导体集成电路40的芯片内部形成测试信号S21。
图4是实施例2的测试方式电路的电路图。图5是实施例2的测试方式电路的时序图。
在图4中,RAS、CAS、WE分别是行选择、列选择、可写入的控制信号,An是数据输入信号之一。这里的An必须是由VIH的判定来判定的指定的电平以上的输入电压。104、106、107、109是三态开关。
图5是示出测试方式电路的输入信号和测试信号S21的关系的时序图,当在测试方式进入期间T2内、将信号输入到图4的电路时,在测试方式期间T3内输出H作为测试信号。
在测试方式期间T3之后直到复位之前,不解除测试信号S21。在从测试方式期间T3返回通常的工作状态时,由RAS信号进行复位。
这样一来,可以在半导体集成电路40的芯片内部,根据指定的信号形成测试信号S21。实施例3
图6是示出实施例3的方框图。
65是特定信号的输入端子,66是特定信号的输入通路。50是信号选择电路,有选择地输出特定输入信号S25或是否合格的确认电路44的输出信号S22中的某一个信号。其它的结构与图2相同。
下面,说明该方框图的工作。
在信号选择电路50中根据是否合格的确认电路44的输出信号S22有选择地输出输入到输入端子65的特定信号S25或是否合格的确认电路44的输出S22中的某一个信号。
在熔丝烧断测试方式中,根据测试信号S21从信号选择电路50输出是否合格的确认电路44的输出S22。
该信号选择电路50将是否合格的确认电路44的输出S22变换成特定输入信号S25,输入到变换电路46,通过检测外部输出端子67a的输出,可以判定是否合格的确认电路44内具有的熔丝有没有切断。
图7是示出实施例3的半导体集成电路的电路图。50是由NAND94组成的信号选择电路,65是特定信号输入端子,67a是外部输出端子,91~93是逻辑匹配用倒相器。其它与图3的实施例2相同。
下面、说明该半导体集成电路40的工作。
在熔丝烧断测试方式中,将测试信号S21设定为H。
当熔丝74没有被切断时,是否合格的确认电路44的输出S22为L,此时,NAND94的输出S27与特定信号输入端子65的输入信号S25无关,始终为H。
当熔丝74被切断时,是否合格的确认电路44的输出S22为H,若考虑到倒相器91~93的逻辑匹配、则NAND94的输出S27输出与特定信号输入端子65的输入信号S25相同的逻辑输出。
此外,在不是测试方式时,测试信号S21为H,输出端子67的输出变成与特定输入信号25相同的逻辑输出。
根据以上的情况,在设定为熔丝烧断测试方式时,当检测出端子67的信号S27经常是H时,就可以判定熔丝74没有被切断。
在实施例3中,因为端子67也没有引出到外部端子上,所以,通过变换电路46把输入的是否合格的确认电路44的输出S22的数据作为外部端子68a的输出信号取代特定输入信号S25进行观测,可以判定熔丝74有没有切断。
由此,判断熔丝有没有切断,可以不通过把模制成型树脂熔化后进行显微镜观察,而是只从外部端子进行测定。实施例4
图8是示出实施例4的半导体集成电路的电路图。53是输出缓冲器,是根据测试信号S21有选择地输出特定信号S25或是否合格的确认电路44的输出信号S22的信号选择电路。其它的结构与图8的实施例3的结构相同。
下面,说明该半导体集成电路40的工作。
该电路也与实施例3相同。输出缓冲器53根据测试信号S21,在测试方式下输出是否合格的确认电路44的输出信号S22,在非测试方式下输出特定信号S25。
在实施例4中,因为端子68也没有引出到外部端子上,所以,通过变换电路46把与特定输入信号S25对应的数据作为向外部端子68a的输出信号进行观测,可以判定熔丝74有没有切断。
由此,判断熔丝有没有切断可以不通过把模制成型树脂熔化后进行显微镜观察,而是只从外部端子进行测定。
如果按照本发明的第1方面的半导体集成电路的判定是否合格方法,由于具有只在通过晶片测试已判定是合格品的情况下才切断熔丝的合格品熔丝切断工序,因此,可以判定熔丝有没有切断。
如果按照本发明的第2方面的半导体集成电路,由于具有测试方式电路,该电路在输入信号的信号通路之外在输入输出端子之间设置测试信号通路,并在该测试信号通路上形成测试信号,同时具有存储着熔丝有没有切断的信息的是否合格的确认电路,因此,可以判定熔丝有没有切断。
如果按照本发明的第3方面的半导体集成电路,由于设有将是否合格的确认电路的输出变换成外部端子输出的变换电路,因此,只通过来自外部端子的测定就可以判定熔丝有没有切断。
Claims (3)
1.一种半导体集成电路是否合格的判定方法,该方法中在电路内具有熔丝,通过该熔丝有没有被切断存储该电路是否合格的状态,其特征在于,包括:对在晶片上形成的多个半导体集成电路进行是否合格的判定的晶片测试工序;只在通过所述晶片测试判定为合格品的情况下才切断所述熔丝的合格品熔丝切断工序;将所述晶片上的多个半导体集成电路切断成一个一个半导体集成电路,并且只对合格的所述半导体集成电路模制成型的模制成型工序;判定模制成型后的所述半导体集成电路是否合格的最后测试工序。
2.一种半导体集成电路,其特征在于包括:输入输出信号的规定的输入输出端子;根据从所述输入端子输入的输入信号,产生判定是否合格用的测试信号的测试方式电路;具有只在根据晶片测试已判定为合格品时才被切断的熔丝,根据所述测试信号的输入来输出与所述熔丝有没有切断相应的逻辑值的是否合格确认的电路。
3.一种半导体集成电路,其特征在于,设有把是否合格的确认电路的输出逻辑值变换成可以用指定的外部端子观测的变换电路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP279366/1996 | 1996-10-22 | ||
JP279366/96 | 1996-10-22 | ||
JP8279366A JPH10125742A (ja) | 1996-10-22 | 1996-10-22 | 半導体集積回路の良否判定方法及び半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1180930A true CN1180930A (zh) | 1998-05-06 |
CN1143321C CN1143321C (zh) | 2004-03-24 |
Family
ID=17610163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB971129509A Expired - Fee Related CN1143321C (zh) | 1996-10-22 | 1997-06-09 | 半导体集成电路是否合格判定方法及半导体集成电路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5768290A (zh) |
JP (1) | JPH10125742A (zh) |
KR (1) | KR100233978B1 (zh) |
CN (1) | CN1143321C (zh) |
DE (1) | DE19723262A1 (zh) |
TW (1) | TW371359B (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100375196C (zh) * | 2000-12-28 | 2008-03-12 | 因芬尼昂技术里奇蒙有限合伙人公司 | 并列测试及烧录系统中读取半导体晶元数据的方法 |
CN102057287A (zh) * | 2008-06-09 | 2011-05-11 | 株式会社爱德万测试 | 测试装置 |
CN108398627A (zh) * | 2018-02-06 | 2018-08-14 | 珠海市杰理科技股份有限公司 | 芯片引脚电路、芯片和芯片测试方法 |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6258609B1 (en) * | 1996-09-30 | 2001-07-10 | Micron Technology, Inc. | Method and system for making known good semiconductor dice |
US6119252A (en) * | 1998-02-10 | 2000-09-12 | Micron Technology | Integrated circuit test mode with externally forced reference voltage |
JP2000029546A (ja) * | 1998-07-09 | 2000-01-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US6424161B2 (en) | 1998-09-03 | 2002-07-23 | Micron Technology, Inc. | Apparatus and method for testing fuses |
US6157583A (en) * | 1999-03-02 | 2000-12-05 | Motorola, Inc. | Integrated circuit memory having a fuse detect circuit and method therefor |
JP3844912B2 (ja) * | 1999-06-10 | 2006-11-15 | 富士通株式会社 | 半導体記憶装置の試験方法及び試験装置と半導体記憶装置 |
US6352881B1 (en) | 1999-07-22 | 2002-03-05 | National Semiconductor Corporation | Method and apparatus for forming an underfill adhesive layer |
US6479310B1 (en) | 2000-01-03 | 2002-11-12 | Motorola, Inc. | Method for testing a semiconductor integrated circuit device |
US6246243B1 (en) * | 2000-01-21 | 2001-06-12 | Analog Devices, Inc. | Semi-fusible link system |
US6472897B1 (en) | 2000-01-24 | 2002-10-29 | Micro International Limited | Circuit and method for trimming integrated circuits |
DE10034878C2 (de) | 2000-07-18 | 2003-12-04 | Infineon Technologies Ag | Verfahren zum Überprüfen eines Bauelementes und Bauelement mit Testspeicher |
JPWO2002050910A1 (ja) * | 2000-12-01 | 2004-04-22 | 株式会社日立製作所 | 半導体集積回路装置の識別方法と半導体集積回路装置の製造方法及び半導体集積回路装置 |
KR100464945B1 (ko) * | 2000-12-30 | 2005-01-05 | 주식회사 하이닉스반도체 | 내부전압 레벨 트리밍 발생 장치의 퓨즈셋 박스 |
KR100348102B1 (ko) * | 2001-01-17 | 2002-08-09 | 삼성전자 주식회사 | 광학적 문자 인식을 통한 반도체 제품의 마킹 결함 검사방법 |
DE10108924A1 (de) * | 2001-02-23 | 2002-09-05 | Infineon Technologies Ag | Wafer-Test- und Markierverfahren für Halbleiterbausteine mit Schmelzstrukturen |
DE10137373B4 (de) | 2001-07-31 | 2004-01-29 | Infineon Technologies Ag | Verfahren zum Ansteuern von zu steuernden Schaltungseinheiten und entsprechende Steuersignalerzeugungsvorrichtung |
DE20200885U1 (de) * | 2002-01-22 | 2003-05-28 | B. Braun Melsungen Ag, 34212 Melsungen | Spritzenpumpe mit Kolbenbremse |
JP2003233999A (ja) | 2002-02-07 | 2003-08-22 | Hitachi Ltd | 半導体集積回路及び半導体集積回路の製造方法 |
JP2004053257A (ja) * | 2002-07-16 | 2004-02-19 | Renesas Technology Corp | 半導体故障解析装置 |
US7423337B1 (en) | 2002-08-19 | 2008-09-09 | National Semiconductor Corporation | Integrated circuit device package having a support coating for improved reliability during temperature cycling |
US6907378B2 (en) * | 2002-09-26 | 2005-06-14 | Agilent Technologies, Inc. | Empirical data based test optimization method |
DE10258511A1 (de) * | 2002-12-14 | 2004-07-08 | Infineon Technologies Ag | Integrierte Schaltung sowie zugehörige gehäuste integrierte Schaltung |
US7301222B1 (en) | 2003-02-12 | 2007-11-27 | National Semiconductor Corporation | Apparatus for forming a pre-applied underfill adhesive layer for semiconductor wafer level chip-scale packages |
JP2005057256A (ja) * | 2003-08-04 | 2005-03-03 | Samsung Electronics Co Ltd | 漏洩電流を利用した半導体検査装置および漏洩電流補償システム |
DE10342997A1 (de) * | 2003-09-17 | 2005-04-28 | Infineon Technologies Ag | Elektronischer Schaltkreis, Schaltkreis-Testanordnung und Verfahren zum Ermitteln der Funktionsfähigkeit eines elektronischen Schaltkreises |
US7282375B1 (en) * | 2004-04-14 | 2007-10-16 | National Semiconductor Corporation | Wafer level package design that facilitates trimming and testing |
US7516375B2 (en) * | 2006-03-27 | 2009-04-07 | Via Technologies, Inc. | Methods and systems for repairing an integrated circuit device |
JP4967532B2 (ja) | 2006-08-25 | 2012-07-04 | 富士通セミコンダクター株式会社 | 半導体集積回路および半導体集積回路のテスト方法 |
US20080238468A1 (en) * | 2007-03-26 | 2008-10-02 | Qimonda North America Corp. | Integrated circuit chip and method for testing an integrated circuit chip |
US7679332B2 (en) * | 2007-06-23 | 2010-03-16 | Neotec Semiconductor Ltd. | Delay time control circuit in a battery protector to reduce delay time |
CN101937835B (zh) * | 2010-06-30 | 2011-12-21 | 上海华岭集成电路技术有限责任公司 | 熔丝类晶圆修调参数的方法 |
KR20120105828A (ko) * | 2011-03-16 | 2012-09-26 | 삼성전자주식회사 | 반도체 발광다이오드 칩, 그 제조방법 및 품질관리방법 |
US8819511B2 (en) * | 2011-12-21 | 2014-08-26 | Advanced Micro Devices, Inc. | Methods and systems for an automated test configuration to identify logic device defects |
EP2706365B1 (en) * | 2012-09-06 | 2015-03-11 | Vetco Gray Controls Limited | Testing a fuse |
US9791502B2 (en) * | 2015-04-30 | 2017-10-17 | Globalfoundries Inc. | On-chip usable life depletion meter and associated method |
CN104931823B (zh) * | 2015-06-08 | 2018-09-25 | 小米科技有限责任公司 | 电子设备的测试方法及装置 |
KR102608306B1 (ko) * | 2019-05-10 | 2023-12-01 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 포함하는 반도체 메모리 장치 |
KR20220006951A (ko) * | 2020-07-09 | 2022-01-18 | 에스케이하이닉스 주식회사 | 메모리 장치 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2721151B2 (ja) * | 1986-04-01 | 1998-03-04 | 株式会社東芝 | 半導体集積回路装置 |
JPS63217821A (ja) * | 1987-03-06 | 1988-09-09 | Toshiba Corp | 半導体集積回路 |
JP2688976B2 (ja) * | 1989-03-08 | 1997-12-10 | 三菱電機株式会社 | 半導体集積回路装置 |
US5140554A (en) * | 1990-08-30 | 1992-08-18 | Texas Instruments Incorporated | Integrated circuit fuse-link tester and test method |
JPH04119600A (ja) * | 1990-09-10 | 1992-04-21 | Mitsubishi Electric Corp | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 |
JPH0554694A (ja) * | 1991-08-27 | 1993-03-05 | Seiko Epson Corp | 半導体記憶装置 |
JPH05188118A (ja) * | 1992-01-10 | 1993-07-30 | Hitachi Ltd | 半導体集積回路及びその機能変更方法 |
US5455517A (en) * | 1992-06-09 | 1995-10-03 | International Business Machines Corporation | Data output impedance control |
JPH0676598A (ja) * | 1992-08-28 | 1994-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR0144711B1 (ko) * | 1994-12-13 | 1998-08-17 | 김광호 | 반도체 메모리장치의 테스트 제어회로 및 방법 |
-
1996
- 1996-10-22 JP JP8279366A patent/JPH10125742A/ja active Pending
-
1997
- 1997-02-12 TW TW086101565A patent/TW371359B/zh active
- 1997-04-01 US US08/831,034 patent/US5768290A/en not_active Expired - Fee Related
- 1997-04-04 KR KR1019970012485A patent/KR100233978B1/ko not_active IP Right Cessation
- 1997-06-03 DE DE19723262A patent/DE19723262A1/de not_active Withdrawn
- 1997-06-09 CN CNB971129509A patent/CN1143321C/zh not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100375196C (zh) * | 2000-12-28 | 2008-03-12 | 因芬尼昂技术里奇蒙有限合伙人公司 | 并列测试及烧录系统中读取半导体晶元数据的方法 |
CN102057287A (zh) * | 2008-06-09 | 2011-05-11 | 株式会社爱德万测试 | 测试装置 |
CN102057287B (zh) * | 2008-06-09 | 2013-08-21 | 株式会社爱德万测试 | 测试装置 |
CN108398627A (zh) * | 2018-02-06 | 2018-08-14 | 珠海市杰理科技股份有限公司 | 芯片引脚电路、芯片和芯片测试方法 |
CN108398627B (zh) * | 2018-02-06 | 2020-11-17 | 珠海市杰理科技股份有限公司 | 芯片引脚电路、芯片和芯片测试方法 |
Also Published As
Publication number | Publication date |
---|---|
KR19980032076A (ko) | 1998-07-25 |
US5768290A (en) | 1998-06-16 |
TW371359B (en) | 1999-10-01 |
KR100233978B1 (ko) | 1999-12-15 |
DE19723262A1 (de) | 1998-04-30 |
CN1143321C (zh) | 2004-03-24 |
JPH10125742A (ja) | 1998-05-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1143321C (zh) | 半导体集成电路是否合格判定方法及半导体集成电路 | |
CN110632490B (zh) | 一种igbt模块状态监测装置及方法 | |
KR900006484B1 (ko) | Ic평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로 | |
CN1126103C (zh) | 熔丝电路及冗余译码器 | |
KR100677645B1 (ko) | 과전류 상태에서 보호하고 개방 전기 부하를 검출하기 위한 회로및 방법 | |
CN1815737A (zh) | 包括温度检测电路的集成电路小片及其校准系统和方法 | |
JPH06295585A (ja) | 内部電源電圧発生回路 | |
CN101819248A (zh) | 对施加到半导体开关元件的电压进行测定的半导体装置 | |
JPH07122099A (ja) | 半導体メモリ | |
CN1296998C (zh) | 半导体器件、半导体封装以及用于测试半导体器件的方法 | |
US7127697B1 (en) | Methods of utilizing programmable logic devices having localized defects in application-specific products | |
US6476586B2 (en) | Capacitor charge control circuit and microcomputer using the same | |
EP0801400A1 (en) | Testing and repair of embedded memory | |
US20070205755A1 (en) | Semiconductor device and electronics device | |
Luo et al. | A fault detection method for partial chip failure in multichip IGBT modules based on turn-off delay time | |
US20090267203A1 (en) | Multi-chip package for reducing test time | |
EP0801401A1 (en) | Testing and repair of embedded memory | |
CN1375829A (zh) | 采用了冗余方式的半导体存储器 | |
EP0109777A1 (en) | A low power small area PLA | |
CN111025197A (zh) | 一种E-fuse熔断特性的测试电路及测试方法 | |
JP3552888B2 (ja) | インテリジェントパワーモジュールおよびその試験方法 | |
US20010054127A1 (en) | Address generator for generating addresses for an on-chip trim circuit | |
US6836441B2 (en) | Apparatus of repairing memory cell and method therefor | |
CN1181505A (zh) | 半导体装置及半导体装置的内部功能识别方法 | |
US6209110B1 (en) | Circuitry, apparatus and method for embedding a test status outcome within a circuit being tested |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20040324 |