530206
五、發明說明（1) 發明背景 1. 發明領域 本發明係關於半導體記憶體裝置之測試，更具體地說 ，係關於半導體記憶體裝置及減少輸入測試圖案所需的 輸入循環數目的方法，藉以縮短測試時間並簡化測試圖 案。 2. 相關技術之描述 半導體記憶體裝置被測試，以確保他們能正常的運作 。爲了測試記憶體裝置，應提供包括指令及位址之測試 圖案及測試資料。當一序列存取記憶體被測試時，指令 及位址必須經過複數個輸入循環而被序列的輸入。 第1圖爲典型的傳統序列存取記憶體裝置之方塊圖。 記憶體裝置包括I/O緩衝器1 02，指令暫存器控制電路 1 03，位址暫存器控制電路1 04，暫存器控制時鐘產生器 105，位址遞增時鐘產生器106》指令暫存器107M07N， 指令解碼器108，位址暫存器109M09M + L，計數器 1 1 〇 ! -1 1 〇m，位址解碼器1 1 2，及記憶體單元陣列1 1 3。 記憶體單元陣列1 1 3包括以列及行排列之複數個記憶體 單元。 I/O緩衝器102接收由外部電路（未示）發展之外部I/O 信號I/O〇-I/Oρ·ι。I/O信號I/OI/OP_!序列地傳送包括 指令及初始位址之測試圖案。 指令由N個指令値代表，而初始位址則由（M + L)個初 始位址値所代表，其中N，Μ，及L爲整數。N，Μ及L 530206 五、發明說明（2) 係基於記憶體裝置之大小而定。 N個指令及（M + L)個初始位址値之每一個係由P個位 元構成，其每一個皆與I/O信號I/O〇-I/O^相關。此後 ，每一個N指令値係由指令値CM i-CMN代表，而每一 個（M + L)初始位址値係由初始位址値AR^ARm + l代表。 指令値CMi-CMn分別輸出至指令暫存器107^107^ ’而 初始位址値AR^ARm + l則分別被輸出至位址暫存器 109i_109m + l 0 指令暫存器控制電路1 03回應由外部電路（未示）提供 之暫存器控制信號103a序列地啓動指令暫存器107!-107N。每一個指令暫存器107^1 07N之啓動與指令値 CJ^-CMn之輸入同步。 位址暫存器控制電路1 04回應由外部電路（未示）提供 之暫存器控制信號l〇4a而序列地啓動位址暫存器109「 l〇9M + L。位址暫存器109M09M + L之每一個之啓動分別 與初始位址値AURm + l之輸入同步。 暫存器控制時鐘產生器1 〇 5回應一外部時鐘信號1 〇 5 a 以發展暫存器控制時鐘信號1 〇5b。暫暫存器控制時鐘信 號l〇5b被輸出至指令暫存器ΙΟΤ^ΙΟΤν及位址暫存器 109i-109m + lo 位址遞增時鐘產生器1 06回應另一個外部時鐘信號 l〇6a以發展位址遞增時鐘信號106b。位址遞增時鐘信 號l〇6b被輸出至計數器ΙΙΟκΙΙΟμ。 指令暫存器107^107]^*指令暫存器控制信號l〇3b序 530206 五、發明說明（3) 列地啓動以分別閂鎖指令値CM! -CMn。指令値之閂鎖與 暫存器控制時鐘信號105b同步執行。指令暫存器107!-107N分別將閂鎖之指令値CM 輸出至指令解碼器 1 08 〇 指令解碼器108將指令値CM rCMN解碼以產生決定 對記憶體單元陣列1 1 2存取之存取模式之指令。指令解 碼器108告知所產生指令之計數器ΙΙΟ^ΠΟμ。 位址暫存器+ L由位址暫存器控制信號104b 序列地啓動以分別閂鎖初始位址値ΑΙ^-ARm + l。初始位 址値AR! - ARM + L之閂鎖之執行與暫存器控制時鐘信號 105b同步。位址暫存器109^1 09M分別輸出初始位址値 AR^ARm + l至計數器llOi-UOM，而剩餘的位址暫存器 109M + 1-109M + L則分別輸出初始位址値ARM + 1-ARM + L至 位址解碼器1 12。初始位址値AR^ARm代表初始位址値 之低位址，而初始位址値ARM+1-ARM + L則代表初始位址 之高位址。在記憶體單元陣列1 1 3之序列存取中，被存 取之記憶體單元之高位址係固定至由初始位址値ARm + 1-ARm + l代表之初始高位址。因此，初始位址値arm+1-ARm + l可由位址値AARm + 1-AARm + l表示，其代表下歹(J被 存取之記憶體單元之高位址。 計數器1 l〇i_l 1〇m分別產生位址値AAR^AARm，其代 表欲於記憶體單元陣列Π 2存取之記憶體單元之低位址 。計數器IIL-IIOm分別自位址暫存器109^10^接收 初始位址値AR^ARm以在對記億體單元陣列112之序列 530206 五、發明說明（4) 存取開始之前，初始化位址値A A R 1 -A A R μ至初始位址 値AR^ARm。在序列存取期間，計數器1 l〇i-l 1〇m分別 遞增位址値AAR^AARm，因而遞增被存取之記憶體單元 之低位址。計數器1.1〇!-Π 〇m亦回應由指令解碼器108 決定之指令而控制位比値AAI^-AARm。計數器1 i(h-11〇m輸出位址値AARi-AARm。 位址解碼器112自計數器110!-11 〇M接收位址値 AARrAARM及自位址暫存器1 〇9M+1- 1 09M + L接收位址値 AARm+i-AARm + l(其分別與初始位址値ARm + i- ARm + l相 同）。位址解碼器Π2對位址値AAR^AARm + l解碼，以 允許在記憶體單元陣列Π 3中之一記憶體單元被存取。 第2圖爲顯示傳統序列存取記憶體裝置之作業之時序 圖。首先，指令暫存器控制信號1 〇3 a在時間S至時間T 之期間而爲啓動的。指令暫存器控制電路1 〇3，回應指 令暫存器控制信號l〇3a，序列地啓動指令暫存器107 !-10 7N，而指令値CM ^CMn係序列地輸入I/O緩衝器1 02 。指令暫存器1〇71-107>^與暫存器控制時鐘信號l〇5b 同步的分別閂鎖指令値CM ^CMn。指令解碼器108，回 應指令値CM ^CMn，而輸出決定作業模式之指令。指令 値CM ^CMn之序列輸入需要暫存器控制時鐘信號l〇5b 之N個輸入循環。 接著，位址暫存器控制信號1 〇 4 a在時間T至時間V 之期間內爲啓動的。位址暫存器控制電路1 〇4，回應位 址暫存器控制信號l〇4a，序列地啓動位址暫存器109 530206 五、發明說明（5) 109M + L，而初始値ARi-ARM + L係依序輸入I/O緩衝器 102。位址暫存器109!-10 9M + L與暫存器控制時鐘信號 l〇5b同步的分別閂鎖初始位址値AR^ARm + l。初始位址 値AR^ARm + l之序列輸入需要暫存器控制時鐘信號105b 之M + L個輸入循環。 計數器1 1(^-1 10M分別閂鎖初始位址値AR^ARm，並 分別初始位址値AAUARm至初始位址値ARi-ARM。 如上述，代表高位址之位址値AARM+1-AARM + L分別與 初始位址値A R μ + 1 - A R μ + l相同。使得第一個被存取之記 憶體單元之位址被設成由初始位址値A R i - A R M + L代表之 初始位址。 之後，對記憶體單元陣列1 1 3之序列存取在時間W開 始。位址解碼器112基於位址値ΑΑυΑΙΙΜ + 1而選擇記 憶體單元之一，並允許被選擇之記憶體單元被存取。在 對記憶體之每個存取後，位址値AAR^AARm由計數器 11 Oi-11 0M增加，使得被存取之位址遞增。被存取之位 址之遞增達成對記憶體單元陣列1 1 3之序列存取。在讀 取模式中，儲存在記憶體單元陣列1 1 3中之資料依序被 輸出。 在記憶體裝置中，N個指令値及（M + L)個初始位址値 被序列地輸入，因此，指令値及初始位址値之輸入需要 (N + M + L)個輸入循環。即是，對指令輸入有N個輸入循 環，而對初始位址輸有（M + L)個輸入循環。 序列輸入增加輸入測試指令及測試位址所需之輸入循 530206 五、發明說明（6) 環數目，因而增加測試時間.。輸入循環數目傾向於增加 ，這是因爲記憶體裝置之功能之進展及記憶體裝置之能 力增加。輸入循環數目的增加是一嚴重的問題，特別是 在具有小量I/O針腳之記憶體裝置中。又，輸入循環數 目之增加令隨著記憶體裝置之能力及功能之增加而強化 〇 測試器中輸入循環數目有一限制，特別是用於測試裝 置之耐久性之測試器。 因此，最好能減少輸入指令及位址所需之輸入循環之 數目。 在另一*相關技術中1內建自我測試（BIS T)技術是眾所 周知的。一 BIST電路係揭示於日本公開專利申請卩？-八-Sho wa 63 - 1 849 8 9)中。BIST電路包括一內部時鐘產生器 ，一內部位址產生器，及一測試圖案產生器及比較器。 另一內建自我測試（BIST)電路係揭示於日本公開專利 申請（JP-A-Heisei 1 1 -3 9226)中。提供傳統記憶體裝置， 用於決定位址及失敗的位元，而不增加測試時間及費用 。傳統記憶體裝置亦能夠簡單的測試AC性質，如存取 時間。 半導體裝置具有包括記憶體單元之記憶體，及一測試 記憶體之BIST電路。 BIST電路包含一控制器，一位址產生器，一資料產 生器，一比較器，一掃描電路，及一多工器。控制器回 應與測試時鐘同步之測試開始信號而輸出控制信號。位 530206 五、發明說明（7) 址產生器回應控制信號而提供給記憶體一位址信號。資 料產生器回應控制信號提供給記憶體單元一測試資料。 測試資料自記憶體單元被讀出。 比較器比較實際讀出資料與已知之輸入測試資料，且 在輸入測試資料與實際資料不同時輸出一錯誤信號。掃 描電路序列地輸出實際讀出資料及位址信號。多工器回 應控制信號自比較器輸出錯誤信號或自掃描電路輸出實 際讀出資料及位址信號。當比較器輸出錯誤信號時，與 錯誤信號相關之實際讀出資料自多工器輸出，而與實際 讀出資料相關之位址信號係自多工器輸出。 另一包括BIST電路之傳統記憶體裝置係揭示於日本 公開專利申請（JP-A-Heisei 9-245498)。BIST電路能以一 簡單的組態而行使一深奧的功能測試。 記憶體裝置具有一記憶體單元陣列，其包括記憶體單 元，一位址產生器，一資料儲存電路，及一測試電路。 位址產生器產生一位址信號，用於對記憶體單元陣列定 址。資料儲存電路儲存資料並將其傳送至/自記憶體單元 陣列。測試電路，回應測試模式信號，藉由控制位址產 生器及資料儲存電路而將測試圖案寫入記憶體單元陣列 。測試電路致能包括一系列之寫入及讀取之自動測試。 包括BIST電路，用於減少晶片面積之另一記憶體裝 置係揭示於日本公開專利申請（JP-A-Heisei 1 0- 1 62600) 。此記憶體裝置包括一記憶體單元及一 BIST電路。 BIST電路包括測試時鐘產生器，行位址計數器，低位址 530206 五、發明說明（8) 計數器，資料產生及比較電路，一計時器’及一次序器 。測試時鐘產生器產生一測試時鐘，其爲BIST電路之 作業計時。行位址計數器提供給欲被存取之記憶體單元 一行位址。低位址計數器提供欲被存取之單元之列位址 。資料產生及比較電路提供給記憶體單元陣列一測試資 料，並比較自記憶體單元陣列讀出之讀出資料與輸入測 試資料。計時器測量測試記憶體單元陣列所需之時間。 次序器控制測試時鐘產生器，行位址計數器，低位址計 數器，資料產生及比較電路，及計數器。次序器係由次 序電路構成，因此記憶體裝置之晶片區減少了。 另一記憶體裝置係揭示於日本公開專利申請（】？-八-Heisei 2-2 8 8 5 3 )。此記憶體裝置在測試期間能密祕保護 軟體程式。 記憶體裝置具有包括程式記憶體，位址產生器，用於 產生程式記憶體之位址之位址解碼器之內建記憶體，用 於讀出儲存在程式記憶體之輸出電路，用於輸出回應測 試信號而控制位址之位址控制信號，及用於在測試控制 電路中控制位址控制信號之位址控制器，以便在位址變 成一預定位址時關閉位址控制信號。 發明槪述 本發明之目的係提供一用於減少輸入測試圖案所需之 輸入循環數目之記憶體裝置。 本發明之另一目的係提供一用於簡化測試圖案之記憶 體裝置。 -10- 530206 五、發明說明（9) 本發明之一另一目的係提供用於減少測試時間之記憶 體裝置。 爲了達到本發明之一方面，記憶體裝置包含包括複數 個記憶體單元之記憶體單元陣列，I/O緩衝器，指令提 供單元，位址提供單元，及位址解碼器，指令提供單元 回應測試模式信號，用於提供控制對於記億體單元陣列 之存取之指令。位址提供單元回應指令之位址。位址解 碼器回應位址而允許記憶體單元陣列被存取。指令提供 單元在測試模式信號被啓動時將指令設成預定內部指令 。指令提供單元在測試模式信號不被啓動時，經由I/O 緩衝器接收外部指令並將指令設成外部指令。 當指令提供單元包括儲存一指令値之指令暫存器，及 解碼指令値之指令解碼器以產生指令時，最好是當測試 模式信號被啓動時，指令暫存器將指令値設成預定指令 値，且指令暫存器閂鎖代表外部指令之外部指令値以設 定指令値成爲外部指令値。 又，指令提供單元最好包括儲存一指令値之指令暫存 器，指令暫存器經由I/O緩衝器閂鎖一代表外部指令之 外部指令値，及一指令解碼器，此指令解碼器在測試模 式信號被啓動時指令設成一預定指令，而在測試模式信 號不被啓動時將指令値解碼以產生指令。 位址提供單元在存取及在存取期間自初始位址遞增位 址之前可將位址初始化成一初始位址。在此情況下，最 好是在測試模式信號被啓動時，位址提供單元設定初始位址 11- 530206 五、發明說明（1〇) 成爲預定初始位址，而在測試模式信號不被啓動時，位 址提供單元經由I/O緩衝器接收一外部初始位址並將此 初始位址設成外部初始位址。 位址提供單元最好包括一儲存初始位址之位址暫存器 ，此位址暫存器在測試模式信號被啓動時將初始位址設 定成一預定之初始位址，且位址暫存器經由I/O緩衝器 接收外部初始位址以將初始位址設定成外部初始位址， 及一提供位址之位址遞增單兀，位址遞增單元在存取前 初始化位址成爲初始位址，並回應一位址遞增時鐘信號 在存取期間增加位址。 當位址包括高位址，及低位址，位址提供單元最好包 括儲存高位址之高位址暫存器，儲存初始低位址之低位 址暫存器，低位址暫存器在測試模式信號被啓動時，低 位址暫存器將低初始位址設給預定低初始位址，位址暫 存器經由I/O緩衝器接收外部初始低位址以設定初始低 位址成爲外部初始低位址，及提供低位址之計數器，計 數器在存取前初始化低位址成爲初始低位址値，計數器 回應位址遞增時鐘信號而自初始低位址增加低位址。 在此情況下，第一位址暫存器不論測試模式信號被啓 動與否皆最好接收一外部高位址。 第一位址暫存器最好在測試模式被啓動時將高位址設 定成預定高位址，並在測試模式不啓動時經由I/0緩衝 器接收外部高位址以初始化高位址成爲外部高位址。 爲了達到本發明之另一方面，記憶體裝置之實現爲包 -12- 530206 五、發明說明（11) 括複數個記憶體單元之記憶體單元陣列’ 1 /0緩衝器’ 位址提供單元’及位址解碼器。位址提供單元回應測試 模式信號而提供一位址。位址提供單元在存取記憶體單 元陣列之前將位址初始化成爲初始位址’並在存取期間 將初始位址遞增。位址解碼器回應位址而允許記憶體單 元陣列被存取。位址提供單元，在測試模式信號被啓動 時，將初始位址設定成一預定初始位址’且在測試模式 信號不被啓動時’位址提供單元經由1/0緩衝器接收外 部初始位址而將初始位址設成外部初始位址。 位址提供單元最好包括儲存初始位址之位址暫存器， 在測試模式信號爲啓動時將初始位址設成預定初始位址 之位址暫存器；及經由I/O緩衝器接收外部初始位址以 將初始位址設成外部初始位址之位址暫存器，及提供位 址之位址遞增單元，位址遞增單元在存取前初始化位址 成爲初始位址，且位址遞增單元回應位址遞增時鐘信號 在存取期間增加位址。 當位址包括一高位址及一低位址時，位址提供單元最 好包括儲存高位址之高位址暫存器，儲存初始低位址之 低位址暫存器，低位址暫存器在測試模式信號被啓動時 將低初始位址設定成一預定低初始位址，此位址暫存器 經由I/O緩衝器接收外部初始低位址以將初始低位址設 成外部初始低位址，及提供低位址之計數器，計數器在 存取前初始化低位址成爲初始低位址且回應一位址遞增 時鐘信號自初始位址增加低位址。 -13- 530206 五、發明說明（12 ) 第一位址暫存器不論測試模式信號爲啓動與否皆最好 接收一外部高位址。 最好是當測試模式爲啓動時，第一位址暫存器將高位 址設成一預定高位址，而在測試模式爲不啓動時經由 I/O緩衝器接收外部高位址以初始化高位址成爲外部高 位址。 爲了達到本發明之另一方面，操作記億體裝置之方法 包括： 提供一測試模式信號； 提供控制對一記憶體單元之存取之指令，提供指令包 括： 當測試模式信號爲啓動時設定指令成爲預定之內部指 令，且 在測試模式信號不啓動時，將指令設成自外部電路接 收之外部指令； 提供位址以回應指令；及 回應該位址而允許記憶體單元陣列被存取。 爲了達到本發明之另一方面，操作記憶體裝置之方法 包括： 提供一測試模式信號； 提供一位址以存取記憶體單元陣列； 回應此位址而允許記憶體單元陣列被存取’位址之提 供包括： 當測試模式信號被啓動時，在存取前，初始化位址成 -14- 530206 五、發明說明（13) 爲一預定初始位址； 當測試模式信號爲非啓動時，在存取前’初始化位址 成爲自外部電路接收之外部初始位址； 在存取期間遞增位址。 圖式之簡單描述 第1圖係方塊圖，顯示傳送序列存取記憶體； 第2圖係一時序圖，顯示測試具有序列存取功能之位 址多工器記憶體之傳統方法之作業； 第3圖爲根據本發明之第一實施例之記憶體裝置之方 塊圖； 第4圖爲顯示第一實施例中之記憶體裝置之作業之時 序圖； 第5圖爲顯示記憶體裝置之位址圖之圖； 第6圖爲在第二實施例中之記憶體裝置之方塊圖； 第7圖爲在第三實施例中之記憶體裝置之方塊圖； 第8圖爲顯示第三實施例中之記憶體裝置之作業之時 序圖。 較佳實施例之描述 根據本發明之序列存取記憶體之實施例將在以卜爹考 附圖而被詳細描述。 第一實施例 第一實施例中之記憶體裝置執行序列存取。如第3圖 所示，記憶體裝置包括測試電路1，1/0緩衝器2 ’指令 暫存器控制電路3，位址暫存器控制電路4，暫存器控 -15- 530206 五、發明說明（14) 制時鐘產生器5，位址遞增時鐘產生器6，指令暫存器 7 I -7 n，指令解碼器8，位址暫存器9 i - 9 μ + l，計數器 1 〇 1 -1 〇μ，位址解碼器1 2，及一記憶體單元陣列1 3。記 憶體單元陣列1 3包括排列成列及行之記憶體單元。指 令暫存器7 i -7Ν及指令解碼器8構成一指令提供單元1 5 ’其提供決定記憶體裝置之作業模式之內部指令。位址 暫存器+ l及計數器IO^IOm構成位址提供單元16 ’其提供給欲被存取之記憶體單元一位址。 測試電路1在測試記憶體裝置期間啓動測試模式信號 1 a。即是，測試模式信號1 a代表記憶體裝置是否在測試 模式中作業。測試模式信號1 a被輸出至指令暫存器7 !-7m及位址暫存器。應注意的是，位址暫存器9m+1-9m + l在第一實施例中並不具有測試模式信號1 a。 I/O緩衝器2自外部電路（未示）接收一組信號I/〇0-I/O 。信號I/O o-I/O P-i傳送包括由外部電路給予之外 部初始位址及外部指令之測試圖案。 外部指令由N個指令値CM%-CMeN代表，而外部初始 位址由（M + L)個外部初始位址値A Re 1 - A Re M + L所代表， 其中N，M及L爲整數。N，M及L係基於記憶體裝置 之大小被決定。詳細地說，在外部初始位址値ARe!-AReM + L之間外部初始位址値AR% -AReM代表欲首先被存 取之記憶體單元之初始低位址，而外部初始位址値 A R e Μ + ! - A R e M + L代表初始高位址。 N指令値CM^-CM、之每一個及（M + L)個外部初始位 -16- 530206 五、發明說明（15) 址値ARei-AReM + L之每一個係由P個位元構成，每個位 元分別與I/O信號I/Og-1/Om相關。 信號I/O〇-I/OP」由I/O緩衝器2解多工以分別傳送外 部指令値CM^-CM、至指令暫存器7^7N，及分別傳送 外部初始位址値AR^-AReM + L至位址暫存器9K9M + L。 然而，當記憶體裝置在測試模式中操作時，N個外部 指令値CM^-CM、並不被輸入至I/O緩衝器。此外，在 (M + L)個外部初始位址値ΑΚΛ-ΑΙ16Μ + ί之間，祇有外部 初始位址値AReM+i-AReM + L被輸入I/O緩衝器2。即是 ，當記憶體裝置在測試模式中操作時，外部初始位址値 ΑΙ^-ΑΙ^μ並被不輸入至I/O緩衝器2。在測試模式期間 ，記憶體裝置在沒有外部指令値CM%-CMeN及外部初始 位址値ΑΙΙ%_ΑΙ^Μ的情況下作業。 指令暫存器控制電路3回應指令暫存器控制信號3 a 以依序啓動指令暫存器7i-7N。 位址暫存器控制電路4回應位址暫存器控制信號4a 以依序啓動位址暫存器+ 暫存器控制時鐘產生器5回應外部時鐘信號5 a以發 展暫存器控制時鐘信號5b。暫存器控制時鐘信號5b被 輸出至指令暫存器7i_7N及位址暫存器+ L，因此， 指令暫存器7!-7n及位址暫存器+ L之啓動係由暫存 器控制時鐘信號5b所定時。 位址遞增時鐘產生器6回應另一外部時鐘信號6a以 發展一位址遞增時鐘信號6b。位址遞增時鐘信號6b被 -17- 530206 五、發明說明（16) 輸出至計數器1〇ι-10Μ。 指令暫存器7!-7N儲存指令値CMi-CMN，指令値 CM i-CMN代表決定記憶體裝置之作業模式之內部指令。 指令値CM ^CMn之儲存係回應測試模式信號la而被 執行。當測試模式信號1 a不被啓動時，指令暫存器7 !-7N分別閂鎖外部指令値CM%-CMeN以在其內儲存他們。 指令暫存器，回應指令暫存器控制信號3a，與至 I/O緩衝器2之外部指令値CM%-CMeN之輸入同步地依 序被啓動。當被啓動時，指令暫存器7!-7N分別閂鎖外 部指令値CM^-CNTn，並將指令値CM^CMn設成外部 指令値 另一方面，當測試模式信號1 a被啓動時，指令暫存 器7^7^^分別將指令値CM^CMn設成預定之指令値。即 是，指令暫存器7r7N拒絕接收外部指令値CM^-CM、 。指令暫存器7 ! -7N之這個作業刪除在記憶體裝置之測 試時間對外部指令値之輸入的需要。 可以是外部指令値或預定指令値CM^ CMN被輸出至指令解碼器8。 指令解碼器8將指令値CM i-CMN解碼以決定欲在記 憶體裝置中被執行之內部指令。指令解碼器8提供計數 器1〇!_ 1〇m給內部指令。 位址暫存器+ L分別儲存初始位址値AR^ARm + l 。初始位址値AR^ARm + l代表在一序列存取中欲被首先 存取之記憶體單元之初始位址。詳細而言，初始位址値 -18- 530206 五、發明說明（17) ARi-ARM代表在序歹U存取中欲被首先存取之記憶體單充 之初始位址。另一*方面’初始位址値ARm + i- ARm + l代表 初始高位址。 在位址暫存器9 1 - 9 μ + L之中，位址暫存器9 ! - 9 μ回應 測試模式信號1 a。當測試模式信號1 a被啓動時，位扯 暫存器9广~分別閂鎖外部初始位址値AR^-AR、。位 址暫存器8^8M，回應位址暫存器控制信號4a，而與至 I/O緩衝器2之外部初始位址値ΑΙΙ^-ΑΙ^μ之輸入同步 地依序被啓動。當啓動時，位址暫存器Si-SM分別閂鑛 外部初始位値ΑΚΛ-ΑΙ^Μ，並將初始位址値AURm設 成外部指令値ARei-AReM。另一方面，當測試模式信號 la被啓動時，位址暫存器9K9M分別將初始位址値AI A R μ設成預定初始位址値。 初始位址値AR^ARm被分別自位址暫存器9Κ9Μ輸出 至計數器1〇i-1〇m。 剩餘的位址暫存器9M + 1-9M + L並不回應測試模式信號 la。位址暫存器9M + 1-9M + L分別閂鎖外部初始位址値 AReM+i-AReM + L以將其儲存爲初始位址値ARm+i-ARm + l 。位址暫存器9m + 1-9m + l，回應位址暫存器控制信號4a ，而與至I/O緩衝器2之外部初始位址値AReM+1-AReM + Lj之輸入同步地被依序啓動。當啓動時，位址暫存 器9M+1-9M + L將初始位址値ARM+1-ARM + L設定成外部初 始位址値 AReM+1-AReM + L。 因爲在序列存取期間之所有被存取之記憶體單元具有 -19- 530206 五、發明說明（18) 相同的高位址，所以，代表被存取之記憶體單元之高位 址之位址値aarm + 1-aarm + l分別與代表初始高位址之 初始位址値arm + 1-arm + l相同。初始位址値arm + 1-ARm + l被輸出至位址解碼器12，而位址解碼器12將初 始位址値ARm+i-ARm + l辨識成爲位址値AARm + i- AARm + l。 計數器1〇i-1〇m分別產生位址値AAR^AARm，其代表 欲被存取之記憶體單元之低位址。在序列存取開始時， 計數器自位址暫存器9^9”接收初始位址値以 初始化位址値AARi-AARM成爲初始位址値ARi-ARM。 在序列存取期間，計數器分別遞增位址値 AARi-AARM，藉以遞增被存取之記憶體單元之低位址。 位址値AAR!-AARM之遞增與位址遞增時鐘信號6b同步。 又，計數器1 〇 1 -1 〇m回應由指令解碼器8提供之內部 指令而控制位址値AAR^AARm。計數器IO^IOm輸出位 址値A A R i - A A R μ至位址解碼器1 2。 位址解碼器1 2自計數器1 〇 ! -1 〇μ接收位址値AAR !-AARM，並自位址暫存器9m+i-9m + l接收位址値八八1^+1-A A R μ + l。位址解碼器1 2將位址値A A R 1 - A A R μ + l解碼以 允許記憶體單元陣列1 3中之記憶體單元之一被存取。 記憶體裝置進一步包括用於將資料寫入記憶體單元之 寫入驅動器，及用於自記憶體單元讀取資料之感測放大 器。熟悉此領域之技藝人士將能輕易了解記憶體裝置之 組態而不需要詳細的解釋。 第4圖係一時序圖，顯示在測試期間記憶體裝置之作 -20- 530206 五、發明說明（19) 業。在時間A，當記憶體裝置之測試開始時，測試電路 1啓動測試模式信號1 a。 指令暫存器7 ! -7N，回應測試模式信號1 a，分別將儲 存於內之指令値CM ^CMn設成預定指令値。指令値 CM^CMn並不被信號I/〇G-I/〇P_i之輸入影響，且祇由測 試模式信號1 a所控制。 之後，指令解碼器8將指令値CM i-CMw解碼以決定 欲在記憶體裝置中被執行之內部指令。被設成預定指令 値之指令値CM ! -CMN使指令解碼器8在測試記憶體裝 置期間提供一預定內部指令。 同時，位址暫存器9 ! -9m，回應測試模式信號1 a，分 別將儲存於其內之初始位址値AR^ARm設成預定初始位 址値。初始位址値ARi-ARM並不被I/O信號I/Oo-I/On 之輸入影響，且祇由測試模式信號1 a控制。初始位址 値ARi-ARm被分別輸出至計數器10ι-10Μ。計數器10丨-1〇Μ將位址値AAR^AARm初始化成爲初始位址値AR!-ARM。使得初始低位址在測試記憶體裝置期間被預定。 之後，位址暫存器控制信號4a在時間B至時間C期 間內爲被啓動的。在位址暫存器控制信號4 a被啓動的 同時，外部位址値AReM + 1-AReM + L係依序輸入至I/O緩 衝器2。位址暫存器控制電路4依序啓動位址暫存器 9Μ + 1-9Μ + ί而不需要啓動位址暫存器9i-9M。位址暫存器 9M + 1-9M + L分別閂鎖外部初始位址値AReM+1-AReM + L以做 爲初始位址値ARM + 1-ARM + L而儲存於其內。初始位址値 -21- 530206 五、發明說明（2〇) ARM+1-ARM + L被輸出至位址解碼器12，而位址解碼器12 則以位址値aarm + 1-aarm + l接收他們。 參考第5圖，序列存取之初始位址包含由初始位址値 ARm+1-ARm + l代表之初始高位址及由初始位址値ARi-ARm代表之初始低位址。 序列存取在時間D開始。位址解碼器1 2將位址値 AARpAARm + l解碼以自記憶體單元陣歹IJ 13選取一記憶 體單元。位址解碼器1 2允許被選取之記憶體單元被存 取。 在每個對記憶體單元之存取後，位址値AAR^AARm 由計數器1 〇 i -1 〇M增加，使得欲被存取之記憶體單元之 位址被遞增。被存取之位址之遞增達到對記憶體單元陣 列1 3之序列存取。 在第一實施例中，在測試模式期間之指令之輸入並不 被需要，因此輸入測試圖案之輸入循環數目被減少。此 外，在測試模式期間之初始低位址之輸入亦不被需要， 因此，更進一步減少輸入測試圖案之輸入循環數目。輸 入循環之減少縮短了測試時間，同時亦減少測試圖案之 複雜度。減少之測試時間及複雜度對執行記憶體裝置之 可靠度測試及LFT(Loose Function Test)是很重要的。 第二實施例 在第二實施例中，指令暫存器7K7N及指令解碼器8 之作業被修正。在第二實施例中，記憶體裝置之組態除 了指令暫存器7 i -7N及指令解碼器8外，皆與第一實施 -22- 530206 五、發明說明（21) 例中之記憶體裝置相同。此後，如第6圖所示，修改之 指令暫存器7 1 -7n及指令解碼器8分別由指令暫存器 27^271^及指令解碼器28標示。 在第二實施例中，測試模式信號1 a被輸出至指令解 碼器28而不是指令暫存器27!-27N ° 雖然測試模式信號1 a不被啓動，但是指令暫存器 27i-2 7N係與外部指令値CM^-CM、之序列輸入同步地 被依序啓動。指令暫存器27 1 -27n分別問鎖外部指令値 並分別設定指令値CMei-CMeN成爲外部指令 値CMei -CMeN。指令暫存器27 1 - 27n分別輸出指令値 C M i - C Mn至指令解碼器2 8 ° 另一方面，雖然測試模式信號1 a被啓動’指令暫存 器2 7 1 - 2 7 N由指令暫存器控制電路3關閉’且外部指令 値之輸入不被執行。或者，指令解碼器28 回應測試模式信號1 a而對計數器1 0 1 -1 0 μ提供預定之內 部指令，藉以刪除外部指令値CMei_CMeN之輸入之需要。 第二實施例中之記憶體裝置亦減少輸入測試圖案之輸 入循環數。 此外，第二實施例中之記憶體裝置在作業速度及晶片 大小上是較佳的。在第二實施例中，測試電路1係連接 到指令解碼器28而不是到指令暫存器27i_27n。測試電 路1之連接減少傳送測試模式信號1 a之信號線之電容 ，並減少所佔據之面積。 第三實施例 -23- 530206 五、發明說明（22) 在第三實施例中，位址暫存器t^M + L之作業被修改 。第三實施例中之記憶體裝置之組態除了位址暫存器 9 + L外與第一實施例者相同。此後，如第7圖所示， 修改之位址暫存器+ l分別由位址暫存器29^29^! + !^ 標示。 在第三實施例中，所有位址暫存器29^2 9M + L皆回應 測試模式信號1 a。當測試模式信號1 a不被啓動時，位 址暫存器29M + 1-29M + L同步於外部初始位址値AR%-AReM + 1之序列輸入而依序被啓動。位址暫存器29,-2 9M + L分別閂鎖外部初始位址値ΑΙΙ^-ΑΙ^μη並分別將初 始位址値ΑΙ^-ARm + l設成外部初始位址値ΑΙ^-ΑΙΙ、^ 。位址暫存器29^2“^分別輸出外部初始位址値AR%-AReM + L做爲初始位址値AR^-ARm + l。 另一方面，當測試模式信號1 a被啓動時，位址暫存 器29^29^^分別將初始位址値ARM+1-ARM + [jS成預定 初始位址値。位址暫存器29 P29M + L並不自I/O緩衝器2 接收外部初始位址値ARS-AR/m + l。位址暫存器291-2 9 M + L 分別輸 出預定 初始位 址値做 爲初始 位址値 A R 1 -ARm + l。 初始位址値A R 1 - A R μ係輸出至計數器1 〇 1 -1 0 μ，且計 數器IOMOm分別將位址値AAR^AARm初始化成爲初始 位址値ARi-ARm。計數器ΙΟΜΟμ提供位址値AARi-AARm 給 位址 解碼器 12 。 同時，初始位址値ARM+1-ARM + L被輸出至位址解碼器 -24- 530206 五、發明說明（23) 12，位址解碼器12辨識初始位址値ARm + 1-ARm + l做爲 位址値AARm+1-AARm + l。位址解碼器12將位址値 AAHARm + l解碼以選取一記憶體單元。位址解碼器 1 2允許所選取之記憶體單元被存取。 第8圖爲一時序圖，顯示第三實施例中記憶體裝置之 作業。在時間Η，當記憶體裝置之測試開始時’測試電 路1啓動測試模式信號1 a。 指令暫存器7 i -7N，回應測試模式信號1 a，分別將儲 存在內之指令値C Μ 1 - C M n設成預定指令値。指令値 CMi-CMN不會被I/O信號I/O。-I/OΡ-!之輸入所影響，且 祇由測試模式信號1 a控制。 指令解碼器8將指令値CM i-CMN解碼以決定欲在記 憶體裝置中執行之內部指令。設成預定指令値之指令値 CM i -CMN使指令解碼器8在測試記憶體裝置期間提供一 預定內剖指令。 同時，位址暫存器+ l回應測試模式信號1a而分 別將初始位址値AR^ARm + l設成預定初始位址値。初始 位址値AR^ARm + l並不被信號I/〇G-I/〇p-i之輸入影響’ 且祇由測試模式信號la控制。在初始位址値AR^-ARm 之間，初始位址値AR^ARm分別被輸出至計數器ι〇ι-1 〇 μ。計數器1 0 ! -1 〇 M分別將位址値A A R1 - A A R μ初始化 成爲初始位址値AR! -ARM。這使得初始低位址在測試記 憶體裝置期間被預定。計數器1 0 ! -1 0M分別將位址値 AARi-AARm輸出至位址解碼器12。 -25- 530206 五、發明說明（24) 另一方面，初始位址値ARM + 1-ARM + L被直接輸出至位 址解碼器1 2。位址解碼器1 2辨識初始位址値ARM + i -ARm + l 做爲位址値 AARm+i-AARm + l0 之後，序列存取在時間J開始。位址解碼器1 2將位 址値AAR^AARm + l解碼以選取記憶體單元陣列13之一 記憶體單元。位址解碼器1 2允許被選取之記憶體單元 被存取。 在對於記憶體單元之每一個存取之後，位址値A AR!-A ARM由計數器1 0 ! -1 0M增加，使得欲被存取之記憶體 單元之位址遞增。被存取之位址之遞增達到對記憶體單 元陣列1 3之序列存取。 在第三實施例中，記憶體裝置不需要外部指令及初始 位址之輸入，因此減少了輸入測試圖案之輸入循環數目。 雖然本發明已以較佳型式被描述，應了解的是，較佳 型式之揭示在細節方面可被改變，且可有組件之組合排 列而不偏離本發明之精神及範圍，如下列申請專利範圍 所界定者。 符號之說明 1 1 a2,102 3.103 4.104 5.105 測試電路 測試模式信號 I/O緩衝器 指令暫存器控制電路 位址暫存器控制電路 暫存器控制時鐘產生器 -26- 530206 五、發明說明（25) 6,106 位址遞增時鐘產生器 τ^Τν,ιοτ,-ιοτν 指令暫存器 8,108 指令解碼器 9i-9m + l, 1 09,- 1 09m + l 位址暫存器 1 0 1 -1 0 μ ? 1 1〇ι~1 1〇μ 計數器 12,112 位址解碼器 13,113 記憶體單元陣列 15 指令提供單元 16 位址提供單元 105a 外部時鐘信號 105b 暫存器控制時鐘信號 106a 外部時鐘信號 106b 位址遞增時鐘信號 I/O〇-I/Op.i I/O信號 ARi - ARm + l 初始位址 CM!-CMn 指令値 AARj - AARm + l 位址値 CMei-CMeN 外部指令値 -27-