JPH01118889A - 画像メモリのアドレス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像メモリに好適なアドレス回路に関する。

〔従来の技術〕

標本化して量子化した画像信号を所定時間遅延する手段
やかかる画像信号を記憶する手段としての画像メモリは
、高画質テレビジョンシステム。

高機能ビデオテープレコーダ、ゲイジタルテレビジｌン
システムなどの基本的構成要素として、使いやすく汎用
性に富むことが要求される。従来、このようなシステム
に用いられる画像メモリには、ビット当たプのコストが
安くて汎用のダイナミックランダムアクセスメモリが複
数個並列に用いられていた。しかし、１チツプ当たシの
記憶容量が２５６にビットや１Ｍビットと大容量化して
くると、画像信号処理で必要とするメモリ容量が１チツ
プの集積回路（以下、ＩＣという）で実現できる様にな
汎従来の複数個並列に接続する方法では、メモリ容量の
利用効率が悪くなってしまう〇そこで、日経エレクトロ
ニクス　１９８５年２月１１日号１）ｐ、２１９−２２
９の長兄、原らによる［テレビやＶ’ｌ’Ｈのフィール
ド、メモリ用３２０行×７００列構成の画像専用直列入
出力盤ダイナミック、メモリ」と題する論文に述べられ
ている様に、水平走査線に対応するデータを直列に高速
入出力できる専用のダイナミックメモリが考案された・
さらに、最近では、高機能、多機能化を安価に実現する
ため、アドレス発生回路等多数の論理回路が同一のチッ
プ内に集積される様になってきた０しかし、ＩＣＥ内蔵
される論理回路が増大化するとともに、ＩＣＩＩ造後の
良品、不良品の選別に際して、従来から行なわれている
メモリの動作確認に加えて論理回路の動作確認も行なう
必要性がでてきた。

かかる論理回路の動作確認を行なう方法としては、従来
、ＩＣの出力ビンを新たに設けて行なう方法やＩＣチッ
プ上に動作確認用の端子を設ける方法などがある。

〔発明が解決しようとする問題点〕

しかし、一般に、ＩＣにおいては、外部ビン数が少ない
方が好ましく、このように、論理回路の動作７１認のた
めに外部ビン数を増大されることは問題があるし、また
、ＩＣチップ上に動作確認の丸めの端子を設けることは
、チップサイズの大型化をまねくし、動作確認用測定器
側にも特殊な端子が必要となって、測定用治具の複雑化
をまねく吟の問題があった◎ 本発明の目的は、かかる問題点を解消し、ＩＣの外部ビ
ン数を従来の１１にして、容易に論理回路の動作確認が
できるようにしたメモリのアドレス回路を提供すること
にある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明は、第１゜第２のア
ドレスデータのいずれかを選択するアドレスセレクト回
路と、選択されたアドレスデータを保持するアドレスレ
ジスタと、該保持されたアドレスデータの特定順位のビ
ットとメモリの読み出しデータとのいずれかを選択する
データセレクト回路と、該アドレスレジスタに保持され
たアドレスデータの各ビットの順位を変更するアドレス
シフト回路とを設け、前記＃１１のアドレスデータを発
生されたアドレスデータとし、前記第２のアドレスデー
タを該アドレスシフト回路の出力アドレスデータとする
。

〔作用〕

発生されたアドレスデータはアドレスセレクト回路で選
択されてアドレスレジスタに取シ込まれ、さらに、アド
レスデ−タに送られてメ七りのデータ書き込み、データ
読み出しもしくはり７レツシ為が行なわれる・メモリで
のこれらの動作が終ると、アドレスレジスタに保持され
ているアドレスデータは、アドレスシフト回路でビット
順位が変更され、アドレスセレクト回路でアドレスシフ
ト回路の出力アドレスデータが選択されてアドレスレジ
スタに取シ込まれる一連の動作が次のアドレスデータが
発生されるまで繰シ返えされる０そして、この一連の動
作が行なわれている間、データセレクト回路はアドレス
レジスタの出力アドレスデータの特定順位のビットを選
択して出力している＠アドレスレジスタの出力アドレス
データの特定順位のビットは、発生されてアドレスレジ
スタに保持されたアドレスデータのビットの１つであっ
て、アドレスシフト回路の作用によシ、上記動作の１回
にこの特定順位のビットとなるこのアドレスデータのビ
ットが移っていくから、データセレクト回路からはこの
発生されたアドレスデータの各ビットが順位の順に選択
出力される、〔実施例〕 以下、本発明の実施例を図面によって説明するＯ第１図
は本発明によるメモリのアドレス回路の一実施例を示す
ブロック図であって、１はメモリに書き込むためのディ
ジタル信号Ｄ□、の入力端子、２は出力端子、３はシリ
アル−パラレル変換回路（以下、ｓｐ変換回路という）
、４は入カパツ７アレジスタ、５はメモリセルアレイ、
６は出：ｌ（ッ７アレジスタ、７はパラレル−シリアル
変換回路（以下、ＰＳ変換回路という）、８はメモリの
書き込み、読み出し、リフレッシ為をするアドレスを制
御するアドレス制御回路、９はアドレスセレクト回路、
１０はアドレスレジスタ、１１はアドレスシフト回路、
１２はデータセレクト回路、１３はアドレス制御回路８
を動作させるためのクロックＣＬＫの入力端子、１４は
アドレスセレクト回路９及びデータセレクト回路１２の
制御信号’ｌ’ｍｓ’ｌ’の入力端子、１５はアドレス
レジスタ１０の動作信号ＴＣにの入力端子、１６はアド
レスデコーダ、１７はテスト回路である。

同図において、入力端子１から入力されるシリアルデー
タのディジタル信号Ｄ１ｍｌはＳＰ変換回路３で例えば
ｍビットのパラレルデータのディジタル信号に変換され
、ｍビットの入力バッファレジスタ４に転送された後、
メモリセルアレイ５にｍビット単位で書き込まれる。ま
た、このメモリセルアレイ５から読み出され７（ｍビッ
ト単位の各データはｍビット単位で出力バッファレジス
タ６に転送され、さらに、ＰＳ変換回路７に転送されて
シリアルデータのディジタル信号に変換される・そとで
、メそリセルアレイ５は、ＳＰ変換回路３またはＰＳ変
換回路７でｍビットのシリアルなデータを入力または出
力する間に、書き込み、読み出し、リアレッジ為の動作
をする必要がある。

データの１ビツトをＳＰ変換回路３へ入力する時間を１
．とすると、ｍビット入力するＫはｍ”ｔｌの時間が必
要となシ、メそすの読み出し、書き込み、す７レツシ＆
に要する時間が等しいとすると、それぞれの動作に使う
ことのできる時間は−ｍ　＠　ｔ１以下となる。従って
、アドレス制御回路８はＳＰ変換回路５、ＰＳ変換回路
７に同期したカウンタ回路を内蔵し、書き込み、読み出
しのアドレスを制御する０また、リフレッシュの必要に
応じて同様に制御を行なう＠すなわちアドレス制御回路
８の動作クロックＣＬＫとしてはＳＰ変換回路５及びｐ
ｓ変換回路７と向−の動作信号が用いられ、入力端子１
３から入力される〇 次に、テスト回路１７の動作を説明する〇アドレスセレ
クト回路９は、データ書き込み、データ続出しもしくは
り７レツシエの通常のメモリの動作時には、アドレス制
御回路８の出力アドレスを選択する。この出力アドレス
はアドレスレジスタＩＯＫ転送されて保持され、アドレ
スデコーダ１６とアドレス制御回路８とに加えられる。

このとき、データセレクト回路１２はＰＳ変換回路７か
らのデータＤ　６ｕ％を選択し、出力端子２にメモリの
読み出しデータとして出力する。

メモリが上記の通常の動作を行なわない期間では、アド
レスセレクト回路９はアドレスレジスタ１０の出力アド
レスがアドレスシフト回路１１でビットシフトされたア
ドレスを選択し、これをアドレスレジスタ１０が取シ込
む・また、データセレクト回路１２はアドレスレジスタ
１０の出力アドレスの特定のビットを選択する・アドレ
スレジスタ１０は動作信号１５によってアドレスセレク
ト回路９によって選択されたアドレスシフト回路１１の
出力アドレスを取〕込むので、出力端子１２には、アド
レスレジスタ１０の出力アドレスを構成する各ビットが
順番に出力される。

このようにして、データの出力端子からアドレスを出力
することができ、ＩＣの出力端子数を増加することなく
、アドレス発生回路の動作確認を行なうことができる。

第２図は第１図におけるテスト回路１７の一具体例を示
す構成図であって、１８１〜１８（Ｌはアドレス制御回
路８、出力端子が接続されたアドレスセレクト回路９の
一方の入力端子、１９＆〜１９＋１はアドレスレジスタ
１０の出力端子、２０ａ〜２０（ｌ及び２５はクロック
入力（すなわち、入力端子の制御信号’Ｌ’ＦｆＳ！’
）がハイレベルのときく入力信号の論理レベルを反転し
て出力するクロックドインバータ、２１ａ〜２１（Ｌ及
び２４はこのりμツク入力がローレベルのときく入力信
号の論理レベルを反転して出力するクロックドインバー
タ、２２ａ〜２２１はクロック信号（すなわち、入力端
子１５からの動作信号’１’ＧＫ）の立ち下がシのタイ
ミングで動作するＤフリップ７０ツブ（以下、ＤＦＦと
いう）、２５は出力バッ７ア用インバータ、２６はＰＳ
変換回路７（第１図）の出力データの入力端子であシ、
第１図と対応する部分には同一符号をつけている。

第２図において、ここでは、アドレスは４ビツト構成と
する。アドレスレジスタＩＯにおいて、ＤＦ　Ｆ　２２
１ＬＯ回出力がアドレス最上位ピッ）ＡＵであ！り、　
Ｄ　Ｆ　Ｆ　２２ｃＬＯｉ出力がアドレスの最下位ビッ
トＡ５である＠データセレクト回路１２において、クロ
ックドインバータ２４０入力信号がアドレスの最上位ビ
ットＡＯであ）、クロックドインバータ２５には入力端
子２６を介してＰＳ変換回路７（第１図）の出力データ
が供給される◎ アドレスセレクタ回路９においては、クロックドインバ
ータ２０ａにアドレス制御回路８（第１図）の出力アド
レスの最上位ビットが入力端子１８ａを介して、クロッ
クドインバータ２０　ｂ　Ｋ同じく次に上位のビットが
入力端子１８１）を介して、クロックドインバータ２０
０に同じくさらに次に上位のビットが入力端子１８ｃを
介して、クロックドインバータ２０（ｌに同じく最下位
ビットが入力端子１８ｄを介して夫々供給され、また、
クロックドインバータ２１ａＫは、アドレスレジスタ１
０の出力アドレスの２番目の上位のビットＡ１がアドレ
スシフト回路１１によって最上位ビットシフトされて供
給され、クロックドインバータ２１　ｂｊｃは、同じく
３番目に上位のピッ）Ａ２が２番目に上位のビットにシ
フトされて供給され、クロックドインバータ２１ｃには
、同じく最下位ピッ）ＡＭが３番目に上位のビットにシ
フトされて供給され、クロックドインバータ２１（ｌに
は、同じく最上位ビットＡＯが最下位ビットにシフトさ
れて供給される・したがって、アドレスシフト回路１１
は、（ＡＤ、ＡＩ、Ａ２゜Ａ３）で表わされるアドレス
レジスタ１０の出力アドレスを（Ａｔ、Ａ２．Ａ３．Ａ
Ｏ）に変換してアドレスセレクト回路９に供給する。

次に１　この具体例の動作を第３図を用いて説明する０
なお、同図において、第２図に対応する信号には同一符
号をつけている・ いま、入力端子１４から入力される制御信号ＴＥＳ　Ｔ
ｉＥハイＬ／ヘルとすると、アドレスセレクト回路９で
は、クロックドインバータ２０ａ〜２０（Ｌが作動して
アドレス制御回路８（第１図）の出力アドレスを選択し
、データセレクト回路１２はメモリの読み出しデータＤ
。Ｏｆを選択する◎つまシ、メモリの読み出し、書き込
みあるいはり７レツシ工時には、これらに必要なアドレ
ス制御回路８の出力アドレスがアドレスセレクタ回路９
で選択され、アドレスレジスタ１０を介してアドレスデ
コーダ１６に与えられることＫよシ、出力端子２からは
メモリの読み出しデータが得られる。

次に、制御信号’１’Ｒ８Ｔがローレベルになると（時
刻ｔ、）、データセレクト回路１２ではクロックドイン
バータ２４が作動し、アドレスレジスタ１０の出力アド
レスの最上位ビットＡＯを選択し、出力バッファ用イン
バータ２５を介して出力端子２に出力する・このとき、
アドレスレジスタ１０は、ＤＦ１’２２ａ　〜２２ｄに
よシ、制御信号’Ｌ’１８’ｌ’がローレベルに反転す
ると（時刻ｔ２）、その立下ル時点でアドレスシフト回
路１１でシフトされたアドレス（ａｔ、ａ２．　　ａ５
．ａＯ）がアドレスセレクト回路９で選択されてアドレ
スレジスタ１ｏにとシ込まれる◎従って、アドレスレジ
スタ１０の出力アドレス最上位ビットはａｌとなシ、出
力端子２からピッ）ａｔが出力される＠その後、動作信
号ＴｃＸが立ち下がる時刻ｔ２＊　　ｔ３　毎にアドレ
スレジスタ１０の出力アドレスの各ビットがシフトされ
て再びアドレスレジスタ１０に取プ込まれ、これによシ
、ピッ）’２＊’５が順番に出力端子２から出力される
◎すなわち、出力端子２Ｖｃは、メモリの読み出しデー
タとアドレスの各ビットをＴ）ｉｆｓＴ信号によ）切替
え出力することができ、このアドレスの各ビットを時分
割して順番に１つずつ出力端子２から出力することがで
きる。

この具体例は４ビツトのアドレスについて構成した例で
あるが、アドレスは何ビットであっても同様に構成でき
、順次１ビツトずつ出力されて同様の効果が得られるこ
とは言うまでもない◎ところで、アドレスを時分割で１
ビツトずつ順番に出力するとき、第２図に示した具体例
では、第３図で示した様に、時刻ｔ、から時刻ｔ５４で
の時間が必要となシ、更に、アドレス数はメモリの容量
やシリアル−パラレル変換のビット数にもよるが、１Ｍ
ビットのメモリ容量で十数ビットになる・第１図で説明
したように、ｍビットのシリアル−パラレル変換を同期
ｔ、のクロック信号を用いて行な０たとき、データ読み
出し、データ書き込みまたはり７レツシ具に用いること
のできる時間は、先に説明したように、７ｍ”ｔ１１以
下である。従って、十数ビットのアドレスをこの時間内
で読み出す必要がある・ 第４図は本発明による画像メモリのアドレス回路の他の
実施例を示すブロック図であって、ｌａ〜１ｄはメモリ
の入力端子、２ａ〜２ｄは出力端子、Ｓ　ａ　〜５　（
ｌはｓｐ変換回路、４ａ〜４６は入カハッフアレジスタ
、５ａ〜５ｄはメモリセルアレイ、６ｈ〜６ｄは出力バ
ッ７アレジスタ、７ａ〜７ｄはｐｓ変換回路、１２ａ〜
１２（Ｌはデータセレクト回路、２７は外部から任意に
指定するシリアルな連続データのアドレスＳＡＤとアド
レス発生回路の動作を確認する状態（以下、　’Ｊ’１
ｉＳＴ４−ドという）を設定する信号（以下、Ｔｌ１ｉ
９’！’モ一ド設定信号という）の入力端子、２８はア
ドレス　′ＳＡＤを保持するレジスタ、２９はレジスタ
２８にアドレスＳＡＤをとル込むタイミングを決める制
御信号ＳＡ８の入力端子、３０はレジスタ２８にとシ込
んだアドレスＳＡＤと？ｌＢＴそ一ド設定信号を出力す
るタイミングを決める信号（以下、タイミング設定信号
ＴＡＳという）の入力端子、３１はデータ読み出し、デ
ータ書き込み、す７レツシエの各アドレスを制御するタ
イミング信号を発生するタイミング発生回路、５２はレ
ジスタ２８に入力したＴＥＳＴモード設定信号によシ’
Ｌ’ＢＳ’ｌ’モードであるか否かを判別して制御信号
ＴＦｉＳ’ｌ’を発生する’Ｉ’ＦｉＳ？モードデコー
ド回路、３３．　５４はアドレス線を選択するセレクト
回路、！５．５６．３７　はそれぞれ読み出しアドレス
のレジスタ（以下、Ｒレジスタという）、書き込みアド
レスのレジスタ（以下、Ｗレジスタという）、リフレッ
シュアドレスのレジスタ（以下％　Ｒａｔレジスタとい
う）、３８はＲレジスタ３５、Ｗレジスタ３６、Ｒｅｆ
レジスタ３７、アドレスシフト回路１１の出力アドレス
のいずれかを選択するアドレスセレクト回路、５９はア
ドレス値に１を加算するインクリメント回路、４０はア
ドレスレジスタ１００制御信号を選択するセレクト回路
、４１はタイミング発生回路のリセット入力端子、４２
はクロック入力端子であシ、第１図に対応する部分には
同一符号をつけている。

同図において、ＳＰ変換回路５ａ〜３４．入力バッファ
レジスタ４ａ〜４ｄ１メモリセルアレイ５ａ〜５（１，
出力バッ７アレジスタ６１〜６ｄ。

ＰＳ変換回路７ａ〜７（ｌからなるメモリの動作は、画
像データが入力端子１ａ、ｌｂ、ｌｃ、１４から４ビツ
トのパラレルデータとして入力され、ＳＰ変換回路Ｓａ
、５ｂ、５ａ、Ａｄが夫々入力端子１ａ、ｌｂ、１ｃ、
１（ｌ毎のシリアルなビット列をパラレルなビット列に
変換すること以外、第１図に示し九冥施例と同様である
。また、アドレスセレクト回路３８、アドレスレジスタ
１０、アドレスシフト回路１１、データセレクト回路１
２ａ〜１２（Ｌは第２図に示したのと同様に構成するこ
とができる。入力端子２７からはアドレスＳＡＤと’１
’ｌＳ’ｌ’モード設定信号とが入力されるが、たとえ
ば、アドレスＳＡＤの最後のアドレスデータの次に１ビ
ツトを設け、この１ビツトを？１８’Ｊ’モード設定用
ビットとして、アドレスＳ　ＡＤＫ’ｌ’　ＭＳ　’Ｌ
’モード設定信号を付加した形成としてもよい。

まず、この実施例のＴｌ５Ｔモードでないときの動作に
ついて説明する◎ 入力端子２９からの制御信号百ｒ百によシレジスタ２８
に取シ込まれたアドレスデータＳＡＤは、入力端子３０
からのタイミング設定信号ＴＡＳによシ、パラレルなア
ドレスデータとして出力される◎このアドレスデータと
インクリメント回路５９からのアドレスデータとのいず
れかがセレクト回路５３゜３４で、タイミング発生回路
３１の出力制御信号５ＥＬ−Ｒ，５ｌＩＬ−Ｗによシ、
選択され、それぞれ制御信号Ｗ、　Ｌ、　Ｒ，Ｌによシ
、Ｒレジスタ３５とＷレジスタ３６とに取シ込まれる・
このとき、Ｒ，ｆレジスタ３７は、制御信号Ｒ＠ｆ−Ｌ
Ｋよ）、インクリメント回路３９からのアドレスデータ
を直接域シ込む・かかる状態はメ七すが次のデータ読み
出し、゛　データ書き込み、もしくはＶフレッシユの動
作に入るまで保持される〇 次に１例えば、メモリがデータ読み出し動作に入るとき
Ｋは制御信号Ｒ，Ｓ１ｉ！Ｌによ〕、アドレスセレクト
回路３８でＲレジスタ３５の出力アドレスが選択され、
セレクト回路４０が出力する動作信号’ｌ’ｃにによシ
、アドレスレジスタＩＯＫ取シ込まれてアドレスデコー
ダ１６に転送される。これと同時に、アドレスレジスタ
１０に取シ込まれたアドレスデータはインクリメント回
路５９にも転送されてインクリメントされ、セレクト回
路３３を介してａレジスタ３５に取シ込まれる。

同様にして、データ書き込み、す７レツシ工時において
も、その動作毎にインクリメント回路３９でインクリメ
ントされたアドレスがＷレジスタ３６、Ｒ０ｆレジスタ
５７に夫々保持される・このように動作することによシ
、この実施例は、画像メモリ等の様にメモリに書き込み
、読み出すデータが連続性を有しているときく有効であ
る。

次に１この実施例の’Ｉ’ＢＳ’ｌ’モード時の動作を
第５図を用いて説明する。なお、第５図はこの実施例の
’ｒＦｉｓＴモード時の動作を示すタイミングチャート
である。

第４図、第５図において、ＳＰ変換回路３ａ〜３ｄ及び
ＰＳ変換回路７ａ〜７ｄの変換ビット数は３２ビツトと
して、入力端子４２からのクロックττＩと同期してそ
の立下シエッジ毎に１ビツトずつ入出力が行なわれ、メ
モリのデータ読み出し、データ書き込み、す７レツシエ
のそれぞれのときには、クロック「て１の８サイクル分
を割り合て、それらの動作がクロックτＬＫの３２サイ
クル中に同時に起こっても動作できる構成とし、また、
第５図では、ＴＥＳＴモード設定用ビットのデータがレ
ジスタ２８に入力された後の動作を示している＠タイミ
ング発生回路３１はＳＰ変換回路３ａ〜３ｄ及びｐｓ変
換回路７ａ〜７ｄの動作と同期したカウンタ回路を有し
、クロックでτ１“の３２サイクルに１回ずつデータ読
み出し、データ書き込みの制御を行ない、必要に応じて
リフレッシ為の制御を行なう◎ 時刻ｔ１以上前では、Ｒレジスタ３５、Ｗレジスタ５６
ｓ　　Ｒａｒ　レジスタ３７のアドレス値をそれぞれＲ
（Ｋ）。

Ｗ　（ＩＪｓ　Ｒａｔ（ロ）とする。入力端子１ａ〜１
１からの４ビツトのパラレルな画像データが、ＳＰ変換
回路３ａ〜３ｄで夫々のシリアルなビット列が８ビツト
パラレルに変換されることによｊｉ）、４Ｘ８＝＝３２
ビツトハラレルに変換されてメそりに書き込むため、メ
モリの容量を１Ｍビットとすると、アドレスは１３ビツ
トとなる。

まず、時刻ｔ、で入力端子４１からのリセット人力ＲＩ
Ｓがローレベルになると、クロックでτＹの立下シエッ
ジでタイミング発生回路３１のカウンタ回路が初期状態
となシ、その後のクロックＣＬＫから新たな動作が開始
する。次に１時刻ｔ１からクロックτ丁ＴＯ３サイクル
目の時刻ｔ２よシ最初のデータ読み出しサイクルとなシ
、制御信号Ｒ−〜。１゜がハイレベルとなる０それか゛
らクロックＣＬＫの１サイクル後に１　制御信号Ｔ　Ｈ
Ｓ　Ｔ−８＠ｌがハイレベルであることによシ、セレク
ト回路４０で制御信号Ｍ−Ｌが動作信号’１’ＣＫとし
て選択され、その立下シエッジでＲレジスタ３５のアド
レス値Ｒ（イ）がアドレスレジスタ１０に転送されて保
持される。

アドレスレジスタ１０に保持されたアドレス値Ｒ（３）
はインクリメント回路３９でインクリメントされてＲ（
Ｋ＋１）となシ、Ｒレジスタ５５に保持される。

これと共に、入力端子３０からのタイミング設定信号Ｔ
ＡＳの立下シエッジで転送される’１’１ｉｉＳ’ｌ’
モード転送ビットによ、９、Ｔｌ１ｉＳ’Ｉ’デコ一ド
回路３２から出力される制御信号’Ｅ’ＦｉＳＴがロー
レベルになシ、データセレクト回路１２ａがレジスタ１
０でのアドレス値Ｒ（Ｋ）の最上位ビットを選択し、　
出力Ｄｓｕｔ（ｌとして出力２ａＫ出力する。

時刻１４．１５間で制御信号Ｔ　Ｅ　Ｓ　Ｔ−８ｏｌは
ローレベルとな）、セレクト回路４０で入力端子２９か
らの制御信号ＳＡ百が選択され、その立下シエッジ毎に
レジスタ１０のアドレスＲ（！０の各ビットが順次上位
側から出力端子２ａに出力り。ｕｔ４］として出力され
る＠ま九、データセレクト回路１２　ｂ　、　　１２　
ｃ　。

１２（ｌは夫々制御信号Ｒ＠Ｃｙａ、□Ｗ−Ｃア。ｌ＠
　ｅ　Ｒｓｆ　”ＣＦＩ＠を選択し、夫々出力端子２ｂ
、２ｃ、２（ＬＫ出力Ｄｏｕｓ　１　ｔ　Ｄｏ＋ａ％２
　＊　Ｄ＊ｕｔＳとして出力する。これＫよシ、メモリ
がどのような動作をしているのか、すなわち、出力Ｄａ
ｕｔＯがデータ書き込み、データ読み出力、リフレッシ
ュのいずれのアドレス値を表わしているのかを知ること
ができる・−例として、時刻１４，１．間で出力Ｄｓ＋
ａｓ１がハイレベル、出力Ｄｅｕｓ２　＊　Ｄ＊ｕ＊Ｓ
がローレベルであシ、このときの出力ＤａｕｚＯはデー
タ読み出しのアドレスであることを示している。全く同
様にして、次の時刻ｔ６〜ｔ７では、データ書き込みの
アドレスが、時刻ｔ８〜ｔ。

では、す７レツシエのアドレスがそれぞれ出力端子２ａ
に出力される◎ この実施例では、データ読み出し、データ書き込÷、リ
フレッシユの動作をそれぞれクロックＣτ１の８サイク
ル間で行なっている◎従って、１３ビツトのアドレスを
この期間中に出力するために、外部アドレスを入力する
時にのみ使用する制御信号ＳＡＳをその周期をクロック
ＣＬＫの周期の７（周波数を４倍）として用いることに
よシ実現する。また、制御信号丁ＡＳを入力するタイミ
ングは、リセット人力ＲＢＳを入力した後、クロックＣ
ＬＫのどの位のサイクル後にアドレスレジスタ１０にア
ドレスが転送されるかを設計上で確認し、集積回路内部
の動作を外部から知ることによシ、容易に制御できる〇 第６図は本発明による画像メモリのアドレス回路のさら
に他の実施例を示すブロック図であって、４２は入力端
子、４３はクロックττＴを４分周する分局器、４４は
クロックででｉと分局器４３６出力信号を選択するセレ
クト回路であシ、第４図に対応する部分には同一符号を
つけている〇 この実施例は、制御信号ＳＡＳを’Ｌ’ＥＳＴモードで
用いず、リセット入力１了百を省略したものである。

第６図において、セレクト回路４４は、通常のメモリの
動作時、入力端子４２からのクロックＣＬＫを選択し、
ＴＦｉＳＴモード時には、分周期４３の出力信号を選択
する。また、アドレスレジスタ１０の制御信号を選択す
るセレクト回路４０は、Ｔｌ５Ｔ七−ド時にクロックＣ
ＬＫを選択する。その他の回路動作は第４図の実施例で
説明した通シである。

但し、’！’ＥＳ′ＩＩモード時では、タイミング発生
回路５１を動作させるクロックはセレクト回路４４で選
択されたクロックＣＬｊＣの−の周波数のクロッりであ
シ、アドレスレジスター０の動作信号ＴＣＫはクロック
ττ７１すなわち、第４図で示した実施例では、制御信
号ＴＴｉの周波数をクロックでｒ１０４倍の周波数とし
てレジスター０からのアドレスデータの読み出しを行な
ったが、実施例では、分局器４３、セレクト回路４４を
設け、上記のように動作することＫよシ、第４図で示し
た実施例と全く同じ効果が制御信号ＳＡ百による操作な
しで得ることかできる。また、制御信号丁τ１を用いる
ときには、集積回路内部のタイミングを知るためにタイ
ミング発生回路５１をリセットする必要がありたが、こ
の実施例では、これも必要がなくなる。

〔発明の効果〕

以上説明したように、本発明によれば、アドレス発生回
路の出力アドレスをメモリの読み出しデータ出力端子か
ら出力することができるので、メモリと同一のＩＣＥ内
蔵されたアドレス発生回路の動作確認を、外部ビン数を
増加させることなく、容易に行なうことができる。

【図面の簡単な説明】

第１図は本発明による画像メそすのアドレス回路の一実
施例を示すブロック図、第２図は第１図におけるアドレ
ス発生回路のテスト回路の一具体例を示す回路構成図、
第３図は第２図に示した具体例の動作波形図、第４図は
本発明による画像メモリのアドレス回路の他の実施例を
示すブロック図、第５図は第４図の動作タイミングチャ
ート、第６図は本発明による画像メモリのアドレス回路
のさらに他の実施例を示すブロック図である口８・・・
アドレス制御回路、９・・・アドレスセレクト回路、１
０・・・アドレスレジスタ、１１・・・アドレスシフト
回路、１２・・・データセレクト回路、１６・・・アド
レス第　２図

Claims (1)

【特許請求の範囲】
1. １、順次アドレスデータを発生してメモリのデータデコ
   ーダに供給し、該メモリの該アドレスデータで指定され
   る領域でのデータ書き込み、データ読み出し、リフレッ
   シュ動作を行なわせるようにした画像メモリのアドレス
   回路において、第１、第２のアドレスデータのいずれか
   を選択するアドレスセレクト回路と、該アドレスセレク
   ト回路で選択されたアドレスデータを保持するアドレス
   レジスタと、該アドレスレジスタに保持されたアドレス
   データの特定順位のビットと前記メモリから読み出され
   たデータとのいずれかを選択して出力するデータセレク
   ト回路と、該アドレスレジスタに保持されたアドレスデ
   ータの各ビットの順位を変更するアドレスシフト回路と
   を設け、前記第１のアドレスデータを前記発生されたア
   ドレスデータとし、前記第２のアドレスデータを該アド
   レスシフト回路の出力アドレスデータとして、該アドレ
   スセレクト回路が前記第２の入力アドレスデータを選択
   するときに前記データセレクト回路が前記アドレスレジ
   スタに保持されるアドレスデータの特定順位のビットを
   選択するように構成したことを特徴とする画像メモリの
   アドレス回路。