KR20020061526A - 시험 패턴 입력용 입력 사이클의 수를 감소시키는 반도체메모리 장치 - Google Patents

시험 패턴 입력용 입력 사이클의 수를 감소시키는 반도체메모리 장치 Download PDF

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KR20020061526A
KR20020061526A KR1020020002079A KR20020002079A KR20020061526A KR 20020061526 A KR20020061526 A KR 20020061526A KR 1020020002079 A KR1020020002079 A KR 1020020002079A KR 20020002079 A KR20020002079 A KR 20020002079A KR 20020061526 A KR20020061526 A KR 20020061526A
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닛뽕덴끼 가부시끼가이샤
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Abstract

시험 시간 및 시험 패턴의 복잡도를 감소시키는 메모리 장치가 제공된다. 이 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, I/O 버퍼, 명령 제공 유닛, 주소 제공 유닛, 및 주소 디코더를 구비한다. 명령 제공 유닛은 시험 모드 신호에 응답하여 메모리 셀 어레이로의 접근을 제어하는 명령을 제공한다. 주소 제공 유닛은 그 명령에 응답하여 주소를 제공한다. 주소 디코더는 그 주소에 응답하여 메모리 셀 어레이에 접근될 수 있게 한다. 명령 제공 유닛은, 시험 모드 신호가 활성화될 때 그 명령이 소정의 내부 명령이 되도록 설정한다. 명령 제공 유닛은, 시험 모드 신호가 활성화되지 않을 때, I/O 버퍼를 통하여 외부 명령을 수신하여 그 명령이 그 외부 명령으로 되도록 설정한다.

Description

시험 패턴 입력용 입력 사이클의 수를 감소시키는 반도체 메모리 장치 {SEMICONDUCTOR MEMORY DEVICE FOR REDUCING NUMBER OF INPUT CYCLES FOR INPUTTING TEST PATTERN}
본 발명은 반도체 메모리 장치들의 시험에 관한 것이며, 보다 구체적으로는, 시험 패턴을 입력하는 데 필요한 입력 사이클들의 수를 감소시켜 시험 시간을 감소시키고, 또한 그 시험 패턴을 간소화하는 반도체 메모리 장치 및 방법에 관한 것이다.
반도체 메모리 장치들이 올바르게 작동하는지를 확인하기 위해 반도체 메모리 장치들을 시험한다. 메모리 장치들을 시험하기 위해, 시험 데이터 뿐만 아니라 명령 및 주소를 포함하는 시험 패턴이 그 데이터와 함께 제공되어야 한다. 직렬 접근 메모리를 시험할 때, 그 명령 및 그 주소를 복수의 입력 사이클에 걸쳐 직렬로 입력해야 한다.
도 1 은 전형적인 종래의 직렬 접근 메모리 장치의 블록도이다. 이 메모리 장치는, I/O 버퍼 (102), 명령 레지스터 제어 회로 (103), 주소 레지스터 제어 회로 (104), 레지스터 제어 클록 발생기 (105), 주소 증가 클록 발생기 (106), 명령 레지스터들 (1071- 107N), 명령 디코더 (108), 주소 레지스터들 (1091- 109M+L), 카운터들 (1101- 110M), 주소 디코더 (112), 및 메모리 셀 어레이 (113) 를 포함한다. 이 메모리 셀 어레이 (113) 는 로우 (row) 및 컬럼 (column) 으로 배열된 복수의 메모리 셀들을 포함한다.
I/O 버퍼 (102) 는 외부회로 (도시하지 않음) 에 의해 발생된 외부의 I/O 신호들 (I/O0- I/OP-1) 을 수신한다. 이 I/O 신호들 (I/O0- I/OP-1) 은 명령 및 초기 주소를 포함한 시험 패턴을 순차적으로 전송한다.
그 명령은, N 이 정수인, N 개의 명령값들로 나타내지며, 그 초기 주소는, M 및 L 이 정수인, (M+L) 개의 초기 주소값들로 나타내진다. 그 N, M, 및 L 은 그 메모리 장치의 규모에 기초하여 결정된다.
그 N 개의 명령값들 및 그 (M+L) 개의 초기 주소값들 각각은 P 개의 비트들로 구성되며, 이 비트들 각각은 I/O 신호들 (I/O0- I/OP-1) 과 각각 연결된다. 이하, 그 N 개의 명령값들 각각은 명령값들 (CM1- CMN) 로 각각 나타내고, 그 (M+L) 개의 초기 주소값들 각각은 초기 주소값들 (AR1- ARM+L) 로 각각 나타낸다. 명령값들 (CM1- CMN) 은 명령 레지스터들 (1071- 107N) 에게로 각각 출력되고, 초기 주소값들 (AR1- ARM+L) 은 주소 레지스터들 (1091- 109M+L) 에게로 각각 출력된다.
명령 레지스터 제어회로 (103) 는, 외부회로 (도시하지 않음) 에 의해 제공되는 명령 레지스터 제어신호 (103a) 에 응답하여 명령 레지스터 (1071- 107N) 를 순차적으로 활성화시킨다. 이 명령 레지스터 (1071- 107N) 각각의 활성화는 명령값들 (CM1- CMN) 의 입력과 각각 동기화된다.
주소 레지스터 제어회로 (104) 는, 외부회로 (도시하지 않음) 에 의해 제공되는 주소 레지스터 제어신호 (104a) 에 응답하여 주소 레지스터들 (1091- 109M+L) 을 순차적으로 활성화시킨다. 주소 레지스터들 (1091- 109M+L) 각각의 활성화는 초기 주소값들 (AR1- ARM+L) 의 입력과 각각 동기화된다.
레지스터 제어 클록발생기 (105) 는 외부 클록신호 (105a) 에 응답하여 레지스터 제어 클록신호 (105b) 를 발생시킨다. 이 레지스터 제어 클록신호 (105b) 는 명령 레지스터들 (1071- 107N) 및 주소 레지스터들 (1091- 109M+L) 에게로 출력된다.
주소 증가 클록발생기 (106) 는 또 다른 외부 클록신호 (106a) 에 응답하여 주소 증가 클록신호 (106b) 를 발생시킨다. 이 주소 증가 클록신호 (106b) 는 카운터들 (1101- 110M) 에게로 출력된다.
명령 레지스터들 (1071- 107N) 은 명령 레지스터 제어회로 (103) 에 의해 순차적으로 활성화되어, 명령값들 (CM1- CMN) 을 각각 래치 (latch) 한다. 이 명령값들의 래칭 (latching) 은 레지스터 제어 클록신호 (105b) 와 동기화되면서 실행된다. 명령 레지스터들 (1071- 107N) 은 그 래치된 명령값들 (CM1- CMN) 을 명령 디코더 (108) 에게로 각각 출력한다.
이 명령 디코더 (108) 는 그 명령값들 (CM1- CMN) 을 해독하여 메모리 셀 어레이 (113) 로의 접근의 접근모드를 결정하는 명령을 발생시킨다. 명령 디코더 (108) 는 카운터들 (1101- 110M) 에게 그 발생된 명령을 알린다.
주소 레지스터들 (1091- 109M+L) 은 주소 레지스터 제어회로 (104) 에 의해 순차적으로 활성화되어 초기 주소값들 (AR1- ARM+L) 을 각각 래치한다. 이 초기 주소값들 (AR1- ARM+L) 의 래칭은 레지스터 제어 클록신호 (105b) 와 동기화되면서 실행된다. 주소 레지스터들 (1091- 109M) 은 초기 주소값들 (AR1- ARM) 을 카운터들 (1101- 110M) 에게로 각각 출력하며, 나머지 주소 레지스터들 (109M+1- 109M+L) 은 초기 주소값들 (ARM+1- ARM+L) 을 주소 디코더 (12) 에게로 각각 출력한다. 초기 주소값들 (AR1- ARM) 은 초기 주소의 하부 주소를 나타내며, 초기 주소값들 (ARM+1- ARM+L) 은 초기 주소의 상부 주소를 나타낸다. 메모리 셀 어레이 (113) 의 직렬 접근에서, 그 접근된 메모리 셀들의 상부 주소는 초기 주소값들 (ARM+1- ARM+L) 로 나타낸 초기 상부 주소로 고정된다. 그러므로, 이하 초기 주소값들 (ARM+1- ARM+L) 은 그 접근된 메모리 셀들의 상부주소를 나타내는 주소값(AARM+1- AARM+L) 으로 나타낼 수 있다.
카운터들 (1101- 110M) 은, 메모리 셀 어레이 (113) 내에서 접근될 메모리 셀의 하부 주소를 나타내는 주소값들 (AAR1- AARM) 을 각각 발생시킨다. 카운터들 (1101- 110M) 은 주소 레지스터 (1091- 109M) 로부터 초기 주소값들 (AR1- ARM) 을 각각 수신하여 주소값들 (AAR1- AARM) 을 그 초기 주소값들 (AR1- ARM) 로 각각 초기화시킨 후, 메모리 셀 어레이 (113) 로의 직렬 접근이 시작된다. 이 직렬 접근동안, 카운터들 (1101- 110M) 은 주소값들 (AAR1- AARM) 을 각각 증가시켜, 그 접근된 메모리셀의 하부 주소를 증가시킨다. 또한, 카운터들 (1101- 110M) 은 명령 디코더 (108) 에 의해 결정된 명령에 응답하여 주소값들 (AAR1- AARM) 을 제어한다. 카운터들 (1101- 110M) 은 주소값들 (AAR1- AARM) 을 출력한다.
주소 디코더 (112) 는 카운터 (1101- 110M) 로부터 주소값들 (AAR1- AARM), 및 주소 레지스터들 (109M+1- 109M+L) 로부터 주소값들 (AARM+1- AARM+L) (이들은 초기 주소값들 (ARM+1- ARM+L) 과 각각 동일함) 을 수신한다. 주소 디코더 (112) 는 그 주소값들 (AAR1- AARM+L) 을 해독하여 메모리 셀 어레이 (113) 내의 메모리 셀들 중 하나의 셀에 접근할 수 있도록 한다.
도 2 는 종래의 직렬 접근 메모리 장치의 동작을 도시하는 타이밍 차트이다. 먼저, 명령 레지스터 제어신호 (103a) 가 시간 S 부터 시간 T 까지의 기간동안 활성화된다. 명령 레지스터 제어회로 (103) 는, 명령 레지스터 제어신호 (103a) 에 응답하여 명령 레지스터들 (1071- 107N) 을 순차적으로 활성화시키고, 그 동안 명령값들 (CM1- CMN) 이 I/O 버퍼 (102) 로 순차적으로 입력된다. 명령 레지스터들 (1071- 107N) 은, 레지스터 제어 클록신호 (105b) 와 동기화되면서 그 명령값들 (CM1- CMN) 을 각각 래치한다. 이 명령값들 (CM1- CMN) 에 응답하여, 명령 디코더 (108) 는 동작 모드를 결정하는 명령을 출력한다. 명령값들 (CM1- CMN) 의 직렬입력은 레지스터 제어 클록신호 (105b) 의 N 개의 입력 사이클들을 필요로한다.
그런 후, 주소 레지스터 제어신호 (104a) 가 시간 T 부터 시간 V 까지의 기간동안 활성화된다. 주소 레지스터 제어회로 (104) 는, 주소 레지스터 제어신호 (104a) 에 응답하여 주소 레지스터들 (1091- 109M+L) 을 순차적으로 활성화하고, 그 동안 초기값들 (AR1- ARM+L) 이 I/O 버퍼 (102) 에 순차적으로 입력된다. 주소 레지스터들 (1091- 109M+L) 은, 레지스터 제어 클록신호 (105b) 와 동기화되면서 그 초기값들 (AR1- ARM+L) 을 각각 래치한다. 그 초기 주소값들 (AR1- ARM+L) 의 직렬 입력은 레지스터 제어 클록신호 (105b) 의 M+L 개의 입력 사이클을 필요로한다.
카운터들 (1101- 110M) 은 그 초기 주소값들 (AR1- ARM) 을 각각 래치하여, 주소값들 (AAR1- AARM) 을 그 초기 주소값들 (AR1- ARM) 로 초기화시킨다. 상술한 바와 같이, 상부 주소를 나타내는 주소값들 (AARM+1- AARM+L) 은 초기 주소값들 (ARM+1- ARM+L) 과 각각 동일하다. 그 결과, 제일 먼저 접근되는 메모리 셀의 주소는 초기 주소값들 (AR1- ARM+L) 에 의하여 나타내지는 초기 주소로 되도록 설정된다.
그런 후, 메모리 셀 어레이 (113) 로의 직렬 접근이 시간 W 에서 시작된다. 주소 디코더 (112) 는 주소값들 (AAR1- AARM+L) 에 기초하여 메모리 셀들 중 하나의 셀을 선택하여, 그 선택된 메모리 셀에 접근할 수 있게 한다. 메모리 셀들로의 각각의 접근 후마다, 카운터들 (1101- 110M) 에 의해 주소값들 (AAR1- AARM) 이 증가되어 그 접근된 주소가 증가된다. 그 접근된 주소의 증가는 메모리 셀 어레이 (113) 로의 직렬 접근을 달성한다. 판독모드에서, 메모리 셀 어레이 (113) 내에 저장된 데이터는 순차적으로 출력된다.
메모리 장치 내에서, N 개의 명령값들 및 (M+L) 개의 초기 주소값들이 직렬로 입력되므로, 그 명령값들 및 초기 주소값들의 입력은 (N+M+L) 개의 입력 사이클들을 필요로 한다. 즉, 그 명령 입력을 위해 N 개의 입력 사이클들이 필요하고, 그 초기주소 입력을 위해 (M+L) 개의 입력 사이클들이 필요하다.
이 직렬 입력은 시험 명령 및 시험 주소를 입력시키는 데 필요한 입력 사이클들의 수를 증가시키므로, 시험 시간을 증가시킨다. 메모리 장치의 기능의 발전 및 메모리 장치의 저장용량의 증가로 인해 입력 사이클들의 수가 증가하는 추세이다. 입력 사이클들의 수의 증가는, 특히 내부에 적은 수의 I/O 핀들을 갖는 메모리 장치의 경우에 심각한 문제이다. 또한, 메모리 장치들의 용량 및 기능이 증가함에 따라, 입력 사이클들의 수가 증가한다.
또한, 시험기, 특히 메모리 장치의 내구성을 시험하는 시험기 내에서 입력 사이클들의 수에 제한이 있다.
그러므로, 명령 및 주소를 입력시키는데 필요한 입력 사이클들의 수가 감소되어야 하는 것이 바람직하다.
또 다른 관련 기술로서, 내장형 자기-시험 (BIST) 기술이 널리 공지되어있다. BIST 회로는 일본 특개소 (JP-A-Showa 63-184989) 에 개시되어있다. 그 BIST 회로는 내부 클록발생기, 내부 주소 발생기, 시험 패턴 발생기, 및 비교기를 포함한다.
또 다른 내장형 자기-시험 (BIST) 회로가 일본 특개평 (JP-A-Heisei 11-39226) 에 개시되어있다. 시험 시간 및 비용을 증가시키지 않고 주소 및 불량 비트를 결정하는 종래의 메모리 장치가 제공된다. 또한, 그 종래의 메모리 장치는, 접근 시간과 같은 AC 특성의 용이한 시험을 가능하게 한다.
그 반도체 장치에는 메모리 셀들을 포함하는 메모리 및 이 메모리를 시험하는 BIST 회로가 제공된다.
그 BIST 회로는 제어기, 주소 발생기, 데이터 발생기, 비교기, 스캐닝 회로, 및 멀티플렉서로 구성된다. 그 제어기는 시험 시작 신호에 응답하여, 시험클록과 동기화되면서 제어신호를 출력한다. 그 주소 발생기는, 그 제어신호에 응답하여 그 메모리에 주소신호를 제공한다. 그 데이터 발생기는, 그 제어신호에 응답하여 그 메모리 셀들에게 시험데이터를 제공한다. 그 시험데이터는 그 메모리 셀들로부터 판독된다. 그 비교기는 그 실제 판독된 데이터와 기지의 입력 시험데이터를 비교하여, 그 입력 시험데이터와 그 실제 데이터가 서로 상이하면 오류신호를 출력한다. 그 스캐닝 회로는 그 실제 판독된 데이터 및 그 주소 신호를 직렬로 출력한다. 그 멀티플렉서는, 그 제어신호에 응답하여, 선택적으로, 그 비교기로부터의 오류신호를 출력하거나 그 스캐닝 회로로부터 그 실제 판독된 데이터 및 그 주소신호를 출력한다. 그 비교기가 오류신호를 출력할 때, 그 오류신호와 관련된 그 실제 판독된 데이터가 그 멀티플렉서로부터 출력되고, 그 실제 판독된 데이터와 관련된 그 주소신호가 그 멀티플렉서로부터 출력된다.
BIST 회로를 포함하는 또 다른 종래의 메모리 장치가 일본 특개평 (JP-A-Heisei 9-245498) 에 개시되어있다. 그 BIST 회로는 단순한 구성으로 심도있는 기능시험을 가능하게 한다.
그 메모리 장치에는, 메모리 셀들을 포함하는 메모리 셀 어레이, 주소 발생기, 데이터 저장회로, 및 시험회로가 제공된다. 그 주소 발생기는 그 메모리 셀 어레이의 주소를 지정하는 주소신호를 발생시킨다. 그 데이터 저장회로는데이터를 저장하여 그 데이터를 그 메모리 셀 어레이로부터 또는 그 메모리 셀 어레이에게로 전송한다. 그 시험회로는, 시험모드 신호에 응답하여, 그 주소 발생기 및 그 데이터 저장회로를 제어함으로써 그 메모리 셀 어레이에 시험 패턴을 기록한다. 그 시험회로는 일련의 기록 및 판독을 포함하는 자동 시험을 가능하게 한다.
BIST 회로를 포함하며 이 BIST 회로의 칩면적을 감소시키는 또 다른 메모리 장치가 일본 특개평 (JP-A-Heisei 10-162600) 에 개시되어 있다. 그 메모리 장치에는 메모리 셀 및 BIST 회로가 제공된다. 그 BIST 회로는, 시험 클록발생기, 컬럼 (column) 주소 카운터, 로우 (row) 주소 카운터, 데이터 발생 및 비교회로, 타이머, 및 시퀀서를 포함한다. 그 시험 클록발생기는 그 BIST 회로의 동작시간을 정하는 시험 클록을 발생시킨다. 그 컬럼 주소 카운터는 접근할 메모리 셀의 컬럼주소를 제공한다. 그 로우 주소 카운터는 접근할 메모리 셀의 로우주소를 제공한다. 그 데이터 발생 및 비교회로는 그 메모리 셀 어레이에게 시험데이터를 제공하여 그 입력 시험데이터와 그 메모리 셀 어레이로부터 판독된 데이터를 비교한다. 그 타이머는 그 메모리 셀 어레이를 시험하는 데 필요한 시간을 측정한다. 시퀀서는 시험 클록발생기, 컬럼 주소 카운터, 로우 주소 카운터, 데이터 발생 및 비교회로, 및 타이머를 제어한다. 그 시퀀서는 순차회로로 구성되므로, 그 메모리 장치의 칩면적은 감소된다.
또 다른 메모리 장치가 일본 특개평 (JP-A-Heisei 2-28853) 에 개시되어 있다. 그 메모리 장치는 시험동안 소프트웨어 프로그램의 비밀 보호를 가능하게한다.
그 메모리 장치에는, 프로그램 메모리를 가지며 주소 발생기, 그 프로그램 메모리의 주소를 발생시키는 주소 디코더를 포함하는 내장형 메모리; 그 프로그램 메모리 내에 저장된 데이터를 판독하는 출력회로; 시험신호에 응답하여 그 주소를 제어하는 주소 제어 신호를 출력하는 시험 제어기; 및 이 시험 제어기 내의 그 주소 제어 신호를 제어하여 그 주소가 소정의 주소가 될 때 그 주소 제어 신호를 끄도록 하는 주소 제어기가 제공된다.
본 발명의 목적은 시험 패턴을 입력시키는데 필요한 입력 사이클들을 감소시키는 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 그 시험 패턴을 간소화하는 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 시험시간을 감소시키는 메모리 장치를 제공하는 것이다.
본 발명의 일 태양을 달성하기 위해, 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, I/O 버퍼, 명령 제공 유닛, 주소 제공 유닛, 및 주소 디코더를 구비한다. 그 명령 제공 유닛은, 시험 모드 신호에 응답하여 그 메모리 셀 어레이로의 접근을 제어하는 명령을 제공한다. 그 주소 제공 유닛은, 그 명령에 응답하여 주소를 제공한다. 그 주소 디코더는, 그 주소에 응답하여 메모리 셀 어레이에 접근할 수 있게 한다. 그 명령 제공 유닛은, 그 시험 모드 신호가 활성화될 때 그 명령이 소정의 내부 명령으로 되도록 설정한다. 그 명령 제공 유닛은, 그 시험 모드 신호가 활성화되지 않을 때 그 I/O 버퍼를 통하여 외부 명령을 수신하여 그 명령이 그 외부명령으로 되도록 설정한다.
그 명령 제공 유닛이, 명령값을 저장하는 명령 레지스터, 및 그 명령값을 해독하여 그 명령을 발생시키는 명령 디코더를 포함할 때, 그 시험 모드 신호가 활성화될 때 그 명령 레지스터가 그 명령값을 소정의 명령값으로 고정시키고, 그 시험 모드 신호가 활성화되지 않을 때, 그 명령 레지스터가 그 외부 명령을 나타내는 외부 명령값을 래치하여 그 명령값이 그 외부 명령값으로 되도록 설정하는 것이 바람직하다.
또한, 바람직하게 그 명령 제공 유닛은, 명령값을 저장하는 명령 레지스터, 및 명령 디코더를 포함하며,
그 명령 레지스터는 그 I/O 버퍼를 통하여 그 외부 명령을 나타내는 외부 명령값을 래치하고, 그 명령 디코더는, 그 신호 모드 신호가 활성화될 때 그 명령을 소정의 명령으로 고정시키고, 그 시험 모드 신호가 활성화되지 않을 때, 그 명령값을 해독하여 그 명령을 발생시킨다.
그 주소 제공 유닛은, 접근 전에 그 주소를 초기 주소로 초기화시킬 수 있고, 접근동안에 그 초기 주소로부터 그 주소를 증가시킬 수 있다. 이 경우, 그 주소 제공 유닛은, 그 시험 모드 신호가 활성화될 때, 그 초기 주소를 소정의 초기 주소로 고정시키고, 그 시험 모드 신호가 활성화되지 않을 때, 그 I/O 버퍼를 통하여 외부 초기 주소를 수신하여 그 초기 주소가 그 외부 초기 주소로 되도록 설정하는 것이 바람직하다.
바람직하게, 그 주소 제공 유닛은, 초기 주소를 저장하는 주소 레지스터, 및 주소를 제공하는 주소 증가 유닛을 포함하며,
그 주소 레지스터는, 그 시험 모드 신호가 활성화될 때 그 초기 주소를 소정의 초기 주소로 고정시키고, 그 시험 모드 신호가 활성화되지 않을 때 I/O 버퍼를 통해 외부 초기 주소를 수신하여 그 초기 주소가 그 외부 초기 주소로 되도록 설정하며,
그 주소 증가 유닛은, 접근전에, 그 주소를 그 초기 주소로 초기화시키고, 접근동안, 주소 증가 클록신호에 응답하여 그 주소를 증가시킨다.
그 주소가 상부 주소 및 하부 주소를 포함할 때,
바람직하게, 그 주소 제공 유닛은, 그 상부 주소를 저장하는 상부 주소 레지스터, 초기 하부 주소를 저장하는 하부 주소 레지스터, 및 그 하부 주소를 제공하는 카운터를 포함하고,
그 하부 주소 레지스터는, 그 시험 모드 신호가 활성화될 때 그 하부 초기 주소를 소정의 하부 초기 주소로 고정시키고, 그 시험 모드 신호가 활성화되지 않을 때 I/O 버퍼를 통해 외부 초기 하부 주소를 수신하여 초기 하부 주소가 그 외부 초기 하부 주소로 되도록 설정하며,
그 카운터는, 접근 전에 그 하부 주소를 그 초기 하부 주소값으로 초기화시키고, 접근동안 주소 증가 클록신호에 응답하여 그 초기 하부 주소로부터 그 하부 주소를 증가시킨다.
이 경우, 바람직하게 그 상부 주소 레지스터는, 그 시험 모드 신호의 활성화유무에 관계없이 언제라도 그 외부 상부 주소를 수신한다.
또한, 그 상부 주소 레지스터는, 그 시험 모드 신호가 활성화될 때 그 상부 주소를 소정의 상부 주소로 고정시키고, 그 시험 모드 신호가 활성화되지 않을 때, I/O 버퍼를 통해 외부 상부 주소를 수신하여 그 상부 주소를 그 외부 상부 주소로 초기화시키는 것이 바람직하다.
본 발명의 또 다른 태양을 달성하기 위해, 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, I/O 버퍼, 주소 제공 유닛, 및 주소 디코더로 구현된다. 그 주소 제공 유닛은, 시험 모드 신호에 응답하여 주소를 제공한다. 그 주소 제공 유닛은, 그 메모리 셀 어레이로의 접근 전에, 그 주소를 초기 주소로 초기화시키고, 접근동안 그 초기 주소로부터 그 주소를 증가시킨다. 그 주소 디코더는, 그 주소에 응답하여 그 메모리 셀 어레이에 접근할 수 있게 한다. 그 주소 제공 유닛은, 그 시험 모드 신호가 활성화될 때 그 초기 주소를 소정의 초기 주소로 고정시키고, 그 시험 모드 신호가 활성화되지 않을 때, I/O 버퍼를 통해 외부 초기 주소를 수신하여 그 초기 주소가 그 외부 초기 주소로 되도록 설정한다.
바람직하게, 그 주소 제공 유닛은 그 초기 주소를 저장하는 주소 레지스터, 및 주소를 제공하는 주소 증가 유닛을 포함하고,
그 주소 레지스터는, 그 시험 모드 신호가 활성화될 때 그 초기 주소를 소정의 초기 주소로 고정시키고, 그 시험 모드 신호가 활성화되지 않을 때 I/O 버퍼를 통해 외부 초기 주소를 수신하여 그 초기 주소가 그 외부 초기 주소로 되도록 설정하며,
그 주소 증가 유닛은, 접근 전에 그 주소를 그 초기 주소로 초기화시키고, 접근동안 주소 증가 클록신호에 응답하여 그 주소를 증가시킨다.
그 주소가 상부 주소 및 하부 주소를 포함할 때, 바람직하게 그 주소 제공 유닛은, 그 상부 주소를 저장하는 상부 주소 레지스터, 초기 하부 주소를 저장하는 하부 주소 레지스터, 및 그 하부 주소를 제공하는 카운터를 포함하고,
그 하부 주소 레지스터는, 그 시험 모드 신호가 활성화될 때 그 하부 초기 주소를 소정의 하부 초기 주소로 고정시키고, 그 시험 모드 신호가 활성화되지 않을 때 I/O 버퍼를 통해 외부 초기 하부 주소를 수신하여 그 초기 하부 주소가 그 외부 초기 하부 주소로 되도록 설정하며,
그 카운터는, 접근 전에, 그 하부 주소를 그 초기 하부 주소로 초기화시키고, 접근동안, 주소 증가 클록신호에 응답하여 그 초기 하부 주소로부터 그 하부 주소를 증가시킨다.
바람직하게, 그 상부 주소 레지스터는, 그 시험 모드 신호의 활성화 유무에 관계없이 언제라도 외부 상부 주소를 수신한다.
또한, 그 상부 주소 레지스터는, 그 시험 모드 신호가 활성화될 때, 그 상부 주소를 소정의 상부 주소로 고정시키고, 그 시험 모드 신호가 활성화되지 않을 때, I/O 버퍼를 통해 외부 상부 주소를 수신하여 그 상부 주소를 그 외부 상부 주소로 초기화시키는 것이 바람직하다.
본 발명의 또 다른 태양을 달성하기 위해, 메모리 장치를 동작시키는 방법으로서,
시험 모드 신호를 제공하는 단계;
메모리 셀 어레이로의 접근을 제어하는 명령을 제공하는 단계;
그 명령에 응답하여 주소를 제공하는 단계; 및
그 주소에 응답하여 그 메모리 셀 어레이에 접근할 수 있게 하는 단계를 구비하며,
상기 명령을 제공하는 상기 단계는,
그 시험 모드 신호가 활성화될 때, 그 명령이 소정의 내부 명령이 되도록 설정하는 단계, 및
그 시험 모드 신호가 활성화되지 않을 때, 그 명령이 외부회로로부터 수신된 외부명령으로 되도록 설정하는 단계를 포함한다.
본 발명의 또 다른 태양을 달성하기 위해, 메모리 장치를 작동시키는 방법으로서,
시험 모드 신호를 제공하는 단계;
메모리 셀 어레이로의 접근을 위한 주소를 제공하는 단계; 및
그 주소에 응답하여 그 메모리 셀 어레이에 접근할 수 있도록 하는 단계를 구비하며,
그 주소를 제공하는 상기 단계는,
그 시험 모드 신호가 활성화될 때, 접근 전에 그 주소를 소정의 초기 주소로 초기화시키는 단계,
그 시험 모드 신호가 활성화되지 않을 때, 접근 전에 그 주소를 외부회로로부터 수신된 외부 초기 주소로 초기화시키는 단계, 및
접근동안 그 주소를 증가시키는 단계를 포함한다.
도 1 은 종래의 직렬 접근 메모리를 도시하는 블록도.
도 2 는 직렬 접근 기능을 가지는 주소 멀티플렉서 메모리를 시험하는 종래 방법에서의 동작을 도시하는 타이밍 차트.
도 3 은 본 발명에 따른 제 1 실시예에서의 메모리 장치의 블록도.
도 4 는 제 1 실시예에서의 메모리 장치의 동작을 도시하는 타이밍 차트.
도 5 는 메모리 장치 내의 주소맵을 도시하는 도.
도 6 은 제 2 실시예에서의 메모리 장치의 블록도.
도 7 은 제 3 실시예에서의 메모리 장치의 블록도.
도 8 은 제 3 실시예에서의 메모리 장치의 동작을 도시하는 타이밍 차트.
*도면의 주요부분에 대한 부호의 설명*
1 : 시험회로 2 : I/O 버퍼
3 : 명령 레지스터 제어회로 4 : 주소 레지스터 제어회로
5 : 레지스터 제어 클록발생기 6 : 주소 증가 클록발생기
71- 7N: 명령 레지스터 8 : 명령 디코더
91- 9M+L: 주소 레지스터 101- 10M: 카운터
12 : 주소 디코더 13 : 메모리 셀 어레이
15 : 명령 제공 유닛 16 : 주소 제공 유닛
제 1 실시예
이 제 1 실시예에서의 메모리 장치는 직렬 접근을 실행한다. 도 3 에 도시한 바와 같이, 그 메모리 장치는 시험회로 (1), I/O 버퍼 (2), 명령 레지스터 제어회로 (3), 주소 레지스터 제어회로 (4), 레지스터 제어 클록 발생기 (5), 주소 증가 클록 발생기 (6), 명령 레지스터들 (71- 7N), 명령 디코더 (8), 주소 레지스터들 (91- 9M+L), 카운터들 (101- 10M), 주소 디코더 (12), 및 메모리 셀 어레이 (13) 를 구비한다. 메모리 셀 어레이 (13) 는 로우 및 컬럼으로 배열된 메모리 셀들을 포함한다. 명령 레지스터들 (71- 7N) 및 명령 디코더 (8) 는, 이 메모리 장치의 동작모드를 결정하는 내부 명령을 제공하는 명령 제공 유닛 (15) 을 구성한다. 주소 레지스터들 (91- 9M+L) 및 카운터들 (101- 10M) 은, 접근될 메모리 셀의 주소를 제공하는 주소 제공 유닛 (16) 을 구성한다.
시험회로 (1) 는 메모리 장치의 시험동안 시험 모드 신호 (1a) 를 활성화시킨다. 즉, 시험 모드 신호 (1a) 는 메모리 장치가 시험모드에서 동작하는지 여부를 나타낸다. 시험 모드 신호 (1a) 는 명령 레지스터들 (71- 7N) 및 주소 레지스터들 (91- 9M) 에게로 출력된다. 이 제 1 실시예에서는, 주소 레지스터들(9M+1- 9M+L) 에게 시험 모드 신호 (1a) 가 제공되지 않는다는 것이 주목되어야 한다.
I/O 버퍼 (2) 는 외부 회로 (도시하지 않음) 로부터 신호들의 집합 (I/O0- I/OP-1) 을 수신한다. 신호들 (I/O0- I/OP-1) 은 그 외부 회로에 의해 주어지는 외부 명령 및 외부 초기 주소를 포함하는 시험패턴을 전송한다.
그 외부 명령은, N 이 정수인, N 개의 명령값들 (CMe 1- CMe N) 로 나타내고, 그 외부 초기 주소는, M 및 L 이 정수인, (M+L) 개의 외부 초기 주소값들 (ARe 1- ARe M+L) 로 나타낸다. 그 N, M, 및 L 은 메모리 장치의 규모에 기초하여 결정된다. 상세하게는, 외부 초기 주소값들 (ARe 1- ARe M+L) 중, 외부 초기 주소값들 (ARe 1- ARe M) 은 맨 먼저 접근할 이 메모리 셀의 초기 하부 주소를 나타내고, 외부 초기 주소값들 (ARe M+1- ARe M+L) 은 초기 상부 주소를 나타낸다.
N 개의 명령값들 (CMe 1- CMe N) 및 (M+L) 개의 외부 초기 주소값들 (ARe 1- ARe M+L) 의 각각은 P 개의 비트들로 구성되고, 이 P 개 비트들 각각은 I/O 신호들(I/O0- I/OP-1) 과 각각 연결된다.
신호들 (I/O0- I/OP-1) 은 I/O 버퍼 (2) 에 의해 분배되어 외부 명령값들 (CMe 1- CMe N) 은 각각 명령 레지스터들 (71- 7N) 에게로, 외부 초기 주소값들 (ARe 1- ARe M+L) 은 각각 주소 레지스터들 (91- 9M+L) 에게로 전달되도록 한다.
그러나, 메모리 장치가 시험모드에서 동작할 때, N 개의 외부 명령값들 (CMe 1- CMe N) 은 I/O 버퍼 (2) 에 입력되지 않는다. 부가적으로, (M+L) 개의 외부 초기 주소값들 (ARe 1- ARe M+L) 중, 외부 초기 주소값들 (ARe M+1- ARe M+L) 만이 I/O 버퍼 (2) 에 입력된다. 즉, 이 메모리 장치가 시험모드에서 동작할 때, 외부 초기 주소값들 (ARe 1- ARe M) 은 I/O 버퍼 (2) 에 입력되지 않는다. 시험모드동안, 메모리 장치는 외부 명령값들 (CMe 1- CMe N) 및 외부 초기 주소값들 (ARe 1- ARe M) 없이 동작한다.
명령 레지스터 제어회로 (3) 는 명령 레지스터 제어신호 (3a) 에 응답하여 명령 레지스터 (71- 7N) 를 순차적으로 활성화시킨다.
주소 레지스터 제어회로 (4) 는 주소 레지스터 제어신호 (4a) 에 응답하여주소 레지스터 (91- 9M+L) 를 순차적으로 활성화시킨다.
레지스터 제어 클록발생기 (5) 는 외부 클록신호 (5a) 에 응답하여 레지스터 제어 클록신호 (5b) 를 발생시킨다. 이 레지스터 제어 클록신호 (5b) 가 명령 레지스터들 (71- 7N) 및 주소 레지스터들 (91- 9M+L) 에게로 출력되어, 명령 레지스터들 (71- 7N) 및 주소 레지스터들 (91- 9M+L) 의 활성화의 시간이 그 레지스터 제어 클록신호 (5b) 에 의해 정해진다.
주소 증가 클록발생기 (6) 는 또 다른 외부 클록신호 (6a) 에 응답하여 주소 증가 클록신호 (6b) 를 발생시킨다. 이 주소 증가 클록신호 (6b) 는 카운터 (101- 10M) 에게로 출력된다.
명령 레지스터들 (71- 7N) 은 명령값 (CM1- CMN) 을 저장한다. 이 명령값 (CM1- CMN) 은 메모리 장치의 동작모드를 결정하는 내부명령을 나타낸다.
명령값 (CM1- CMN) 의 저장은 시험 모드 신호 (1a) 에 응답하여 실행된다. 시험 모드 신호 (1a) 가 활성화되지 않을 때, 명령 레지스터들 (71- 7N) 은 외부 명령값 (CMe 1- CMe N) 을 각각 래치하여 이 명령값을 내부에 저장하도록 한다. 명령 레지스터 제어신호 (3a) 에 응답하여, 외부 명령값 (CMe 1- CMe N) 의 I/O 버퍼 (2) 로의 입력과 동기화되면서 명령 레지스터들 (71- 7N) 이 순차적으로 활성화된다. 활성화될 때, 그 명령 레지스터들 (71- 7N) 은 내부에 외부 명령값 (CMe 1- CMe N) 을 각각 래치하여, 명령값들 (CM1- CMN) 이 그 외부 명령값 (CMe 1- CMe N) 으로 되도록 설정한다.
다른 한편, 시험 모드 신호 (1a) 가 활성화될 때, 명령 레지스터들 (71- 7N) 은 그 명령값 (CM1- CMN) 을 소정의 명령값들로 각각 고정시킨다. 즉, 그 명령 레지스터들 (71- 7N) 은 외부 명령값들 (CMe 1- CMe N) 을 수신하지 않는다. 명령 레지스터들 (71- 7N) 의 이런 동작은, 메모리 장치의 시험동안, 외부 명령값 (CMe 1- CMe N) 의 입력의 필요성을 제거한다.
명령값들 (CM1- CMN) 은 외부 명령값들 (CMe 1- CMe N) 또는 그 소정의 명령값들일 수 있으며, 명령 디코더 (8) 에게로 출력된다.
명령 디코더 (8) 는 명령값들 (CM1- CMN) 을 해독하여 이 메모리 장치 내에서 실행될 내부 명령을 결정하도록 한다. 명령 디코더 (8) 는 이 내부 명령을 카운터들 (101- 10M) 에게 제공한다.
주소 레지스터 (91- 9M+L) 는 초기 주소값들 (AR1- ARM+L) 을 각각 저장한다. 초기 주소값들 (AR1- ARM+L) 은 직렬 접근으로 제일 먼저 접근될 메모리 셀의 초기주소를 나타낸다. 상세하게는, 초기 주소값들 (AR1- ARM) 은 직렬 접근으로 제일 먼저 접근될 메모리 셀의 초기 하부 주소를 나타낸다. 다른 한편, 초기 주소값들 (ARM+1- ARM+L) 은 초기 상부 주소를 나타낸다.
주소 레지스터 (91- 9M+L) 중, 주소 레지스터들 (91- 9M) 이 시험 모드 신호 (1a) 에 응답한다. 이 시험 모드 신호 (1a) 가 활성화되지 않을 때, 주소 레지스터들 (91- 9M) 이 외부 초기 주소값들 (ARe 1- ARe M) 을 각각 래치한다. 주소 레지스터 제어신호 (4a) 에 응답하여, 외부 초기 주소값 (ARe 1- ARe M) 의 I/O 버퍼 (2) 로의 입력과 동기화되면서 주소 레지스터들 (91- 9M) 이 순차적으로 활성화된다. 활성화될 때, 주소 레지스터들 (91- 9M) 은 내부에 외부 초기 주소값 (ARe 1- ARe M) 을 각각 래치하여, 초기 주소값들 (AR1- ARM) 이 그 외부 초기 주소값 (ARe 1- ARe M) 으로 되도록 설정한다. 다른 한편, 시험 모드 신호 (1a) 가 활성화될 때, 주소 레지스터들 (91- 9M) 은 그 초기 주소값들 (AR1- ARM) 이 소정의 주소값으로 되도록 각각 설정한다.
그 초기 주소값들 (AR1- ARM) 은 주소 레지스터들 (91- 9M) 로부터 카운터들 (101- 10M) 에게로 각각 출력된다.
나머지 주소 레지스터들 (9M+1- 9M+L) 은 시험 모드 신호 (1a) 에 응답하지 않는다. 주소 레지스터들 (9M+1- 9M+L) 은 외부 초기 주소값들 (ARe M+1- ARe M+L) 을 각각 래치하여 이들을 초기 주소값들 (ARM+1- ARM+L) 로서 저장한다. 주소 레지스터 제어신호 (4a) 에 응답하여, 외부 초기 주소값 (ARe M+1- ARe M+L) 의 I/O 버퍼 (2) 로의 입력에 동기화되면서 주소 레지스터들 (9M+1- 9M+L) 은 순차적으로 활성화된다. 활성화될 때, 주소 레지스터들 (9M+1- 9M+L) 은 초기 주소값들 (ARM+1- ARM+L) 이 그 외부 초기 주소값 (ARe M+1- ARe M+L) 으로 되도록 설정한다.
직렬 접근동안 접근되는 모든 메모리 셀들은 동일한 상부 주소를 가지므로, 그 접근된 메모리 셀의 상부 주소를 나타내는 주소값들 (AARM+1- AARM+L) 은 초기 상부 주소를 나타내는 초기 주소값들 (ARM+1- ARM+L) 과 각각 동일하다. 이 초기 주소값들 (ARM+1- ARM+L) 은 주소 디코더 (12) 에 출력되며, 이 주소 디코더 (12) 는 그 초기 주소값들 (ARM+1- ARM+L) 을 주소값들 (AARM+1- AARM+L) 로서 인식한다.
카운터들 (101- 10M) 은 접근될 메모리 셀의 하부 주소를 나타내는 주소값들 (AAR1- AARM) 을 각각 발생시킨다. 직렬 접근의 초기에, 카운터들 (101- 10M) 은 주소 레지스터 (91- 9M) 로부터 초기 주소값들 (AR1- ARM) 을 각각 수신하여,주소값들 (AAR1- AARM) 을 그 초기 주소값들 (AR1- ARM) 로 각각 초기화한다. 직렬 접근동안, 카운터들 (101- 10M) 은 그 주소값들 (AAR1- AARM) 을 각각 증가시켜, 그 접근되는 메모리 셀의 하부주소를 증가시킨다. 그 주소값들 (AAR1- AARM) 의 증가는 주소 증가 클록신호 (6b) 와 동기화된다.
또한, 카운터들 (101- 10M) 은 명령 디코더 (8) 에 의해 제공되는 내부 명령에 응답하여 주소값들 (AAR1- AARM) 을 제어한다. 카운터들 (101- 10M) 은 그 주소값들 (AAR1- AARM) 을 주소 디코더 (12) 에 출력한다.
이 주소 디코더 (12) 는, 카운터들 (101- 10M) 로부터의 주소값들 (AAR1- AARM) 및 주소 레지스터들 (9M+1- 9M+L) 로부터의 주소값들 (AARM+1- AARM+L) 을 수신한다. 주소 디코더 (12) 는 주소값들 (AAR1- AARM+L) 을 해독하여 메모리 셀 어레이 (13) 내의 메모리 셀들 중 하나의 메모리 셀에 접근할 수 있게 한다.
이 메모리 장치는, 데이터를 메모리 셀들에 기록하는 기록 드라이버, 및 그 메모리 셀들로부터 데이터를 판독하는 센스 증폭기를 더 포함한다. 상세한 설명없이도 당업자는 이 메모리 장치의 구성을 용이하게 실현할 수 있다.
도 4 는 메모리 장치의 시험동안 이 메모리 장치의 동작을 도시하는 타이밍 차트이다. 이 메모리 장치의 시험이 시작되는 시간 A 에서, 시험 회로 (1) 는 시험 모드 신호 (1a) 를 활성화시킨다.
이 시험 모드 신호 (1a) 에 응답하여, 명령 레지스터들 (71- 7N) 은 내부에 저장된 명령값들 (CM1- CMN) 이 소정의 명령값들로 되도록 각각 설정한다. 그 명령값들 (CM1- CMN) 은 신호들 (I/O0- I/OP-1) 의 입력에 의해 영향받지 않으며, 시험 모드 신호 (1a) 에 의해서만 제어된다.
그런 후, 명령 디코더 (8) 는 명령값들 (CM1- CMN) 을 해독하여 메모리 장치 내에서 실행될 내부 명령을 결정하도록 한다. 메모리 장치의 시험동안, 소정의 명령값들로 고정된 그 명령값들 (CM1- CMN) 이 명령 디코더 (8) 로 하여금 소정의 내부 명령을 제공하게 한다.
그 동안, 주소 레지스터들 (91- 9M) 은, 시험 모드 신호 (1a) 에 응답하여 내부에 저장된 초기 주소값들 (AR1- ARM) 이 소정의 초기 주소값들로 되도록 각각 설정한다. 이 초기 주소값들 (AR1- ARM) 은 I/O 신호들 (I/O0- I/OP-1) 의 입력에 영향받지 않으며, 시험 모드 신호 (1a) 에 의해서만 제어된다. 그 고정된 초기 주소값들 (AR1- ARM) 은 카운터들 (101- 10M) 에 각각 출력된다. 이 카운터들 (101- 10M) 은 주소값들 (AAR1- AARM) 을 그 고정된 초기 주소값들 (AR1- ARM) 로 초기화시킨다. 그 결과, 초기 하부 주소가, 이 메모리 장치의 시험동안에 미리 결정된다.
그런 후, 주소 레지스터 제어신호 (4a) 가, 시간 B 로부터 시간 C 까지의 기간동안 활성화된다. 그 주소 레지스터 제어신호 (4a) 가 활성화되는 동안, 외부 주소값들 (ARe M+1- ARe M+L) 이 I/O 버퍼 (2) 에 순차적으로 입력된다. 주소 레지스터 제어회로 (4) 는 주소 레지스터들 (91- 9M) 은 활성화시키지 않으면서 주소 레지스터들 (9M+1- 9M+L) 을 순차적으로 활성화시킨다. 주소 레지스터들 (9M+1- 9M+L) 은 외부 주소값들 (ARe M+1- ARe M+L) 을 각각 래치하여, 이들을 초기 주소값들 (ARM+1- ARM+L) 로서 내부에 저장한다. 이 초기 주소값들 (ARM+1- ARM+L) 은 주소 디코더 (12) 에 출력되고, 이 주소 디코더 (12) 는 그 초기 주소값들을 주소값들 (AARM+1- AARM+L) 로서 수신한다.
도 5 를 참조하면, 직렬 접근의 초기 주소는, 초기 주소값들 (ARM+1- ARM+L) 로 나타내지는 초기 상부 주소, 및 초기 주소값들 (AR1- ARM) 로 나타내지는 초기 하부 주소로 구성된다.
그런 후, 직렬 접근이 시간 D 에서 시작된다. 주소 디코더 (12) 는 주소값들 (AAR1- AARM+L) 을 해독하여 메모리 셀 어레이 (13) 내의 메모리 셀들 중 하나의 셀을 선택한다. 주소 디코더 (12) 는 그 선택된 셀에 접근할 수 있게 한다.
메모리 셀들로의 각각의 접근 후마다, 카운터들 (101- 10M) 에 의해 주소값들 (AAR1- AARM) 이 증가되어, 접근될 메모리 셀의 주소가 증가된다. 그 접근된 주소의 증가는 메모리 셀 어레이 (13) 로의 직렬 접근을 달성하게 한다.
이 제 1 실시예에서, 시험 모드동안에 명령의 입력이 불필요하므로, 시험 패턴 입력 용의 입력 사이클들의 수가 감소된다. 또한, 시험 모드동안에 초기 하부 주소의 입력이 불필요하므로, 시험 패턴 입력 용의 입력 사이클들의 수가 감소된다. 입력 사이클들의 감소는 시험 시간을 단축시키고, 또한 시험 패턴의 복잡도를 감소시킨다. 감소된 시험 시간 및 복잡도는 메모리 장치의 신뢰도 시험 및 LFT (Loose Function Test; 불량 기능 시험) 을 수행할 때 매우 중요하다.
제 2 실시예
제 2 실시예에서, 명령 레지스터들 (71- 7N) 및 명령 디코더 (8) 의 동작이 변경된다. 이 제 2 실시예의 메모리 장치의 구성은, 명령 레지스터들 (71- 7N) 및 명령 디코더 (8) 의 구성을 제외하고 제 1 실시예와 동일하다. 도 6 에 도시한 바와 같이, 이하 그 변경된 명령 레지스터들 (71- 7N) 및 명령 디코더 (8) 를 명령 레지스터들 (271- 27N) 및 명령 디코더 (28) 로 각각 나타낸다.
이 제 2 실시예에서, 시험 모드 신호 (1a) 는, 명령 레지스터들(271- 27N) 대신에 명령 디코더 (28) 에 출력된다.
시험 모드 신호 (1a) 가 활성화되지 않은 동안, 외부 명령값들 (CMe 1- CMe N) 의 순차적 입력과 동기화되면서 명령 레지스터들 (271- 27N) 이 순차적으로 활성화된다. 이 명령 레지스터들 (271- 27N) 은 그 외부 명령값들 (CMe 1- CMe N) 을 각각 래치하여, 명령값들 (CM1- CMN) 이 그 외부 명령값들 (CMe 1- CMe N) 로 되도록 각각 설정한다. 명령 레지스터들 (271- 27N) 은 그 명령값들 (CM1- CMN) 을 명령 디코더 (28) 에 각각 출력한다.
다른 한편, 시험 모드 신호 (1a) 가 활성화된 동안, 명령 레지스터들 (271- 27N) 은 명령 레지스터 제어회로 (3) 에 의해 비활성화되어, 외부 명령값들 (CMe 1- CMe N) 의 입력은 실행되지 않는다. 다른 방법으로, 명령 디코더 (28) 가, 시험 모드 신호 (1a) 에 응답하여, 카운터들 (101- 10M) 에 대한 소정의 내부 명령을 제공함으로써, 외부 명령값들 (CMe 1- CMe N) 의 입력의 필요성을 제거한다.
또한, 이 제 2 실시예에서의 메모리 장치는 시험 패턴 입력 용의 입력 사이클들의 수를 감소시킨다.
부가적으로, 이 제 2 실시예의 메모리 장치는 메모리 장치의 동작속도 및 칩 크기의 측면에서 바람직하다. 이 제 2 실시예에서, 시험회로 (1) 는 명령 레지스터들 (271- 27N) 이 아닌 명령 디코더 (28) 에 접속된다. 시험회로 (1) 의 이런 접속은 시험 모드 신호 (1a) 를 전송하는 신호선의 용량값을 감소시키고, 또한 그 신호선들의 점유면적을 감소시킨다.
제 3 실시예
제 3 실시예에서는, 주소 레지스터들 (91- 9M+L) 의 동작이 변경된다. 이 제 3 실시예에서의 메모리 장치의 구성은, 주소 레지스터들 (91- 9M+L) 의 구성을 제외하고 제 1 실시예의 구성과 동일하다. 도 7 에 도시한 바와 같이, 이하 그 변경된 주소 레지스터들 (91- 9M+L) 을 주소 레지스터들 (291- 29M+L) 로 각각 나타낸다.
이 제 3 실시예에서, 모든 주소 레지스터들 (291- 29M+L) 은 시험 모드 신호 (1a) 에 응답한다. 이 시험 모드 신호 (1a) 가 활성화되지 않을 때, 외부 초기 주소값들 (ARe 1- ARe M+L) 의 순차적 입력에 동기화되면서 주소 레지스터들 (291- 29M+L) 이 순차적으로 활성화된다. 이 주소 레지스터들 (291- 29M+L) 은 그 외부 초기 주소값들 (ARe 1- ARe M+L) 을 각각 래치하여, 초기 주소값들 (AR1- ARM+L) 이 그 외부 초기 주소값들 (ARe 1- ARe M+L) 로 되도록 각각 설정한다. 주소 레지스터들 (291- 29M+L) 은 그 외부 초기 주소값들 (ARe 1- ARe M+L) 을 초기 주소값들 (AR1- ARM+L) 로서 출력한다.
다른 한편, 시험 모드 신호 (1a) 가 활성화된 동안, 주소 레지스터들 (291- 29M+L) 은 그 초기 주소값들 (AR1- ARM+L) 이 소정의 초기 주소값들로 되도록 각각 설정한다. 주소 레지스터들 (291- 29M+L) 은 I/O 버퍼 (2) 로부터 외부 초기 주소값들 (ARe 1- ARe M+L) 을 수신하지 않는다. 주소 레지스터들 (291- 29M+L) 은 그 소정의 초기 주소값들을 초기 주소값들 (AR1- ARM+L) 로서 각각 출력한다.
초기 주소값들 (AR1- ARM) 은 카운터들 (101- 10M) 에게로 출력되고, 이 카운터들 (101- 10M) 이 주소값들 (AAR1- AARM) 을 그 초기 주소값들 (AR1- ARM) 로 초기화시킨다. 카운터들 (101- 10M) 은 그 주소값들 (AAR1- AARM) 을 주소 디코더 (12) 에 제공한다.
그 동안, 초기 주소값들 (ARM+1- ARM+L) 은 주소 디코더 (12) 에 출력되고, 이 주소 디코더 (12) 는 그 초기 주소값들 (ARM+1- ARM+L) 을 주소값들 (AARM+1- AARM+L) 로서 인식한다. 주소 디코더 (12) 는 주소값들 (AAR1- AARM+L) 을 해독하여 메모리 셀들 중 하나의 셀을 선택한다. 주소 디코더 (12) 는 그 선택된 메모리 셀에 접근할 수 있게 한다.
도 8 은 이 제 3 실시예에서의 메모리 장치의 동작을 도시하는 타이밍 차트이다. 메모리 장치의 시험이 시작되는 시간 H 에서, 시험 회로 (1) 는 시험 모드 신호 (1a) 를 활성화시킨다.
이 시험 모드 신호 (1a) 에 응답하여, 명령 레지스터들 (71- 7N) 은 내부에 저장된 명령값들 (CM1- CMN) 이 소정의 명령값들로 되도록 설정한다. 그 명령값들 (CM1- CMN) 은 I/O 신호들 (I/O0- I/OP-1) 의 입력에 의해 영향받지 않으며, 시험 모드 신호 (1a) 에 의해서만 제어된다.
명령 디코더 (8) 는 명령값들 (CM1- CMN) 을 해독하여 이 메모리 장치 내에서 실행될 내부 명령을 결정하도록 한다. 그 소정의 명령값들로 고정된 명령값들 (CM1- CMN) 은 명령 디코더 (8) 로 하여금 이 메모리 장치의 시험동안 소정의 내부 명령을 제공하게 한다.
그 동안, 주소 레지스터들 (91- 9M+L) 은, 시험 모드 신호 (1a) 에 응답하여 그 초기 주소값들 (AR1- ARM+L) 이 그 소정의 초기 주소값들로 되도록 설정한다. 그 초기 주소값들 (AR1- ARM+L) 은 신호들 (I/O0- I/OP-1) 의 입력에 의해 영향받지 않으며, 시험 모드 신호 (1a) 에 의해서만 제어된다. 초기 주소값들 (AR1- ARM+L) 중, 초기 주소값들 (AR1- ARM) 은 카운터들 (101- 10M) 에게로 각각 입력된다. 이 카운터들 (101- 10M) 은 주소값들 (AAR1- AARM) 을 그 고정된 초기 주소값들 (AR1- ARM) 로 각각 초기화시킨다. 그 결과, 초기 하부 주소가 메모리장치의 시험동안에 미리 결정된다. 카운터들 (101- 10M) 은 그 주소값들 (AAR1- AARM) 을 주소 디코더 (12) 에 각각 출력한다.
다른 한편, 초기 주소값들 (ARM+1- ARM+L) 은 주소 디코더 (12) 에 직접 출력된다. 주소 디코더 (12) 는 그 초기 주소값들 (ARM+1- ARM+L) 을 주소값들 (AARM+1- AARM+L) 로서 인식한다.
그런 후, 시간 J 에서 직렬 접근이 시작된다. 주소 디코더 (12) 는 주소값들 (AAR1- AARM+L) 을 해독하여 메모리 셀 어레이 (13) 내의 메모리 셀들 중 하나의 셀을 선택한다. 주소 디코더 (12) 는 그 선택된 메모리 셀에 접근할 수 있게한다.
그 메모리 셀들의 각각의 접근 후마다, 카운터들 (101- 10M) 에 의해 주소값들 (AAR1- AARM) 이 증가되어 접근될 메모리 셀의 주소가 증가된다. 그 접근된 주소의 증가는 메모리 셀 어레이 (13) 로의 직렬 접근을 달성한다.
이 제 3 실시예에서, 이 메모리 장치는 외부 명령 및 초기 주소의 입력이 필요치 않으므로, 시험 패턴 입력 용의 입력 사이클들의 수를 감소시킨다.
본 발명을 바람직한 형태에서 어느 정도 상세히 설명했으나, 그 바람직한 형태의 본 명세서는 세부적인 구성에서 변경되었고, 이하 청구된 본 발명의 사상 및 범위에서 벗어나지 않고 부분들을 조합하고 배열할 수도 있다.
제 1 실시예의 메모리 장치는, 시험 모드동안에 명령의 입력이 불필요하므로, 시험 패턴 입력 용의 입력 사이클들의 수가 감소된다. 또한, 시험 모드동안에 초기 하부 주소의 입력이 불필요하므로, 시험 패턴 입력 용의 입력 사이클들의 수가 감소된다. 입력 사이클들의 감소는 시험 시간을 단축시키고, 또한 시험 패턴의 복잡도를 감소시킨다.
제 2 실시예의 메모리 장치는, 메모리 장치의 동작속도 및 칩 크기의 측면에서 바람직하다. 이 제 2 실시예에서, 시험회로 (1) 가 명령 레지스터들 (271- 27N) 이 아닌 명령 디코더 (28) 에 접속되어, 시험 모드 신호 (1a) 를 전송하는 신호선의 용량값을 감소시키고, 또한 그 신호선들의 점유면적을 감소시킨다.
제 3 실시예에의 메모리 장치는, 외부 명령 및 초기 주소의 입력이 필요치 않으므로, 시험 패턴 입력 용의 입력 사이클들의 수를 감소시킨다.

Claims (15)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; I/O 버퍼; 시험 모드 신호에 응답하여 상기 메모리 셀 어레이로의 접근을 제어하는 명령을 제공하는 명령 제공 유닛; 상기 명령에 응답하여 주소를 제공하는 주소 제공 유닛; 및 상기 주소에 응답하여 상기 메모리 셀 어레이에 접근할 수 있도록 하는 주소 디코더를 구비하는 메모리 장치로서,
    상기 명령 제공 유닛은, 상기 시험 모드 신호가 활성화될 때, 상기 명령이 소정의 내부 명령으로 되도록 설정하고,
    상기 시험 모드 신호가 활성화되지 않을 때, 상기 I/O 버퍼를 통해 외부 명령을 수신하여 상기 명령이 상기 외부 명령으로 되도록 설정하는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 명령 제공 유닛은, 명령값을 저장하는 명령 레지스터, 및 상기 명령값을 해독하여 상기 명령을 발생시키는 명령 디코더를 포함하며,
    상기 명령 레지스터는, 상기 시험 모드 신호가 활성화될 때, 상기 명령값을 소정의 명령값으로 고정시키고,
    상기 시험 모드 신호가 활성화되지 않을 때, 상기 외부 명령을 나타내는 외부 명령값을 래치하여 상기 명령값이 상기 외부 명령값으로 되도록 설정하는 것을특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 명령 제공 유닛은, 명령값을 저장하는 명령 레지스터, 및 명령 디코더를 포함하며,
    상기 명령 레지스터는, 상기 I/O 버퍼를 통해 상기 외부 명령을 나타내는 외부 명령값을 래치하고,
    상기 명령 디코더는, 상기 시험 모드 신호가 활성화될 때, 상기 명령을 소정의 명령으로 고정시키고, 상기 시험 모드 신호가 활성화되지 않을 때, 상기 명령값을 해독하여 상기 명령을 발생시키는 것을 특징으로 하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 주소 제공 유닛은, 상기 접근 전에, 상기 주소를 초기 주소로 초기화시키고, 상기 접근동안, 상기 초기 주소로부터 상기 주소를 증가시키며,
    상기 시험 모드 신호가 활성화될 때, 상기 초기 주소를 소정의 초기 주소로 고정시키고,
    상기 시험 모드 신호가 활성화되지 않을 때, 상기 I/O 버퍼를 통해 외부 초기 주소를 수신하여 상기 초기 주소가 상기 외부 초기 주소로 되도록 설정하는 것을 특징으로 하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 주소 제공 유닛은, 초기 주소를 저장하는 주소 레지스터, 및 상기 주소를 제공하는 주소 증가 유닛을 포함하며,
    상기 주소 레지스터는, 상기 시험 모드 신호가 활성화될 때, 상기 초기 주소를 소정의 초기 주소로 고정시키고, 상기 시험 모드 신호가 활성화되지 않을 때, 상기 I/O 버퍼를 통해 외부 초기 주소를 수신하여 상기 초기 주소가 상기 외부 초기 주소로 되도록 설정하며,
    상기 주소 증가 유닛은, 상기 접근 전에, 상기 주소를 상기 초기 주소로 초기화시키고, 상기 접근 동안, 주소 증가 클록신호에 응답하여 상기 주소를 증가시키는 것을 특징으로 하는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 주소는 상부 주소 및 하부 주소를 포함하고,
    상기 주소 제공 유닛은, 상기 상부 주소를 저장하는 상부 주소 레지스터, 초기 하부 주소를 저장하는 하부 주소 레지스터, 및 상기 하부 주소를 제공하는 카운터를 포함하며,
    상기 하부 주소 레지스터는, 상기 시험 모드 신호가 활성화될 때, 상기 하부 초기 주소를 소정의 하부 초기 주소로 고정시키고, 상기 시험 모드 신호가 활성화되지 않을 때, 상기 I/O 버퍼를 통해 외부 초기 하부 주소를 수신하여 상기 초기 하부 주소가 상기 외부 초기 하부 주소로 되도록 설정하고,
    상기 카운터는, 상기 접근 전에, 상기 하부 주소를 상기 초기 하부 주소로 초기화시키고, 상기 접근 동안, 주소 증가 클록신호에 응답하여 상기 초기 하부 주소로부터 상기 하부 주소를 증가시키는 것을 특징으로 하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 상부 주소 레지스터는, 상기 시험 모드 신호의 활성화 유무에 관계없이 언제라도 외부 상부 주소를 수신하는 것을 특징으로 하는 메모리 장치.
  8. 제 6 항에 있어서,
    상기 상부 주소 레지스터는, 상기 시험 모드 신호가 활성화될 때, 상기 상부 주소를 소정의 상부 주소로 고정시키고, 상기 시험 모드 신호가 활성화되지 않을 때, 상기 I/O 버퍼를 통해 외부 상부 주소를 수신하여 상기 상부 주소를 상기 외부 상부 주소로 초기화시키는 것을 특징으로 하는 메모리 장치.
  9. 복수의 메모리 셀을 포함하는 메모리 셀 어레이; I/O 버퍼; 시험 모드 신호에 응답하여 주소를 제공하는 주소 제공 유닛; 및 상기 주소에 응답하여 상기 메모리 셀 어레이에 접근할 수 있도록 하는 주소 디코더를 구비하는 메모리 장치로서,
    상기 주소 제공 유닛은, 상기 메모리 셀 어레이로의 접근 전에, 상기 주소를 초기 주소로 초기화시키고, 상기 접근동안, 상기 초기 주소로부터 상기 주소를 증가시키며,
    상기 시험 모드 신호가 활성화될 때, 상기 초기 주소를 소정의 초기 주소로 고정시키고,
    상기 시험 모드 신호가 활성화되지 않을 때, 상기 I/O 버퍼를 통해 외부 초기 주소를 수신하여 상기 초기 주소가 상기 외부 초기 주소로 되도록 설정하는 것을 특징으로 하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 주소 제공 유닛은, 상기 초기 주소를 저장하는 주소 레지스터, 및 상기 주소를 제공하는 주소 증가 유닛을 포함하며,
    상기 주소 레지스터는, 상기 시험 모드 신호가 활성화될 때, 상기 초기 주소를 소정의 초기 주소로 고정시키고, 상기 시험 모드 신호가 활성화되지 않을 때, 상기 I/O 버퍼를 통해 외부 초기 주소를 수신하여 상기 초기 주소가 상기 외부 초기 주소로 되도록 설정하고,
    상기 주소 증가 유닛은, 상기 접근 전에, 상기 주소를 상기 초기 주소로 초기화시키고, 상기 접근 동안, 주소 증가 클록신호에 응답하여 상기 주소를 증가시키는 것을 특징으로 하는 메모리 장치.
  11. 제 9 항에 있어서,
    상기 주소는 상부 주소 및 하부 주소를 포함하고,
    상기 주소 제공 유닛은, 상기 상부 주소를 저장하는 상부 주소 레지스터, 초기 하부 주소를 저장하는 하부 주소 레지스터, 및 상기 하부 주소를 제공하는 카운터를 포함하며,
    상기 하부 주소 레지스터는, 상기 시험 모드 신호가 활성화될 때, 상기 하부 초기 주소를 소정의 하부 초기 주소로 고정시키고, 상기 시험 모드 신호가 활성화되지 않을 때, 상기 I/O 버퍼를 통해 외부 초기 하부 주소를 수신하여 상기 초기 주소가 상기 외부 초기 하부 주소로 되도록 설정하고,
    상기 카운터는, 상기 접근 전에, 상기 초기 하부 주소로 상기 하부 주소를 초기화시키고, 상기 접근 동안, 주소 증가 클록신호에 응답하여 상기 초기 하부 주소로부터 상기 하부 주소를 증가시키는 것을 특징으로 하는 메모리 장치.
  12. 제 11 항에 있어서,
    상기 상부 주소 레지스터는, 상기 시험 모드 신호의 활성화 유무에 관계없이 언제라도 외부 상부 주소를 수신하는 것을 특징으로 하는 메모리 장치.
  13. 제 11 항에 있어서,
    상기 상부 주소 레지스터는, 상기 시험 모드 신호가 활성화될 때, 상기 상부 주소를 소정의 상부 주소로 고정시키고, 상기 시험 모드 신호가 활성화되지 않을 때, 상기 I/O 버퍼를 통해 외부 상부 주소를 수신하여 상기 상부 주소를 상기 외부 상부 주소로 초기화시키는 것을 특징으로 하는 메모리 장치.
  14. 시험 모드 신호를 제공하는 단계;
    메모리 셀 어레이로의 접근을 제어하는 명령을 제공하는 단계;
    상기 명령에 응답하여 주소를 제공하는 단계; 및
    상기 주소에 응답하여 상기 메모리 셀 어레이에 접근할 수 있게 하는 단계를 구비하며,
    상기 명령을 제공하는 상기 단계는,
    상기 시험 모드 신호가 활성화될 때, 상기 명령이 소정의 내부 명령으로 되도록 설정하는 단계, 및
    상기 시험 모드 신호가 활성화되지 않을 때, 상기 명령이 외부회로로부터 수신된 외부명령으로 되도록 설정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
  15. 시험 모드 신호를 제공하는 단계;
    메모리 셀 어레이로의 접근을 위한 주소를 제공하는 단계; 및
    상기 주소에 응답하여 상기 메모리 셀 어레이에 접근할 수 있도록 하는 단계를 구비하며,
    상기 주소를 제공하는 상기 단계는,
    상기 시험 모드 신호가 활성화될 때, 상기 접근 전에, 상기 주소를 소정의 초기 주소로 초기화시키는 단계,
    상기 시험 모드 신호가 활성화되지 않을 때, 상기 접근 전에, 상기 주소를외부회로로부터 수신된 외부 초기 주소로 초기화시키는 단계, 및
    상기 접근동안 상기 주소를 증가시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
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