KR100993542B1

KR100993542B1 - 반도체장치

Info

Publication number: KR100993542B1
Application number: KR1020030020150A
Authority: KR
Inventors: 하시다테수이치
Original assignee: 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 2002-08-27
Filing date: 2003-03-31
Publication date: 2010-11-10
Also published as: JP2004086555A; JP4054634B2; US7263120B2; KR20040018906A; US20040043734A1

Abstract

소비전력을 저감할 수 있는 반도체장치를 제공한다. 통일규격으로 정해진 주파수의 클록신호를 송수신 클록신호로서 사용하는 데이터 송수신회로를 복수 탑재한 반도체장치에 있어서, 각각의 데이터 송수신회로에 대해 발진회로 및 클록발생회로를 설치하고, 복수의 데이터 송수신회로 내부의 발진회로 및 클록발생회로에의 전원공급을 각각의 데이터 송수신회로에 대해 개별적으로 차단하는 것에 의해, 해당 데이터 송수신회로에의 클록신호의 공급을 정지시키도록 구성한다.

반도체장치, 소비전력, 클록신호, 발진회로, 클록발생회로

Description

반도체장치{SEMICONDUCTOR DEVICE}

도 1은 본 발명의 제 1 실시예에 있어서의 반도체장치의 개략구성도이다.

도 2는 OSC0 클록발생부의 구성도이다.

도 3은 OSC2 클록발생부의 구성도이다.

도 4는 외부 리셋트시의 클록 동작파형도이다.

도 5는 클록 게이티드 제어의 설명도이다.

도 6은 클록 게이티드 제어회로의 일례를 나타낸 도면이다.

도 7은 DSP 회로의 전력제어회로의 구성도이다.

도 8은 관통전류 방지 회로예 1이다.

도 9는 슬립모드로의 이행순서를 나타낸 도면이다.

도 10은 본 발명의 제 2 실시예에 있어서의 반도체장치의 개략구성도이다.

도 11은 DSP 회로의 전력 제어회로의 다른 구성예를 나타낸 도면이다.

도 12는 DSP 회로의 전력 제어회로의 또 다른 구성예를 나타낸 도면이다.

도 13은 관통전류 방지 회로예 2이다.

* 도면의 주요부분에 대한 부호의 설명 *

1001: 반도체장치 1002: USB 제어부

1003: 주변회로 1004: DSP 회로

1005: OSC0 클록발생부 1006: OSC0 발신회로

1007: OSC2 발신회로 1008: OSC2 클록발생부

1009: SAI 회로 1010, 1011: 발진자

1012: DAC 1013: ADC

본 발명은, 디지털 오디오와 같이, 퍼스널 컴퓨터(PC)로부터 일정한 송수신 주파수로 데이터를 다운로드 또는 업로드하기 위한 직렬 송수신수단(USB 제어회로)과, 데이터 신장처리 등을 행하는 디지털 신호처리회로(DSP 회로)에서 처리한 데이터를 일정한 송수신 주파수에서 직렬 송수신을 행하는 인터페이스(IF) 회로를 갖는 반도체장치에 적합한 회로와 클록제어방법에 관한 것이다.

최근, 주변장치로서 디지털오디오플레이어나 다른 휴대가능한 장치의 수요가 급증하고 있다. 이러한 형태의 주변장치는, 주제어부가 되는 마이크로 콘트롤러 유니트(MCU), 외부 메모리에 기억된 오디오 데이터를 기록 또는 판독하기 위한 플래시 메모리 콘트롤러, 외부 메모리에서 판독한 데이터를 디코드 또는 복호화처리하기 위한 DSP 회로, DSP 회로에서 처리한 데이터를 ADC/DAC 시스템으로 오디오 신호로서 출력하는 인터페이스 회로(SAI 회로: Serial Audio Interface)와, PC와 접속 하여 플래시 메모리 등의 외부 메모리에 데이터를 다운로드 또는 업로드하기 위한 USB 콘트롤러를 겸비하고 있다.

이와 같은 형태의 주변장치는, 음악 데이터의 재생, 저작권 보호, 다운로드 및 표시를 행한다. DSP 회로는, 음악 데이터의 재생시에 데이터 디코드, 데이터 출력 및 이퀄라이저/볼륨 제어를 행한다.

이 주변장치는 휴대가능하므로, 배터리로 구동된다. 따라서, 전력 소모를 억제하기 위해 이들 주변기능을 1칩화하여, 배터리 소모를 줄일 필요가 있다.

그렇지만, 전술한 것과 같은 다기능화와 DSP 회로의 동작주파수 고속화는 디지털오디오플레이어의 고성능을 실현하기 위해서는 불가결하다. 따라서, 다기능화에 따른 게이트 규모의 증가와 동작 주파수의 고속화에 의해 소비전류가 증가하여 버린다.

DSP 회로에서 디코드처리된 데이터를 칩 외부의 DAC 시스템으로 출력하기 위한 오디오용 클록신호의 클록발생회로는, MPEG1, LAYER3, MPEG2, LAYER3 및 MPEG2.5에 대응하기 위해, 클록발생회로에 대한 전용의 주파수를 갖는다. USB 회로는 12MHz의 직렬통신을 행하기 때문에, 그것의 내부 제어회로는 48MHz의 고정 클록신호를 필요로 하고 있다. 따라서, 클록계통은 적어도 2계통 이상 필요하게 되어, PLL 또는 발진회로(OSC)에서 소비하는 전류가 커진다.

따라서, 주변장치 전체(디지털오디오플레이어 전체)로서 더욱 저소비전력화 가 요청된다. 특히 DSP 회로를 사용하여 음악 데이터의 재생동작을 하고 있는 중에는, DSP 회로부가 매우 높은 주파수로 동작하기 때문에 배터리의 소모가 심하다. 따라서, 소비전력이 개선된 반도체장치가 요구되고 있었다.

본 발명은, 소비전력을 저감할 수 있는 반도체장치를 제공하는 것을 목적으로 한다. 본 발명의 일면에 따르면, 통일규격으로 정해진 주파수의 클록신호를 송수신 클록신호로서 사용하는 데이터 송수신회로를 복수 탑재한 반도체장치에 있어서, 각각의 데이터 송수신회로에 대해 발진회로 및 클록발생회로를 설치하고, 복수의 데이터 송수신회로 내부의 발진회로 및 클록발생회로에의 전원공급을 각각의 데이터 송수신회로에 대해 개별적으로 차단하는 것에 의해, 해당 데이터 송수신회로에의 클록신호의 공급을 정지시키도록 구성된 반도체장치가 제공된다.

본 발명의 이들 특징부와 다른 특징부, 국면 및 이점은 이하의 상세한 설명, 첨부된 청구범위 및 첨부도면을 참조하여 더욱 더 명확해질 것이다.

[제 1 실시예]

도 1을 참조하면, 본 발명의 제 1 실시예에 있어서의 반도체장치(1001)의 개략구성도가 도시되어 있다. 이 반도체장치는 주로, PC에서 데이터를 다운로드 또는 업로드하기 위한 USB 제어부(1002)와, 클록신호를 생성하는 클록생성부(1005-1008)와, DSP 회로(1004)와, 주제어부(MCU)를 포함하는 외부 메모리 인터페이스 회로 등 의 주변회로(1003)와, DSP 회로에 의해 처리된 데이터를 칩 외부의 DAC(1012) 또는 ADC(1013) 시스템에 입력 또는 출력하는 직렬 인터페이스 회로(SAI 회로)(1009)를 구비한다.

이 반도체장치는 그것의 동작을 MCU 회로에 의해 제어하는데, 예를 들면 음악재생 동작에 있어서는, MCU와 기타 주변회로(1003)에 포함되는 외부 메모리 인터페이스 회로에서 입력된 데이터를 MCU 회로의 제어하에서 DSP 회로(1004)로 전송하고, DSP 회로에서 데이터를 고속으로 처리한 후, SAI 회로(1009)로부터 외부의 DAC 시스템(1012)으로 출력한다.

DSP 회로(1004)는 매우 고속동작을 요구하고 있으므로, DSP 회로(1004)에 대해서만 임계값이 낮은 트랜지스터를 생성하여, 고속동작을 실현하고 있다.

클록발생회로는 2계통 구비되고 있으며, 메인 클록용의 OSC0 클록생성부(1005, 1006)와, 오디오 클록용 OSC2 클록생성부(1007, 1008)로 분류된다. 이들 클록생성부가 사용될 때, 이들은 각각 외부에서 발진자(1010, 1011)에 접속되거나, 직접 클록신호가 입력된다.

도 2를 참조하면, OSC0 클록발생부의 구성이 도시되어 있다. OSC0 클록발생부는, OSC0 발진회로(2001), PLL0(2002), 분주회로(2003-2007), OSC0 클록제어회로(2008)로 구성된다. OSC0 발진회로(2001)로부터 출력된 클록신호(clockosc0: 8MHz)는 PLL0(2002)의 입력에 접속되어, 30배로 체배된다. 30배로 체배된 240MHz의 클록신호로부터, 분주회로는 60MHz, 30MHz, 15MHz, 7.5MHz 및 48MHz의 클록신호를 생성한다.

생성된 클록은 각각, DSP 회로(60MHz), USB 제어부(30MHz), MCU와 그밖의 주변회로(30MHz, 15MHz, 7.5MHz)에서 사용된다. OSC0 발진회로(2001) 및 PLL0(2002)는, MCU 회로에 공급되는 클록신호를 생성하고 있기 때문에, 통상동작시에 반드시 동작시킬 필요가 있다. 이들은 칩 전체의 정지모드시에만 정지된다.

OSC2 클록발생부(도 3 참조)는, OSC2 발진회로(3001), PLL2(3002, 3003), 분주회로(3004-3007), OSC2 클록제어회로(3008)로 구성된다. OSC2 클록 입력단자로부터 입력된 클록신호(clockosc2: 16.9344MHz 또는 11.2896MHz)는, 주 클록 주파수로 곧바로 SAI 회로(1009)에서 사용되거나, 클록신호를 사용하기 전에 PLL2(3002, 3003) 및 분주회로(3004-3007)를 통해 생성된 복수의 주파수 중에서 한 개의 주파수가 선택된다. 출력되는 주파수에 관해서는, 주 클록 주파수가 16.9344MHz인 발진자를 사용하여, 18.432MHz 및 12.288MHz의 클록신호가 생성된다. 또한, 주 클록 주파수가 11.2896MHz의 발진자를 사용하여, 12.288MHz 및 8.192MHz의 클록신호를 생성한다.

본 실시예에서는 OSC2 클록발생부에 PLL을 2개 사용하고 있지만, 1개의 PLL을 사용할 수도 있다. 생성된 클록신호는 SAI 회로(1009) 및 외부 ADC/DAC(1012, 1013) 시스템의 클록신호로서 사용된다.

이와 같이, 메인 클록용의 0SC0 클록생성부(1005, 1006)의 발진회로를 포함하는 회로를 오디오 클록용의 OSC2 클록생성부(1007, 1008)의 발진회로를 포함하는 회로와 분리시킴으로써, 오디오용 클록신호를 일시 사용하지 않는 경우에, OSC2 발진회로(3001), OSC2 PLL2(3002, 3003) 및 그 주변의 분주회로(3004-3007)를 파워다 운시킬 수 있기 때문에, 소비전류를 대폭 삭감할 수 있다.

OSC0 클록발생부(1005) 및 OSC2 클록발생부(1008)는 도 2의 멀티플렉서(2009-2013) 부분 및 도 3의 멀티플렉서(3009, 3010) 부분에서, 외부 리셋트 신호 resn으로부터 OSC0 제어회로(2008)에 의해 생성된 클록 전환신호 selosc에 의해 출력된 클록신호를 전환하는 구성으로 되어 있다. 외부 리셋트 전후의 클록 파형을 도 4에 나타낸다.

리셋트 중에, OSC0 제어회로는, 외부 리셋트 신호(resn)에 의해 생성된 selosc 신호에 따라, 각 클록(도 2 중의 clk7p5, clk15, clk30, clkdsp, clkusb, clkadc, clkdac)에 대해 OSC0 또는 OSC2의 주 클록을 선택한다. 리셋트 중에는 반도체장치(1001) 내부의 각 회로를 초기화하기 위해 클록신호의 입력이 필요하지만, PLL에서 출력된 고속의 클록신호를 전체 회로로 동시에 제공하면 클록동작에 의한 전류를 소비하고, 분주회로를 리셋트하기 때문에, 주파수가 낮은 OSC0 및 OSC2의 주 클록을 이용하여 리셋트 중에 초기화시의 전류를 억제하고 있다.

리셋트 해제 후에는, 비록 리셋트 해제후 초기의 파워를 삭감하기 위해 게이트 규모가 크고 클록 주파수가 높은 DSP 회로의 클록이 하드웨어적으로 정지되지만(그 후에 소프트웨어 제어에 의해 클록신호가 공급 가능), 클록신호가 PLL로부터 높은 주파수의 클록신호로 전환된다.

본 반도체장치에는, 다양한 기능이 탑재되어 있고, 각 기능의 클록을 클록발생부의 출력으로부터 분기시키고 있으므로, 항상 또는 일시적으로 사용하지 않는 기능이 있으면, 그것의 클록을 소프트웨어적으로 정지시킬 수 있다.

도 5를 참조하면, 클록을 소프트웨어적으로 정지시키는 회로구성도가 도시되어 있다. 도 5에 도시된 MCU 회로부(5009)는 클록제어 레지스터부(5010)에 기록을 행하여, 클록 게이티드(gated) 블록(5005-5007)을 제어함으로써, 클록발생부에서 생성된 클록신호를 정지제어한다. MCU 회로부(5009)와 클록제어 레지스터부(5010)에 공급된 클록신호는 항상 동작한다(MCU 회로 및 클록제어 레지스터부 등의 클록정지 제어에 관해서는 나중에 서술한다). 클록 게이티드 블록 내의 회로는, 도 6a와 같이 래치회로(6001)와 AND 소자(6002)로 구성된다. 클록 게이티드 블록(5005-5007)과 각 회로(5008, 5011, 5012) 사이의 클록신호에는, 그 사이에 클록파형의 상승 시간 또는 하강 시간(클록 스큐)을 줄이고, 동일 클록에 있어서 각 FF까지의 클록발생회로부로부터의 도달시간의 간격(클록 스큐)을 단축하기 위해, 다수의 클록용 드라이버를 삽입하고 있다. 따라서, 동작시킬 필요가 없는 클록신호를 정지시킴으로써, 그 회로의 게이트 구동에 의한 소비전류를 삭감할 수 있는 것 이외에, 그 기능의 클록 드라이버가 소비하는 전류도 삭감할 수 있다.

도 6b를 참조하면, 래치회로와 OR 소자로 구성된 클록 게이티드 블록 중의 회로의 다른 예가 도시되어 있는데, 이것은 하이 레벨에서 클록을 정지하는데 유용하다.

본 발명의 반도체장치가 갖는 파워 제어모드는 크게 나누어, 통상 동작모드 이외에 휴지(halt), 정지, 슬립모드가 있다. 휴지 모드에서는, MCU부 내부의 클록신호가 정지하고, 그 밖의 클록신호는 동작한다. MCU의 클록신호가 정지하기 때문에 반도체장치 내부에서의 데이터 전송은 불가능하지만, 각 기능 단독체가 이 모드 에서 동작가능하다.

중지 모드에서는, MCU부 내의 클록신호와 클록발생부의 전체 클록신호가 정지한다. 반도체장치 내부의 전체 클록신호가 정지하지만, DSP 회로부의 전원이 ON 상태이기 때문에, 리이크전류가 잔류한다.

슬립모드에서는, 중지 모드와 동일한 정지제어 이외에, DSP 회로의 전원을 차단한다. 중지 모드에서 잔류하고 있는 DSP 회로부에서의 리이크전류가 차단된다.

각각의 모드에서의 소비전류의 크기는 다음과 같이 표시된다:

슬립<중지<휴지.

여기서는, 본 발명에 관련된 클록신호의 정지동작을 제어하는 중지 및 슬립모드 중에서 중지 모드의 정지회로는 슬립모드의 정지회로에 포함되기 때문에, 슬립모드를 설명한다.

슬립모드의 설명을 위해, DSP 회로의 전력 제어회로 구성을 도 7에 나타낸다. 도 7에 도시된 클록발생부(7001) 및 클록 게이티드 블록(7002)은 DSP 회로부의 클록신호를 생성하고, MCU부로부터 레지스터에의 기록동작은 소프트웨어적으로 클록제어 레지스터와 DSP 제어 레지스터(7003)가 DSP 회로부용 클록신호의 정지제어 및 DSP의 파워다운 제어를 행하도록 한다. DSP 회로(7005)는 DSP 파워다운을 위한 PMOS의 스위치소자(7004)를 포함하여, DSP 회로 본체(7006)에의 전원공급을 제어한다. DSP 회로 본체(7006)만은 고속화에서 동작하도록 하기 위해 트랜지스터 임계값을 하강시키고 있다. DSP 회로의 본체(7006)의 전원공급이 차단되고, 그것의 출력신호는 부정전압레벨 상태가 된다. 따라서, 관통전류 방지회로(7008)가 부가된다.

도 8을 참조하면, 관통전류 방지회로의 일례가 도시되어 있다. DSP 회로의 파워다운에 의해 신호 dspout0 및 dspout1이 부정 전압레벨이 된다. 따라서, 파워다운으로 하기 전에 wrp가 레지스터 제어에 의해 미리 1로 설정되어, wrpdspout0 및 wrpdspout1이 부정이 되지 않도록 하고 있다. 신호 dspout0는 DSP 회로의 파워다운시 0으로 설정하도록 요구되는 신호에 사용되고, 신호 dspout1은 DSP의 파워다운시 1로 설정하도록 요구되는 신호에 사용된다.

도 9를 참조하면, 슬립모드로의 이행순서가 도시되어 있다.

우선, DSP 제어 레지스터의 RSTDSPN 비트에 0을 기록한다. rstdspn 신호가 로우 레벨이 되어, DSP 회로가 리셋트 상태가 된다. 다음에 DSP 제어 레지스터의 WRPDSP 비트에 1을 기록한다.

WRPDSP 비트를 1로 설정하는 것으로 wrpdsp 신호가 1로 되어, DSP 회로의 전체 출력에 접속된 관통전류 방지회로가 동작함으로써, DSP 회로의 일부 출력이 중간전위(플로팅)에서 있더라도 관통전류가 발생하지 않도록 설정된다. 다음에 DSP 제어 레지스터의 SLPDSP 비트에 1을 기록한다. 이에 따라 slpdsp 신호가 1로 설정되어, DSP 회로에 공급되고 있는 전원이 차단되고, 저소비 전력화가 실현된다. slpdsp 신호를 1로 설정하는 것도 관통전류 방지회로를 동작하게 한다. 이것은, 통상적인 사양일 수는 없지만, 칩의 디버그 중에, 소프트웨어의 버그에 의해 WRPDSP 비트 1로 설정하는 대신에 slpdsp 신호를 1로 설정함으로써, 관통전류에 의해 트랜지스터가 파괴되는 것을 방지하기 위해 설치된다.

DSP의 파워다운이 완료 후, 칩 전체의 클록신호를 정지하는 설정을 한다. 그 러나, 그 전에 슬립모드에서 복귀하기 위해 외부 인터럽트를 유효하게 하는 설정을 행한다. 그후, MCU부에 있는 중지 레지스터에 1이 기록되고, stopack 신호가 1로 설정됨으로써(도 5), 제어가 슬립모드로 들어가, 전체 클록신호가 정지한다.

다음에, 슬립모드로부터의 복귀 순서를 설명한다.

슬립모드에서의 복귀는, 외부 리셋트 또는 슬립모드로 이행하기 전에 설정에 의해 허용되고 있는 외부 인터럽트에 의해 발생한다.

외부 리셋트에 의해 복귀가 발생한 경우에는, 리셋트에 의해 DSP 제어 레지스터의 RSTDSPN 비트는 0(DSP 회로 리셋트 상태), WRPDSP 비트는 0, SPLDSP 비트는 0(DSP 회로 전원공급 상태)이 되어, 반도체장치가 전원공급 상태로 이행한다.

외부 인터럽트에 의해 복귀가 발생한 경우에는, 외부 인터럽트 신호를 받으면 MCU부에서 stopack가 디어서트(deassert)되어, OSC0 발진회로와 OSC0 클록발생부가 동작개시한다. OSC0 클록발생부는, 발진회로와 PLL이 안정할 때까지는 클록이 출력되지 않는 회로를 갖고 있어, 클록이 안정화된 후 각 회로에 클록신호가 공급된다. 그후, DSP 회로를 사용하는 경우에는, DSP 제어 레지스터의 SLPDSP 비트에 0이 기록되고(DSP 전원 ON), 장치가 DSP 회로부의 전원이 안정될 때까지 타이머를 이용하여 대기한다. DSP 레지스터의 WRPDSP 비트에 0을 기록하고, 그것의 레지스터 RSTDSPN 비트에 1을 기록함으로써, 리셋트 해제를 행한다. 다음은, DSP 내부의 설정을 행하여 DSP 회로의 동작을 개시한다.

전술한 것과 같이 DSP의 전력 제어를 소프트웨어 제어로 하는 것으로, 회로설계 단계에서는 예상하기 어려운 DSP 회로부의 전력 ON시의 전원 안정시간을 실제 디바이스 평가의 데이터에 근거하여 결정할 수 있게 된다는 이점과, 이 제어를 다른 제품에 적용한 경우에 전력 ON시의 전원 안정시간의 변화가 있더라도, 회로변경을 할 필요가 없다는 이점에 있다.

[제 2 실시예]

제 1 실시예의 각각의 회로에 대해서는, USB 회로(10002), DSP 회로부(10004) 및 MCU와 기타 주변회로에의 클록신호는 OSC0 클록발생부(10005)에서 생성된 클록을 공급하고, SAI 회로의 클록을 OSC2 클록발생부(10008)에서 공급하였지만, 각각의 회로에 대한 클록신호로서 DSP 회로부(10004) 및 MCU와 기타 주변회로의 클록신호를 OSC2 클록발생부(10008)에서 생성 및 공급하여, OSC0 클록발생부를 USB 전용으로 사용하는 구성도 있을 수 있다.

USB는 PC과 접속하여 다운로드 또는 업로드하는 경우에만 사용되기 때문에, USB에 클록신호를 공급하는 클록발생부를 이와 같이 독립시키는 것으로, USB를 사용하지 않는 경우에 OSC0 발진회로(10006) 및 OSC0 클록발생부(10005)를 정지시킬 수 있어, 대폭적인 소비전류 삭감이 가능하다. "USB를 사용하지 않는" 경우란, 디지털오디오플레이어를 PC와의 접속을 떼어 음악재생하는 경우에 대응한다.

본 발명은, 전술한 실시예에 한정되는 것은 아니다. 이에 반해, 본 발명의 취지에 근거하여 다양하게 변형시키는 것이 가능하다. 예를 들면, 제 1 실시예에 있어서 도 7의 DSP 회로의 전력 제어회로 중의 전력 ON/OFF의 스위치소자(7004)는 PMOS를 구비하지만, 도 11과 같이 NMOS(12004)를 구비할 수도 있는데, 이것은 PMOS 의 리이크 양보다도 NMOS의 리이크 양이 작은 경우에 소비전류를 저감시키는 효과가 있다. 또한, 이와 같은 구성은 레이아웃 패턴 면적도 저감할 수 있도록 한다.

또한, 도 7의 DSP 회로의 전력 제어회로 중의 전력 ON/OFF의 스위치소자(7004)는 PMOS만을 구비하지만, 스위치소자는 도 12와 같이 전원측에 PMOS(13004), 접지측에 NMOS(13012)를 구비할 수 있다. 이와 같은 구성에서는 레이아웃 면적은 커지지만, PMOS와 NMOS 중에서 한쪽으로 구성하는 것보다도 리이크전류를 작게 하는 것이 가능하다.

더구나, 제 1 실시예에 있어서의 도 8의 관통전류 방지회로는, 도 13과 같은 트랜스퍼 게이트와 래치회로를 조합하여 실현하는 것도 가능하다.

이상 상세히 설명한 바와 같이, 본 발명은, 통일규격으로 정해진 주파수의 클록신호를 송수신 클록신호로서 사용하는 데이터 송수신회로를 복수 탑재한 반도체장치에 있어서, 각각의 데이터 송수신회로에 대해 발진회로 및 클록발생회로를 설치하고, 복수의 데이터 송수신회로 내부의 발진회로 및 클록발생회로에의 전원공급을 각각의 데이터 송수신회로에 대해 개별적으로 차단하는 것에 의해, 해당 데이터 송수신회로에의 클록신호의 공급을 정지시키도록 구성된 반도체장치를 제공함으로써, 소비전력의 증가를 억제하는 것이 가능하며, 고속동작의 디지털신호처리회로를 포함하는 다수의 회로를 탑재한 반도체장치 전체의 소비전력을 저감할 수 있는 반도체장치를 얻을 수 있다.

Claims

통일규격으로 정해진 주파수를 각각 갖는 클록신호들 중의 대응하는 클록신호들에 근거해 각각 동작하는 복수의 데이터 송수신회로들을 갖는 반도체장치로서,

상기 클록신호들 중의 하나의 클록신호에 근거해 동작하는 디지털 처리회로와,

상기 데이터 송수신회로들 중의 대응하는 데이터 송수신회로들에 각각 상기 클록신호들을 출력하는 클록출력회로들과,

상기 클록출력회로들에 의해 상기 클록신호들이 상기 데이터 송수신회로들에 출력되는 것을 개별적으로 정지시키는 것을 제어하는 클록 제어회로와,

상기 디지털 처리회로에의 전원 공급을 차단하는 전원공급 차단회로를 구비하고,

상기 클록출력회로들의 각각은 선택기를 구비하고,

상기 선택기는 상기 데이터 송수신회로들 중의 대응하는 하나의 데이터 송수신회로가 리셋트되었을 때, 클록 출력회로의 출력으로서 오실레이터로부터 제1의 클록신호를 출력하고,

상기 선택기는 상기 리셋트의 종료 후에는 클록 출력회로의 출력으로서 상기 제1의 클록신호에 근거해서 발생되는 제2의 클록신호를 출력하는 것을 특징으로 하는 반도체장치.
삭제
제 1항에 있어서,

상기 클록제어회로는 상기 리셋트의 종료 후에, 상기 디지털 처리회로에 상기 클록신호들 중의 하나의 클록신호가 출력되는 것을 정지시키는 것을 특징으로 하는 반도체장치.
제 1항에 있어서,

상기 클록제어회로는 상기 송수신회로들의 기능에 따라 미리 정한 데이터 송수신회로들에 클록신호들이 출력되는 것을 정지시키는 것을 특징으로 하는 반도체장치.
제 1항에 있어서,

상기 디지털 처리회로에의 전원공급을 차단하는 전력제어모드(슬립모드)를 갖는 것을 특징으로 하는 반도체장치.
제 5항에 있어서,

상기 디지털 처리회로의 출력에 접속된 인터페이스회로에 관통전류 방지회로를 설치한 것을 특징으로 하는 반도체장치.
제 6항에 있어서,

상기 디지털 처리회로의 전원차단 동작과 동시에 상기 관통전류 방지회로를 동작시키도록 제어하는 것을 특징으로 하는 반도체장치.