CN116414207A - 数据保持电路和方法 - Google Patents

数据保持电路和方法 Download PDF

Info

Publication number
CN116414207A
CN116414207A CN202211065969.8A CN202211065969A CN116414207A CN 116414207 A CN116414207 A CN 116414207A CN 202211065969 A CN202211065969 A CN 202211065969A CN 116414207 A CN116414207 A CN 116414207A
Authority
CN
China
Prior art keywords
circuit
power
latch circuit
sub
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211065969.8A
Other languages
English (en)
Inventor
黄启睿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp
Original Assignee
Nuvoton Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nuvoton Technology Corp filed Critical Nuvoton Technology Corp
Publication of CN116414207A publication Critical patent/CN116414207A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Power Sources (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Communication Control (AREA)
  • Computer Networks & Wireless Communication (AREA)

Abstract

本发明提供了一种数据保持电路和方法。其中，数据保持电路包括一主闩锁电路、一从属闩锁电路和一控制电路。控制电路耦接主闩锁电路和从属闩锁电路。控制电路用以从一时钟电路接收一时钟信号和从一电源管理单元接收一电源管理信号。当在一正常操作模式时，控制电路将时钟信号传送给主闩锁电路和从属闩锁电路。当在一睡眠模式时，主闩锁电路的电源被关闭，且控制电路将电源管理信号传送给从属闩锁电路，以保存数据。

Description

数据保持电路和方法
技术领域
本发明的实施例主要有关于一种电源门控(power gating)技术，特别有关于当系统在一睡眠模式时，电流保持电路的控制电路将电源管理信号传送给电流保持电路的从属闩锁电路，以保存数据的电源门控技术。
背景技术
电源门控(power gating)技术为广泛应用于降低系统漏电流功耗的技术。当系统处于睡眠模式时，会把一部分电路的电源断开，在电源关闭区域的漏电流会小到可趋近于0。此外，当系统处于睡眠模式时，系统会另有一部分的有电的区域(即电源保留区域)用来存放不得遗失的数据和信息。因此，系统在睡眠模式时的总漏电流应为电源关闭区域的漏电流加上电源保留区域的漏电流。电源保留区域的漏电流占大多数，因此其将决定系统在睡眠模式时主要的总漏电流。
在传统上，为了使系统从睡眠模式转换成正常操作模式后，能够迅速地执行断电前的工作，系统中会配置一数据保持触发器(State Retention Flip Flop)，以保存睡眠模式时所要保存的系统信息和数据。当系统进入睡眠模式时，数据保持触发器的主闩锁电路(master latch)的电源来源会被关闭，从属闩锁电路(slave latch)则不会。因此，从属闩锁电路能保留系统进入睡眠模式前的系统信息和数据。传统上在数据保持触发器的设计上为了使从属闩锁电路能锁住储存值，数据保持触发器的时钟信号应维持在低准位(逻辑0准位)。因此，在睡眠模式时，系统的时钟电路(例如：时钟树(clock tree))需要接至有电的电源来源(即时钟电路需要配置在电源保留区域)，以维持住时钟信号的准位。
然而，时钟电路是以系统效能为导向的设计。因此，时钟电路会使用到较大尺寸的逻辑门和多阀值电压(multi-threshold voltage)的技术来设计，以符合最短时序(timing)的需求。因此，当系统进入睡眠模式时，时钟电路会产生较大的漏电流，因而增加了系统总漏电流功耗。
发明内容
有鉴于上述背景技术的问题，本发明的实施例提供了一种数据保持电路和方法。
根据本发明的一实施例提供了一种数据保持电路。数据保持电路包括一主闩锁电路、一从属闩锁电路和一控制电路。控制电路耦接主闩锁电路和从属闩锁电路。控制电路用以从一时钟电路接收一时钟信号和从一电源管理单元接收一电源管理信号。当在一正常操作模式时，控制电路将时钟信号传送给主闩锁电路和从属闩锁电路。当在一睡眠模式时，主闩锁电路的电源被关闭，且控制电路将电源管理信号传送给从属闩锁电路，以保存数据。
根据本发明一实施例，主闩锁电路和时钟电路配置在一电源关闭区域。此外，根据本发明一实施例，从属闩锁电路配置在一电源保留区域。
根据本发明一实施例，控制电路包括一第一子电路和一第二子电路。第一子电路用以控制第二子电路。当第一子电路的一输入信号是一第一准位时，第二子电路将时钟信号传送给主闩锁电路和从属闩锁电路。当第一子电路的一输入信号是一第二准位时，第二子电路将电源管理信号传送给从属闩锁电路。
根据本发明的一实施例提供了一种数据保持方法。数据保持方法适用一数据保持电路。上述数据保持电路包括一主闩锁电路、一从属闩锁电路和一控制电路，其中控制电路用以从一时钟电路接收一时钟信号和从一电源管理单元接收一电源管理信号。上述数据保持方法的步骤包括：在一正常操作模式时，借由上述控制电路将上述时钟信号传送给上述主闩锁电路和上述从属闩锁电路；以及在一睡眠模式时，关闭上述主闩锁电路的电源，以及借由上述控制电路将上述电源管理信号传送给上述从属闩锁电路，以保存数据。
关于本发明其他附加的特征与优点，本领域技术人员，在不脱离本发明的精神和范围内，当可根据本案实施方法中所揭露的数据保持和方法，做些许的更动与润饰而得到。
根据本发明提出的数据保存方法，当电源门控系统在睡眠模式时，电源门控系统的时钟电路所产生的时钟信号不会影响数据保持电路的从属闩锁电路的运作。因此，电源门控系统的时钟电路可配置在电源门控系统的电源关闭区域，以降低当电源门控系统在睡眠模式时的漏电流。
附图说明
图1显示根据本发明的一实施例所述的一电源门控系统100的示意图。
图2显示根据本发明的一实施例所述的一数据保持电路110的电路图。
图3根据本发明的一实施例所述的数据保持方法的流程图。
附图标号
100：电源门控系统
110：数据保持电路
111：主闩锁电路
112：控制电路
113：从属闩锁电路
120：时钟电路
130：电源管理单元
210：第一电路
220：第二电路
A1：电源关闭区域
A2：电源保留区域
CLK：时钟信号
D：输入信号
Q：输出信号
LAT：控制信号
LATbl：反向控制信号
RETN：第二电源管理信号
SLP：第一电源管理信号
SLPb：反向第一电源管理信号
S310～S320：步骤
VDD、VDDSW：电源
具体实施方式
本章节所叙述的是实施本发明的较佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视前附的权利要求范围所界定者为准。
图1显示根据本发明的一实施例所述的一电源门控(power gating)系统100的示意图。如图1所示，电源门控(power gating)系统100至少可包括一数据保持电路110、一时钟电路120和电源管理单元(power management unit，PMU)130。注意地是，在图1中所示的示意图，仅是为了方便说明本发明的实施例，但本发明并不以图1为限。此外，本发明所述的电源门控系统100可应用于电源门控电路的相关设计。
根据本发明的实施例，数据保持电路110可是一数据保持触发器(StateRetention Flip-Flop)。
如图1所示，数据保持电路110可包括一主闩锁(master latch)电路111、一控制电路112以及一从属闩锁(slave latch)电路113。此外，如图1所示，主闩锁电路111和时钟电路120配置在电源门控系统100的一电源关闭区域(Power ON/OFF domain)A1，以及控制电路112、从属闩锁电路113和电源管理单元130配置在电源门控系统100的一电源保留区域(always-on domain或retention domain)A2。在本发明的实施例中，当电源门控系统100在一正常操作模式时，在电源关闭区域A1和电源保留区域A2的装置都会维持正常的操作；当电源门控系统100在一睡眠模式时，在电源关闭区域A1的装置的电源会被关闭(例如：电源门控系统100中可配置一开关电路来控制提供给电源关闭区域A1的装置的电源，但本发明不以此为限)，且在电源保留区域A2的装置会维持正常运作，以保存数据和系统信息。
根据本发明一实施例，控制电路112可用以从时钟电路120接收时钟信号，以及从电源管理单元130接收电源管理信号。在此实施例中，当电源门控系统100在正常操作模式时，控制电路112可将时钟信号传送给主闩锁电路111和从属闩锁电路113。此外，当电源门控系统100在睡眠模式时，控制电路112可将电源管理单元130所产生的电源管理信号传送给从属闩锁电路113。也就是说，在本发明的实施例中，当在睡眠模式时，从属闩锁电路113的控制和操作将和时钟电路120所产生的时钟信号无关。此外，电源管理单元130所产生的电源管理信号是一般信号，因此，相较于时钟信号，其对于时间的需求较低。因此，当电源门控系统100在睡眠模式时，电源门控系统100使用电源管理信号所产生的漏电流会低于电源门控系统100使用时钟信号所产生的漏电流。
根据本发明一实施例，电源管理单元130所产生的电源管理信号可经由一缓冲区(buffer chain)提供给控制电路112，以维持电源管理信号在传递时的完整性，而不会因为传递过长而衰减。
由于控制电路112从时钟电路120所接收到的时钟信号是来自电源关闭区域A1，时钟信号的电压准位可能为随机且未知。因此，根据本发明一实施例，控制电路112可具有一阻隔(isolation cell)功能，以避免信号误动作的影响，以及短路电流所造成的大电流的问题。
图2显示根据本发明的一实施例所述的一数据保持电路110的电路图。如图2所示，数据保持电路110的控制电路112可包括一第一电路210和一第二电路220。第一电路210可接收来自电源管理单元130所产生的一第一电源管理信号SLP，并输出一反向第一电源管理信号SLPb。第二电路220可从第一电路210取得第一电源管理信号SLP和反向第一电源管理信号SLPb，从时钟电路120接收时钟信号CLK，以及接收来自电源管理单元130所产生的第二电源管理信号RETN。第二电路220可输出控制信号LAT和反向控制信号LATb给主闩锁电路111和从属闩锁电路113。此外，如图2所示，主闩锁电路111可接收电源VDDSW，且控制电路112和从属闩锁电路113可接收电源VDD。当电源门控系统100在一正常操作模式时，在电源关闭区域A1的主闩锁电路111和在电源保留区域A2的控制电路112和从属闩锁电路113都会维持正常的操作(即电源VDDSW和电源VDD都维持正常供应)。当电源门控系统100在一睡眠模式时，在电源关闭区域A1的主闩锁电路111的电源VDDSW会被关闭，但在电源保留区域A2的从属闩锁电路113的电源VDD会维持正常供应，以使得从属闩锁电路113可维持正常运作，以保存数据和系统信息。此外，如图2所示，输入信号D可是数据保持电路110的数据输入(data-in)信号，输出信号Q可是数据保持电路110的数据输出(data-out)信号。
当电源门控系统100在正常操作模式时，第一子电路210的输入信号(即第一电源管理信号SLP)是一第一准位(例如：低准位(low)，反之，反向第一电源管理信号SLPb是一第二准位(例如：高准位(high))，且第二电源管理信号RETN不会影响到控制电路112的运作。也就是说，在正常操作模式时，第二子电路220输出给主闩锁电路111和从属闩锁电路113的控制信号LAT和反向控制信号LATb根据时钟信号CLK所产生(即在正常操作模式时，控制信号LAT和反向控制信号LATb是时钟信号)。当主闩锁电路111和从属闩锁电路113可根据接收到的控制信号LAT和反向控制信号LATb，维持正常操作。
当电源门控系统100在睡眠模式时，第一子电路210的输入信号(即第一电源管理信号SLP)是第二准位(例如：高准位(high)，反之，反向第一电源管理信号SLPb是第一准位(例如：低准位(low))，时钟信号CLK不会影响控制电路112的运作。也就是说，在睡眠模式时，第二子电路112输出给从属闩锁电路113的控制信号LAT和反向控制信号LATb是根据第二电源管理信号RETN所产生(即在睡眠模式时，控制信号LAT和反向控制信号LATb是电源管理信号)。从属闩锁电路113可根据接收到的控制信号LAT和反向控制信号LATb，维持数据的保存。注意地是，图2所示的电路图仅是用以说明本发明的实施例，但本发明并不以此为限。与图2所示的电路等效的电路架构亦可应用在本发明的数据保持电路110的设计。
图3是根据本发明的一实施例所述的一数据保持方法的流程图。数据保持方法可适用电源门控系统100的数据保持电路110。如图3所示，在步骤S310，在电源门控系统100的正常操作模式时，借由数据保持电路110的控制电路将来自电源门控系统100的时钟电路120的时钟信号传送给数据保持电路110的主闩锁电路和从属闩锁电路。
在步骤S320，在电源门控系统100的睡眠模式时，主闩锁电路的电源被关闭，以及借由数据保持电路110的控制电路将来自电源门控系统100的电源管理单元130的电源管理信号传送给数据保持电路110的从属闩锁电路，以保存数据。
根据本发明一实施例，在数据保持方法中，数据保持电路110的主闩锁电路和电源门控系统100的时钟电路120配置在电源门控系统100的一电源关闭区域。
根据本发明一实施例，在数据保持方法中，数据保持电路110的从属闩锁电路和电源门控系统100的电源管理单元130配置在电源门控系统100的一电源保留区域。
根据本发明一实施例，在数据保持方法中，数据保持电路110的控制电路可包括一第一子电路和一第二子电路，其中第一子电路可用以控制上述第二子电路。当第一子电路的一输入信号是一第一准位时，借由第二子电路将时钟信号传送给数据保持电路110的主闩锁电路和从属闩锁电路。当第一子电路的一输入信号是一第二准位时，借由第二子电路将电源管理信号传送给数据保持电路110的从属闩锁电路。
根据本发明提出的数据保存方法，当电源门控系统在睡眠模式时，电源门控系统的时钟电路所产生的时钟信号不会影响数据保持电路的从属闩锁电路的运作。因此，电源门控系统的时钟电路可配置在电源门控系统的电源关闭区域，以降低当电源门控系统在睡眠模式时的漏电流。
本说明书中以及权利要求范围中的序号，例如“第一”、“第二”等等，仅是为了方便说明，彼此之间并没有顺序上的先后关系。
本发明的说明书所揭露的方法和演算法的步骤，可直接通过执行一处理器直接应用在硬件以及软件模块或两者的结合上。一软件模块(包括执行指令和相关数据)和其它数据可储存在数据存储器中，像是随机存取存储器(RAM)、快闪存储器(flash memory)、唯读存储器(ROM)、可抹除可规化唯读存储器(EPROM)、电子可抹除可规划唯读存储器(EEPROM)、暂存器、硬碟、可携式硬碟、光碟唯读存储器(CD-ROM)、DVD或在此领域已知技术中任何其它电脑可读取的储存媒体格式。一储存媒体可耦接至一机器装置，举例来说，像是电脑/处理器(为了说明的方便，在本说明书以处理器来表示)，上述处理器可通过来读取信息(像是代码)，以及写入信息至储存媒体。一储存媒体可整合一处理器。一特殊应用积体电路(ASIC)包括处理器和储存媒体。一用户设备则包括一特殊应用积体电路。换句话说，处理器和储存媒体以不直接连接用户设备的方式，包含于用户设备中。此外，在一些实施例中，任何适合电脑程序的产品包括可读取的储存媒体，其中可读取的储存媒体包括和一或多个所揭露实施例相关的代码。在一些实施例中，电脑程序的产品可包括封装材料。
以上段落使用多种层面描述。显然的，本文的教示可以多种方式实现，而在范例中揭露的任何特定架构或功能仅为一代表性的状况。根据本文的教示，任何本领域技术人员应理解在本文揭露的各层面可独立实作或两种以上的层面可以合并实作。
虽然本揭露已以实施例揭露如上，然其并非用以限定本揭露，任何本领域技术人员，在不脱离本揭露的精神和范围内，当可作些许的更动与润饰，因此发明的保护范围当视前附的权利要求范围所界定者为准。

Claims (10)

1.一种数据保持电路，其特征在于，包括：
一主闩锁电路；
一从属闩锁电路；以及
一控制电路，耦接上述主闩锁电路和上述从属闩锁电路，以及用以从一时钟电路接收一时钟信号和从一电源管理单元接收一电源管理信号；
其中在一正常操作模式时，上述控制电路将上述时钟信号传送给上述主闩锁电路和上述从属闩锁电路，以及
其中在一睡眠模式时，上述主闩锁电路的电源被关闭，且上述控制电路将上述电源管理信号传送给上述从属闩锁电路，以保存数据。
2.如权利要求1所述的数据保持电路，其特征在于，上述主闩锁电路和上述时钟电路配置在一电源关闭区域。
3.如权利要求1所述的数据保持电路，其特征在于，上述从属闩锁电路配置在一电源保留区域。
4.如权利要求1所述的数据保持电路，其特征在于，上述控制电路包括一第一子电路和一第二子电路，其中上述第一子电路用以控制上述第二子电路。
5.如权利要求4所述的数据保持电路，其特征在于，当上述第一子电路的一输入信号是一第一准位时，上述第二子电路将上述时钟信号传送给上述主闩锁电路和上述从属闩锁电路，以及当上述第一子电路的一输入信号是一第二准位时，上述第二子电路将上述电源管理信号传送给上述从属闩锁电路。
6.一种数据保持方法，适用一数据保持电路，其特征在于，上述数据保持电路包括一主闩锁电路、一从属闩锁电路和一控制电路，其中上述控制电路用以从一时钟电路接收一时钟信号和从一电源管理单元接收一电源管理信号，上述数据保持方法包括：
在一正常操作模式时，借由上述控制电路将上述时钟信号传送给上述主闩锁电路和上述从属闩锁电路；以及
在一睡眠模式时，关闭上述主闩锁电路的电源，以及借由上述控制电路将上述电源管理信号传送给上述从属闩锁电路，以保存数据。
7.如权利要求6所述的数据保持方法，其特征在于，上述主闩锁电路和上述时钟电路配置在一电源关闭区域。
8.如权利要求6所述的数据保持方法，其特征在于，上述从属闩锁电路配置在一电源保留区域。
9.如权利要求6所述的数据保持方法，其特征在于，上述控制电路包括一第一子电路和一第二子电路，其中上述第一子电路用以控制上述第二子电路。
10.如权利要求9所述的数据保持方法，其特征在于，更包括：
当上述第一子电路的一输入信号是一第一准位时，借由上述第二子电路将上述时钟信号传送给上述主闩锁电路和上述从属闩锁电路；以及
当上述第一子电路的一输入信号是一第二准位时，借由上述第二子电路将上述电源管理信号传送给上述从属闩锁电路。
CN202211065969.8A 2021-12-29 2022-09-01 数据保持电路和方法 Pending CN116414207A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW110149393 2021-12-29
TW110149393A TWI803119B (zh) 2021-12-29 2021-12-29 資料保持電路和方法

Publications (1)

Publication Number Publication Date
CN116414207A true CN116414207A (zh) 2023-07-11

Family

ID=86896278

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211065969.8A Pending CN116414207A (zh) 2021-12-29 2022-09-01 数据保持电路和方法

Country Status (3)

Country Link
US (1) US11984893B2 (zh)
CN (1) CN116414207A (zh)
TW (1) TWI803119B (zh)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7180348B2 (en) * 2005-03-24 2007-02-20 Arm Limited Circuit and method for storing data in operational and sleep modes
US7639056B2 (en) * 2005-05-26 2009-12-29 Texas Instruments Incorporated Ultra low area overhead retention flip-flop for power-down applications
US7626434B2 (en) * 2007-03-30 2009-12-01 Intel Corporation Low leakage state retention circuit
CN101252349B (zh) * 2008-04-10 2011-05-25 智原科技股份有限公司 多电源区域的数据保存装置
US9899066B2 (en) * 2012-09-10 2018-02-20 Texas Instruments Incorporated Priority based backup in nonvolatile logic arrays
US9641160B2 (en) 2015-03-02 2017-05-02 Intel Corporation Common N-well state retention flip-flop
US10608615B2 (en) * 2016-01-28 2020-03-31 Samsung Electronics Co., Ltd. Semiconductor device including retention reset flip-flop
US9665160B1 (en) 2016-05-17 2017-05-30 Qualcomm Incorporated Unified retention flip-flop architecture and control
US11012057B2 (en) * 2018-04-03 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Data retention circuit and method
KR102591208B1 (ko) * 2021-07-12 2023-10-20 주식회사 키파운드리 저전력 리텐션 플립플롭

Also Published As

Publication number Publication date
US20230208406A1 (en) 2023-06-29
TWI803119B (zh) 2023-05-21
TW202326356A (zh) 2023-07-01
US11984893B2 (en) 2024-05-14

Similar Documents

Publication Publication Date Title
US7583121B2 (en) Flip-flop having logic state retention during a power down mode and method therefor
US7622955B2 (en) Power savings with a level-shifting boundary isolation flip-flop (LSIFF) and a clock controlled data retention scheme
US8242826B2 (en) Retention flip-flop
TWI499208B (zh) 狀態保持功率閘控鎖存器及其方法
US7982514B2 (en) State-retentive master-slave flip flop to reduce standby leakage current
KR20020025035A (ko) 반도체 집적 회로
KR101139772B1 (ko) 반도체회로
CN111384941A (zh) 增强抗扰性锁存的逻辑状态保留
US8892930B2 (en) Systems and methods for power management in electronic devices
EP1331736A1 (en) Flip-flop with reduced leakage current
CN113395057A (zh) 主从d触发器和包括主从d触发器的集成电路
KR102653989B1 (ko) 저전력 리텐션 플립 플롭
US8493106B2 (en) Semiconductor device and method for controlling flip-flop
US10373677B2 (en) Semiconductor device to reduce energy consumed to write data
CN116414207A (zh) 数据保持电路和方法
KR102591208B1 (ko) 저전력 리텐션 플립플롭
US9018976B2 (en) Dual-port positive level sensitive reset preset data retention latch
US9195259B1 (en) Method and apparatus for clock-gating registers
US20150054556A1 (en) Dual-port negative level sensitive reset data retention latch
JP4253383B2 (ja) メモリ装置
US9270257B2 (en) Dual-port positive level sensitive reset data retention latch
US6831495B2 (en) Method and circuit for optimizing power consumption in a flip-flop
US20130097449A1 (en) Memory unit, information processing device, and method
US9088271B2 (en) Dual-port positive level sensitive data retention latch
US9520862B2 (en) Dual-port negative level sensitive reset preset data retention latch

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination