CN111384941A - 增强抗扰性锁存的逻辑状态保留 - Google Patents

Abstract

本申请公开了增强抗扰性锁存的逻辑状态保留。在描述的示例中，锁存器(参见260)包括用于锁存输入信息的电路(参见220)。电路可响应于第一模式的指示被预充电(参见210)，并且可将输入信息锁存至第二模式的指示(参见210)。锁存器可以可选地还响应于用于存储所锁存的输入信息的节点(参见290、292)来锁存输入信息。

Description

增强抗扰性锁存的逻辑状态保留

背景技术

电子电路被设计为包括越来越小的设计特征，以获得增加的功能和减少的功耗。此类电子电路可被实施为使用VLSI(超大规模集成)技术实施的SoC(片上系统)设计。用于控制功耗的功率管理特征可被包括在此类VLSI电路中。例如，功率管理特征可监测和控制参数，诸如并入VLSI电路的设备的功耗的速率和量、操作温度、部件使用期限、以及电池寿命。然而，降低功耗速率可导致此类设备中的数据丢失。

发明内容

在描述的示例中，锁存器包括用于锁存输入信息的电路。电路可响应于第一模式的指示被预充电，并且可将输入信息锁存为第二模式的指示。锁存器可以响应于用于存储所锁存的输入信息的节点，可选地进一步锁存输入信息。

附图说明

图1是包括示例主从保留(MSR)锁存器的示例系统的框图。

图2是示例MSR锁存器的示意图。

图3是示例MSR锁存器的示例模式转变的波形图。

图4是示例直接和间接耦合的D锁存器的示意图。

具体实施方式

例如，各种高度集成系统(诸如SoC-片上系统)可从可动态选择的功率域供电，以减少功耗。高度集成系统可包括功率管理控制单元，功率管理控制单元可选择性地控制将功率施加到由独立或重叠功率域供电的电路。至少一个特定功率域内的电路可响应于各种功率模式中的一种的选择被激活(或被去激活)，各种功率模式诸如“睡眠”模式，在“睡眠”模式下，通过选择性地移除系统中的一些(或所有)功率来削减性能(这节约功率)；或“有源(active)”模式(“有源”模式可提供功率用于增加的处理速度和/或功能)。

有时，用于维持逻辑状态的电路断电以避免持续的功耗。因为使电路断电可导致由有源电路存储的数据的丢失，所以可在使包括逻辑状态的电路断电之前采取各种步骤以保藏数据。在一个示例中，存储在锁存器(例如，“触发器”)中的数据可通过将所存储的数据(例如，所存储的数据被存储为有源电路的节点中的量化电压电平)写入到非易失性存储器中保藏。然而，将本地或联网非易失性存储器包括到系统中可增加成本，增加功耗，并且减慢系统操作。

图1是包括示例主从保留(MSR)锁存器的示例系统100的框图。示例系统100包括基板101，其用于包括处理器102、时钟发生器104、存储器106、功率模式选择器108、电源110、用户/系统界面112、以及MSR锁存器电路150、MSR锁存器电路160和MSR锁存器电路170。

在至少一个实施方式中，处理器102被布置为执行指令(例如，存储在存储器106中的软件)，该指令当由处理器102执行时，使处理器102变换成被配置为实行至少一个具体功能或任务的专用机器。处理器102可为微处理器、微控制器、数字信号处理器(DSP)等。处理器102也可为用于处理信号或数据的任何可编程数字模块或自组织(ad hoc)电路。处理器102被布置为从MSR锁存器电路150、MSR锁存器电路160和MSR锁存器电路170读取选择的锁存器数据(包括扫描链数据)，并且将选择的锁存器数据(包括扫描链数据)写入到MSR锁存器电路150、MSR锁存器电路160和MSR锁存器电路170。

在至少一个实施方式中，时钟发生器104被布置为生成一个或多个时钟信号(时钟)(例如，对一个或多个时钟信号(时钟)进行合成、同步、锁相、相乘、相除、整形或再生)。时钟信号可为周期性波形，该周期性波形随时间推移以相同或不同频率循环(振荡)。时钟信号可被布置为时钟分布网络和/或时钟树，用于对处理器102的部件和系统100的其它部件进行时钟控制/定时(clocking)(以及可选地进行同步)。例如，时钟发生器104被布置为生成时钟信号CLK，用于通过包括MSR锁存器电路120、MSR锁存器电路130和MSR锁存器电路140中的每个的扫描链对锁存器数据进行时钟控制(如下文关于图2描述的)。

在至少一个实施方式中，存储器106可为易失性的(例如，当断电时丢失存储的信息)和/或非易失性的(例如，当断电时保留信息)。易失性存储器可包括静态存储器(SRAM，SRAM可为基于有源反馈电路的)和/或动态RAM存储器(DRAM，DRAM可为基于电容器的)。非易失性存储器可包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、闪速存储器、硬盘、固态盘、CD-ROM(例如，包括可编程CD-ROM)、DVD-ROM、“云”存储装置、记忆“棒”和/或用于保留信息的任何合适的设备。存储器106可存储在执行环境的上下文中访问的信息(例如，代码和操作数据)，在执行环境中，一个或多个计算机程序可实施本文描述的技术(并且/或者一个或多个计算机程序可由本文描述的技术使用)。存储器106可为有形介质。

在至少一个实施方式中，功率模式选择器108可被布置为将功率选择性地施加到系统100内的各种部件。可响应于操作条件的改变，确定功率的选择性施加，使得各种操作参数(例如，速度、数据保留、功耗、“引导”时间和温度)可被优化或调整以有效地操作系统100。一般地，当需要(或不再需要)由选择的部件供应的功能时，系统100的选择的部件可被上电(或断电)。在操作中，功率模式选择器108被布置为选择性地断言和取消断言保留模式信号RET1、保留模式信号RET2和保留模式信号RET3，用于分别控制MSR锁存器电路150、MSR锁存器电路160和MSR锁存器电路170的操作。功率模式选择器108也可(例如，经由VDD开/关信号)控制各种电源的激活/去激活。电源110的各种电源电压的上电和断电可在需要的基础上供应功率以节省功率。

在至少一个实施方式中，电源110部件被布置为生成用于为MSR锁存器电路150、MSR锁存器电路160和MSR锁存器电路170供电的功率。例如：电源110被布置为在第一电压输出VDD1处生成功率用于为MSR锁存器电路150供电；电源110被布置为在第二电压输出VDD2处生成功率用于为MSR锁存器电路160供电；并且电源110被布置为在第三电压输出VDD3处生成功率用于为MSR锁存器电路170供电，其中第一电压输出、第二电压输出和第三电压输出中的每个可为与电压输出的另一个的电压相同的电压(例如，与电压输出的另一个的电压标称等效的互感电压)。

电源110部件被布置为在电压输出VDDHVT处生成功率，用于为MSR锁存器电路150的保留电路供电，其中电压输出VDDHVT可选地是比电压输出VDD1、电压输出VDD2和电压输出VDD3中的至少一个较高的电压。如下文关于图2描述的，电压输出VDDHVT可包括示例电压，该示例电压足够高以驱动较高的电压阈值(HVT)晶体管(其生成与较低的电压阈值LVT晶体管相比较低的泄漏电流)的控制端子(例如，栅极)。

例如，电压输出VDDHVT可用于驱动MSR锁存器120的保留模式锁存器128、MSR锁存器130的保留模式锁存器138和MSR锁存器140的保留模式锁存器148的有源电路(例如，用于保留逻辑状态，例如，如下文关于图2描述的)。也例如：电压输出VDD1可用于为时钟门122、主锁存器124和从锁存器126的有源电路供电；电压输出VDD2可用于为时钟门132、主锁存器134和从锁存器136的有源电路供电；并且电压输出VDD3可用于为时钟门142、主锁存器144和从锁存器146的有源电路供电。

当电压输出VDDHVT是比电压输出VDD1较高的电压(例如，用于为MSR锁存器电路150供电)，保留模式锁存器128的有源反馈电路的晶体管可为(例如，被制造为)较高的电压阈值晶体管，其具有与相同MSR锁存器120的主锁存器124和从锁存器126的较低的电压阈值晶体管相比较高的电压阈值。当电压输出VDDHVT是比电压输出VDD2较高的电压(例如，用于为MSR锁存器电路160供电)，保留模式锁存器138的有源反馈电路的晶体管可为比主锁存器134和从锁存器136的晶体管较高的电压阈值晶体管。当电压输出VDDHVT是比电压输出VDD3较高的电压(例如，用于为MSR锁存器电路170供电)，保留模式锁存器148的有源反馈电路的晶体管可为比主锁存器144和从锁存器166的晶体管较高的电压阈值晶体管。

当MSR锁存器电路的实例包括相似相应部件时且当此类实例中的每个由共模信号(例如，保留模式信号)控制时，电压VDD1、VDD2和VDD3可为相同电压(并且可由电源110的相同电源生成)。

可通过将从锁存器的现有电子状态锁存到保留模式锁存器中节约功率，其中保留模式锁存器包括(例如，与从锁存器的较低的电压阈值晶体管相比)较高的电压阈值晶体管。保留模式锁存器的有源反馈电路的较高的阈值电压晶体管具有与从锁存器(和主锁存器)的较低的电压阈值晶体管引起的泄漏电流相比较低的泄漏电流。比较起来，较低的电压阈值晶体管与较高的电压晶体管相比可以较高的速度切换。

如本文中在下面关于图2描述的，保留模式锁存器可在保留模式下操作以保留锁存的数据(例如，用于泄漏相对较少的功率)，而主锁存器和从锁存器可在有源模式下操作，以保留锁存的数据(例如，用于在较高的速度下鲁棒地操作)。

另外，时钟门(例如，时钟门122)可被布置为响应于保留模式的指示(例如，信号RET1)，为输入选通时钟信号CLK。例如，选通时钟信号CLK通过限制晶体管的切换来节约功率，晶体管响应于选通时钟切换状态。附加地，电源110可在保留模式期间切断VDD1功率源以节省功率。

在至少一个实施方式中，可响应于用户和/或响应于经由用户/系统界面112接收的测量的系统参数控制系统100。用户/系统界面112可包括硬件传感器和指示器，用于在系统100的软件应用程序的执行期间将信息输出到用户和指示器，以及用于从用户和各种传感器接收信息。

另外，用户/系统界面112可包括用于对联网设备联网(例如，将信息提供到联网设备和/或从联网设备接收信息)的输入/输出端口。联网设备可包括能够与系统100点到点和/或联网通信的任何设备(包括扫描链测试设备)。联网设备可包括有形非暂态介质(诸如闪速存储器)和/或有线或无线介质。这些和其它输入和输出设备可经由无线或有线连接通过外部设备选择性地耦合到系统100。

在至少一个实施方式中，MSR锁存器120、MSR锁存器130和MSR锁存器140可用于在保留模式下保存数据，同时消耗相对低量的功率。一些低功率保留锁存器包括低泄漏保留锁存器(例如，128、138和148)，低泄漏保留锁存器(例如，128、138和148)包括超低泄漏(ULL)晶体管。ULL晶体管被布置为耦合逻辑信号，用于将信息写入到(或以其它方式控制)低泄漏保留锁存器。此类ULL晶体管的栅极结构被制造为使用高(较高的)电压阈值(HVT)操作。与标准电压阈值(SVT)晶体管相比，(用于制造给定低泄漏保留锁存器的晶体管的给定过程的)HVT晶体管具有较高的动态功耗(例如，在切换期间)、较低的泄漏电流和较高的操作迟延。

例如，因为较高的电压阈值和HVT晶体管的栅极的电感，所以在低泄漏保留锁存器中包括HVT晶体管可增加低泄漏保留锁存器的切换迟延。当HVT晶体管布置在设备的时序关键路径中时，增加的迟延可减慢包括HVT晶体管低泄漏保留锁存器的设备的性能。

附加地，低泄漏保留锁存器的HVT晶体管在对于驱动HVT晶体管足够高的功率轨电压(例如，VDDHVT)下操作。对于驱动HVT晶体管的控制端子(例如，栅极)足够的电压可显著高于对于驱动标准电压阈值(SVT)晶体管足够的电压。例如，显著较高的栅极电压是足以可靠切换SVT晶体管的电压，而不是足够可靠切换HVT晶体管的电压。当HVT晶体管被切换时，较高的功率轨电压也可导致较高的动态功耗。

如下面参考图2描述的，预设信号(例如，PREZ)可被异步断言。PREZ信号的断言可将主锁存器230和从锁存器240的状态设定为已知状态(例如，用于操作或测试目的)。

图2是示例MSR锁存器200的示意图。示例MSR锁存器200可为锁存器诸如MSR锁存器电路120、MSR锁存器电路130和MSR锁存器电路140。示例MSR锁存器200包括第一锁存器258和第二锁存器260。第一锁存器258包括主/从锁存器对(例如，主锁存器230和从锁存器240)，主/从锁存器对(例如，主锁存器230和从锁存器240)在有源操作模式(有源模式)期间被激活，并且可在保留操作模式(保留模式)期间至少部分被去激活。

在有源模式期间，第二锁存器260(例如，保留模式锁存器260)可在有源模式期间至少部分被去激活。例如，保留模式(ret模式)锁存器260可通过实行预充电或清除操作被去激活，在预充电或清除操作中，在ret模式锁存器260的互补反馈节点中设定或清除相同逻辑状态。

在保留模式期间，ret模式锁存器260可在保留模式(或在保留模式的激活附近)期间被激活以输入、锁存和保留由第一锁存器锁存的(例如，由从锁存器240锁存的)现有逻辑状态。例如，ret模式锁存器260被布置为在保留模式期间操作的同时通过不提供静态电流路径且减少泄漏来节省功率。

功率域204被选择性地耦合用于将功率施加到第一锁存器258的晶体管(例如，包括用于实施所示逻辑门的晶体管)。第一MSR锁存器200的功率域204可由上文关于图1描述的功率信号(诸如VDD1)选择性地供电(第二MSR锁存器可由VDD2选择性地供电，并且第三MSR锁存器可由VDD3选择性地供电)。可响应于操作模式，选择性地为功率域204供电。例如，第一电压(例如，耦合到MSR锁存器200的VDD1)可在有源操作模式(有源模式)期间耦合到功率域204，并且可在保留操作模式(保留模式)期间至少部分地与功率域204去耦。第一电压(例如，耦合到功率域204的VDD1)可为被选择以有效驱动包括在功率域204中的较低的电压阈值晶体管的电压(例如，与驱动包括在功率域202中的较高的电压阈值晶体管相比)。另外，晶体管290和晶体管292被布置为将控制信号从功率域204电平移位到功率域202。

功率域202被耦合用于为MSR锁存器200的第二锁存器的晶体管(例如，包括布置在所示逻辑门内的晶体管)供电。第二锁存器可为保留模式锁存器(例如，ret模式锁存器260)。ret模式锁存器260包括有源反馈电路，有源反馈电路包括交叉耦合PMOS晶体管264和交叉耦合PMOS晶体管266。有源反馈电路可由第二电压(例如，耦合到功率域202的VDDHVT)供电，第二电压可被选择用于驱动包括在功率域202中的较高的电压阈值晶体管。第二电压可被选择用于驱动包括在功率域202中的较高的电压阈值晶体管。将较高的电压耦合到较高的电压阈值晶体管帮助确保较高的电压阈值晶体管的较低的泄漏电流(同时帮助确保恰当切换)。

第二锁存器的其它晶体管可包括在功率域202内。例如，导轨晶体管290和导轨晶体管292被包括在功率域204中，并且被布置为对指示(例如，信号N7和信号N8)进行电平移位，用于跨过不同功率域(例如，其可操作不同的电压电平)对ret模式锁存器260的有源部分进行编程。也由功率域202包括反相器210，并且反相器210被布置用于生成反相保留模式(RETZ)信号。

在示例MSR锁存器200中，所有SVT(标准电压阈值)晶体管可由第一功率轨204(例如，VDD)供电，而保留模式锁存器的HVT(例如，较高的电压阈值)晶体管由第二功率轨202(例如，VDDHVT，VDDHVT可为与比第一功率轨相同的电压或比第一功率轨较高的电压)供电。第一功率轨204可供应比适合于驱动HVT晶体管的电压较低的电压，这减少否则由SVT晶体管在适合于驱动HVT晶体管的电压下操作消耗的动态功率。附加地，当SVT或LVT(例如，较低的电压阈值)晶体管被布置在主/从锁存器对中的关键时序路径中时，可甚至在较低的第一轨电压下获取低的信号传播迟延。

(示例保留锁存器200的)主锁存器230和从锁存器240可包括具有较低栅极阈值电压的晶体管(该晶体管适合于生成比否则为每个此类晶体管所产生的迟延减少的迟延)，而保留模式锁存器(ret模式锁存器)260可包括具有较高阈值电压的晶体管(该晶体管适合于维持每个此类晶体管中的低泄漏电流)。示例ret模式锁存器可用于通过在保留模式期间(例如，在保留模式期间，可从第一功率域204移除功率)保留来自从锁存器240的有源反馈电路的所锁存的逻辑状态，节约功率。

主/从锁存器对(例如，230和240)包括布置在示例MSR锁存器200的关键时序路径中的较低的电压阈值晶体管，这减少在有源模式下操作时MSR锁存器200的迟延。主/从锁存器对的有源电路包括主锁存器230和从锁存器240，其中每个此类锁存器可使用较低的电压阈值晶体管形成。比较起来，ret模式锁存器260的有源电路包括较高的电压阈值晶体管(例如，这在保留模式期间减小泄漏，如果没有争议，在保留模式期间，减少主/从锁存器对的迟延的程度(例如，对速度的需要))。

在有源模式下操作中，主锁存器230被布置为响应于经由多路复用器220选择的外部数据(例如，锁存器数据)锁存逻辑状态。锁存器数据可为操作数据(诸如在正常操作下生成的耦合到多路复用器220的D输入的数据)或扫描数据(诸如来自扫描链中的其它锁存器的数据，其中来自扫描链中的先前锁存器的所锁存的数据耦合到多路复用器220的SD输入)。多路复用器220响应于扫描信号的状态，将D和SD输入中的选择的一个耦合到多路复用器220输出。

主锁存器230包括传输门222，传输门222被布置为在时钟信号CLK为低的时间段期间(如下面关于图3描述的)，将从多路复用器220接收的逻辑值传递到主锁存器230的有源反馈电路的逻辑状态输入节点。缓冲器232在时钟信号CLK为低的时间段期间，禁止主锁存器230的反馈路径，使得反馈回路的输出部分不与传输门222的输出冲突，并且使得由传输门222传递的逻辑值设定有源反馈电路(其包括与非(NAND)门234)的逻辑状态。

与非门234包括耦合到传输门222(例如，逻辑状态输入门)的输出和三态反相缓冲器232(例如，其是用于锁存输入数据的逻辑状态反馈门)的输出的第一输入。与非门234还包括耦合到PREZ_INT信号的第二输入。由与非门214和反相器212响应于PREZ和RETZ信号生成PREZ_INT信号，使得当保留模式信号尚未被断言时，响应于预设信号的断言，启动预设操作。当PREZ_INT信号为高时，与非门234输出信号将逻辑状态输入节点的逻辑状态(其是传输门222的输出)反相。

当时钟信号CLK转变为高时，通过传输门222的通道被闭合，并且(当PREZ_INT保持高时)三态缓冲器反相缓冲器232被布置为将与非门234的输出信号反相：逻辑输入状态节点的双反相帮助确保(当时钟信号CLK为高时)用先前由传输门222输入的相同逻辑状态有源驱动逻辑输入状态节点(这建立主锁存器230的有源锁存的反馈状态)。与非门234输出信号也通过反相器236反相，并且穿过传输门238(当时钟信号CLK为高时)。

当PREZ_INT信号为低时，在与非门234和反相三态缓冲器232之间建立的有源反馈回路断开连接。使有源反馈回路断开连接帮助确保主锁存器234的锁存的状态不会响应于由多路复用器220选择的输入逻辑状态的改变而触发(例如，这可节省功率)。

激活的传输门238的输出(例如，该输出输出主锁存器230的逻辑状态)被布置为当时钟信号CLK为高时，驱动从锁存器240的逻辑输入节点N7。节点N7经由反相器250耦合到第一锁存器258的输出Q。通过主/从锁存器对的关键路径(该关键路径穿越反相多路复用器220、与非门234、反相器236和反相器250)包括偶数个反相，使得主/从锁存器对(230和240)的输出是非反相Q输出(例如，相对于相关联的D和SD输入)。

当时钟信号CLK为高时，反馈反相三态缓冲器242为三态的，使得缓冲器242的输出不与传输门238的输出冲突。栅极电压N8_XX(在有源模式期间耦合到导轨晶体管246的栅极的为低)，并且当为低时，不与传输门238的输出冲突。以类似方式，栅极电压N7_XX当为低时不与与非门244的输出N8冲突。

当时钟信号CLK转变为低(且PREZ_INT保持高)时，通过传输门238的通道闭合，并且三态缓冲器反相缓冲器242被布置为将与非门244的输出信号N8反相。逻辑输入状态节点N7的双反相确保(当时钟信号CLK为低时)用先前由传输门238输入的相同逻辑状态有源驱动从锁存器240的逻辑输入状态节点N7(这建立从锁存器240的有源锁存反馈状态)。与非门244输出信号N8也通过反相器250反相，用于输出作为第一锁存器258(例如，主/从锁存器对)输出Q。

在示例中，当保留模式信号(反相的)RETZ没有被断言时，有源模式被断言。在有源模式期间，ret模式锁存器260被预充电且维持在预充电状态。处于预充电状态有助于用于锁存ret模式锁存器的较低输入信号保持时间。预充电状态帮助确保ret模式锁存器260可响应于从锁存器240的目前输入逻辑状态(例如，经由N7和N8)而迅速建立锁存的逻辑状态。在有源模式下的操作期间维持预充电状态节约否则消耗的功率(例如)，因为ret模式锁存器260的晶体管不按照时钟信号的功能(例如，直接功能)触发状态(在有源模式下)。

为了在有源模式下对ret模式锁存器预充电，保留模式信号RET保持为低。当保留模式信号为低(例如，没有被断言)时，NMOS晶体管280、NMOS晶体管284和NMOS晶体管286都为关(off)，而PMOS预充电晶体管262和PMOS预充电晶体管268为开(on)。当晶体管262和晶体管268为开时，建立通过晶体管262和晶体管268中的每个的通道，使得相应节点N7_X和N8_X中的每个被预充电(例如，在有源模式期间，预充电到逻辑高状态)。节点N8_X(包括晶体管266的漏极)耦合到第一交叉耦合PMOS晶体管264的栅极(使得PMOS晶体管264在有源模式期间为关)，然而，节点N7_X耦合到第二相关联的交叉耦合的PMOS晶体管266的栅极(使得PMOS晶体管266在有源模式期间也为关)。

如下面参考图3描述的，当时钟信号CLK(310)为低时，保留模式信号RET(320)被断言。再次参考图2，PMOS预充电晶体管262和PMOS预充电晶体管268响应于保留模式信号的断言而断开，而NMOS晶体管280、NMOS晶体管284和NMOS晶体管286响应于保留模式信号的断言而导通。当晶体管262和晶体管268断开时，通过晶体管262和晶体管268中的每个的通道塌陷，使得相应节点N7_X和N8_X中的每个与第二功率轨VDDHVT去耦(例如，参考第一功率轨VDD)。

因为导通晶体管264和晶体管266中的至少一个的延迟，所以节点N7_X和N8_X两者至少暂时保持高(如本文以下描述的，节点N7_X和N8_X中的一个稍后被迫使为低)，使得晶体管282和晶体管288中的两者初始保持为开。晶体管282的源极经由NMOS导轨晶体管290(其由从锁存器240的节点N7控制)选择性地耦合到接地(例如，低功率轨)，然而晶体管288的源极经由NMOS导轨晶体管292(其由从锁存器240的节点N8控制)选择性地耦合到接地。因为从锁存器240的节点N7和节点N8被设定为互补状态，所以一次导轨晶体管290和导轨晶体管292中的仅一个(例如，正好一个)耦合到接地。

在从锁存器240的节点N7为高(且节点N8为低)的第一示例中，导轨晶体管290导通，使得晶体管280、晶体管282和晶体管290的NMOS堆叠被布置为经由第一路径将节点N7_X的预充电电荷选择性地耦合到接地。响应于节点N7_X到接地的转变，反相器270将节点N7_XX驱动为高。当节点N7_XX被驱动为高时(而节点N8_XX保持低)，晶体管274导通，而晶体管276保持关。

当晶体管274导通时，晶体管274经由激活的导轨晶体管284(激活的导轨晶体管284响应于断言的保留模式被激活)耦合从节点N7_X到接地的第二路径。在节点N7的伪触发的情况下，从节点N7_X(经由晶体管284)到接地的第二路径维持交叉耦合晶体管264和交叉耦合晶体管266的有源锁存。(例如，由于噪声和/或当从域204移除功率时，可发生节点N7和节点N8的此类伪触发，这反过来有效地使输出节点N7和输出节点N8处于三态。)

晶体管274和晶体管276的有源反馈电路经由反相器270和反相器272的交叉耦合可被叫作“间接耦合”，并且增强ret模式锁存器260电路对由设备失配(例如，将HVT晶体管耦合到LVT或SVT晶体管)和/或被用于在单个基板上形成此类不同设备的制造过程的参数偏斜造成的电效应的抗扰性。另外，例如，间接耦合可增加有源反馈电路对在节点N7和/或N8上发生的噪声或切换毛刺的抗扰性。

当节点N7_X被拉低时(如上所述，当保留模式被断言时，响应于节点N7为高)，PMOS晶体管266导通，这将节点N8_X维持在高电平(例如，不管保留模式信号的状态)。使节点N8_X保留在高电平帮助确保反相器271继续(在节点N8_XX上)输出逻辑零(低)状态。响应于节点N8_XX的低状态，晶体管276保持关，使得晶体管276没有将电荷有源地传送到接地(例如，这掩盖(masking)经由节点N8输入的“毛刺”，节点N8控制导轨晶体管292)。节点N8_X的高状态帮助确保交叉耦合晶体管264保持关。当交叉耦合晶体管264为关(且交叉耦合晶体管266为开)时，包括交叉耦合晶体管264和交叉耦合晶体管266的有源电路电子地锁存由输入节点N7和输入节点N8断言的逻辑状态。

经由PMOS晶体管266将来自VDDHVT的电荷耦合到节点N8_X帮助维持互补交叉耦合晶体管264的关状态(尽管耦合到节点N8_X的激活晶体管的漏极和栅极泄漏)。维持互补晶体管264的关状态(同时维持晶体管266本身的开状态)有源地且选择性地保留所锁存的状态(例如，其中节点N7_XX也经由通过晶体管284耦合的到接地的第二路径保留节点N7的逻辑状态)。

在从锁存器240的节点N7为低(且节点N8为高)的第二示例中，导轨晶体管292导通，使得晶体管286、晶体管288和晶体管290的NMOS堆叠被布置为经由第一路径将节点N8_X的预充电电荷选择性地耦合到接地。响应于节点N7_X到接地的转变，反相器272将节点N8_XX驱动为高。当节点N8_XX被驱动为高(而节点N7_XX保持低)，晶体管276导通，而晶体管274保持关。

当晶体管276导通时，晶体管276经由激活的导轨晶体管284(激活的导轨晶体管284响应于断言的保留模式被激活)耦合从节点N8_X到接地的第二路径。在例如从域204移除功率(这反过来有效地使输出节点N7和输出节点N8处于三态)的情况下，从节点N8_X到接地的路径维持交叉耦合晶体管264和交叉耦合晶体管266的有源锁存。

当节点N8_X被拉低时，PMOS晶体管264导通，这将节点N7_X维持在高电平(例如，不管保留模式信号的状态)。使节点N7_X保留在高电平帮助确保反相器270继续(在节点N7_XX上)输出逻辑零(低)状态。响应于节点N7_XX的低状态，晶体管274保持关，使得晶体管274没有将电荷有源地传送到接地(例如，这掩盖经由节点N7输入的“毛刺”，节点N7控制导轨晶体管290)。节点N7_X的高状态帮助确保交叉耦合晶体管266保持关。当交叉耦合晶体管266为关且交叉耦合晶体管264为开时，包括交叉耦合晶体管264和交叉耦合晶体管266的有源电路电子锁存由输入节点N7和输入节点N8断言的逻辑状态。

经由PMOS晶体管264将来自VDDHVT的电荷耦合到节点N7_X帮助维持互补交叉耦合晶体管266的关状态(尽管耦合到节点N7_X的激活晶体管的漏极和栅极泄漏)。维持互补晶体管266的关状态(同时维持晶体管264本身的开状态)有源地且选择性地保留所锁存的状态(例如，其中节点N8_XX也保留节点N8的逻辑状态)。

如下面参考图3描述的，(例如，从功率域204)移除功率(例如，VDD和VDDNW 330)。再次参考图2，从功率域204移除功率有效地使驱动相应节点N7和节点N8的晶体管的输出处于三态(由于节点N7和节点N8上的噪声，所以这可使导轨晶体管290和导轨晶体管292更容易受到误切换)。例如，功率模式选择器108(图1所示)可被布置为用信号通知电源110，使得在保留模式期间不会由主锁存器258(例如，以操作速率)消耗功率。此类功率的损失可致使第一锁存器258(包括主锁存器230和从锁存器240)丢失作为锁存的状态存储在其中的信息。功率模式选择器108可被布置为断言保留信号(例如，RET1、RET2和/或RET3)，用于将功率去耦到选择的MSR锁存器200的功率域204。功率模式选择器108可被布置为响应于系统100的至少一部分被置于功率节约模式的确定(例如，由处理器102作出的)，断言保留信号。

响应于系统100的至少一部分被激活(例如，置于有源模式)的确定(例如，由处理器102作出的)，功率选择器108可用信号通知电源110将功率耦合到功率域204(和/或为功率域204生成功率)。在功率被重新施加到功率域204之后，响应于ret模式锁存器260的N7_XX和N8_XX节点设定从锁存器240的状态。N7_XX和N8_XX节点(例如，为互补信号)激活导轨晶体管246和导轨晶体管248中的一个，这样在保留模式信号的断言(和/或从功率域204移除功率)之前，响应于先前有源存储在从锁存器240中的信息设定从锁存器240的状态。

在响应于先前有源存储在从锁存器中的信息设定从锁存器240的状态之后，保留模式信号(RET)被取消断言，并且时钟信号(CLK)被转变为高(如下文关于图3描述的)。

图3是示例MSR锁存器200的示例模式转变的波形图。波形图300包括信号CLK(时钟)310、RET(保留模式信号)320、VDD(较低电压阈值功率轨)330和VDDHVT(较高电压阈值功率轨)340的波形。(MSR锁存器200的)锁存器258在有源模式期间(例如，当RET信号320为低时)被激活，并且锁存器258在保留模式期间(例如，当RET信号330为高时)至少部分去激活。

在有源模式下，CLK信号310以时钟频率振荡，用于例如通过至少一个示例MSR锁存器200传送数据(例如，其中MSR锁存器200的多个实例可被串联布置为扫描链)。在有源模式期间，主锁存器230被布置为(例如，经由D或SD输入端子)接收数据输入，并且当CLK信号310为低时锁存数据输入。当CLK信号310转变为高时，来自主锁存器230的所锁存的数据被输入到从锁存器240。例如，在转变311(在转变311期间，CLK信号转变为低)，由从锁存器240从主锁存器230接收的数据被锁存到从锁存器240中。

响应于保留模式的断言，有源模式结束(例如，在信号RET的转变321处)。例如，可通过上面参考图1描述的功率模式选择器108确定选择哪种模式被断言。当信号RET 320被断言时，ret模式锁存器260(其以类似于感测放大器的预充电的方式在有源模式期间被预充电)将一对交叉耦合晶体管(例如，264和266)中的一个的控制节点耦合到接地，使得从锁存器240的所锁存的逻辑状态由ret模式锁存器260锁存。当信号RET 320被断言时，CLK信号310被关断，这减少功耗，并且在保留模式期间减少电噪声。

响应于保留模式的断言，在转变331处，用于为主锁存器230和从锁存器240供电的功率轨(例如，VDD 330)断开(或以其它方式移除或断电)。使由VDD轨330供应的功率断开，例如，节省否则由主锁存器230和从锁存器240的电路耗散的功率。用于为保留模式锁存器供电的功率轨(VDDHVT340)在有源模式和保留模式两者下保持有源(例如，高)，使得(例如)ret模式锁存器260可在有源模式期间被预充电，并且使得ret模式锁存器260可在保留模式期间保留来自从锁存器240所锁存的数据。MSR锁存器200保持在保留模式(例如，无限期地保持在保留模式)，直到功率模式选择器确定到有源模式的转变。

响应于到有源模式的转变的确定，在VDD轨330的转变332处被重新激活。激活VDD轨330激活主锁存器230和从锁存器240，使得主锁存器230和从锁存器240可输入和锁存接收的数据。附加地，PREZ信号的断言(上文描述的)可将主锁存器230和从锁存器240的所锁存的状态设定为已知值(例如，用于测试目的)。当PREZ信号被取消断言时，响应于在保留模式期间锁存在ret模式锁存器260中的值，设定从锁存器240。

当RET信号320在转变322处被取消断言时(例如，响应于到有源模式的转变的确定)，保留模式锁存器被禁用(例如，通过对ret模式锁存器260的有源反馈电路的交叉耦合晶体管的两个控制节点进行预充电)。在转变322之后，CLK信号310被选通(例如，响应于RET信号320的取消断言)，这生成CLK信号310的转变312(例如，上升沿)。在转变312处CLK信号310的上升沿可用于对进入到MSR锁存器200的另一个实例的输入(例如，S输入或SD输入)中的在从锁存器240中恢复的(例如，在保留模式期间先前存储在ret模式锁存器260中的)信息进行时钟控制。CLK信号310的另外的循环可用于通过扫描链的其它扫描锁存器对数据进行时钟控制，使得(例如)在保留模式期间在MSR锁存器200的多个实例中存储的数据可被读取(例如，由处理器102)，用于恢复执行环境的上下文和/或测试目的。

于是，可响应于RET信号320的上升沿(例如，转变321)写入到ret模式锁存器260。当(例如，从从锁存器240)写入到保留模式锁存器时，ret模式锁存器260被启用，使得当ret模式锁存器260处于保留模式(例如，在转变321和转变322之间)时，ret模式锁存器260可保留写入数据的状态。当RET信号320被取消断言时，ret模式锁存器260退出保留模式，并且由ret模式锁存器260存储的值被写入(例如，写回)到从锁存器240(从锁存器240也转变到有源模式)中。ret模式锁存器260在有源模式期间被禁止锁存(例如，通过对有源反馈电路的控制节点进行预充电)，这节省否则通过在有源模式期间响应于CLK信号310切换耗散的功率。

图4是示例直接(例如，经由晶体管264和晶体管266的栅极)和间接(例如，经由晶体管27和晶体管276的栅极)耦合D锁存器的示意图。示例D锁存器400在结构上类似于ret模式锁存器D 260，但是例如，D锁存器400可响应于不同定时的控制信号而不同地操作。D锁存器400可集成在基板410上，基板410可包括D锁存器400的多个实例以及其它电路，使得扫描链可被形成用于对包括在单个基板410上的其它电路进行编程和测试(例如)。D锁存器400(例如，及其修改)可用于实施主锁存器230和从锁存器240(例如，通过针对锁存器的相应部件切换CLK信号的极性)。

在操作中，D锁存器400的时序(timing)由CLK信号控制。CLK信号可指示两种模式中的一种模式下的D锁存器400操作：当CLK信号为低时，第一模式被指示用于对D锁存器400(D锁存器400在架构上类似于感测放大器)进行预充电；以及当CLK信号为高时，第二模式被指示用于锁存输入信息。例如，当CLK信号为低时，PMOS晶体管262和PMOS晶体管268被布置为对节点N7_X和N8_X进行预充电(这帮助确保交叉耦合晶体管264和交叉耦合晶体管266都为关)。响应于来自节点N7_X的高输入，反相器270在节点N7_XX处输出低信号，用于使晶体管274断开和/或将晶体管274维持在关状态。类似地，响应于来自节点N8_X的高输入，反相器272输出低信号(N8_XX)，用于使晶体管276断开和/或将晶体管276维持在关状态。因为CLK信号为低，所以耦合到节点N7_X的第一NMOS晶体管“堆叠”(第一NMOS晶体管“堆叠”包括NMOS晶体管280、NMOS晶体管282和NMOS晶体管290)不会下拉节点N7_X，并且耦合到节点N8_X的第二NMOS晶体管“堆叠”(第二NMOS晶体管“堆叠”包括NMOS晶体管286、NMOS晶体管288和NMOS晶体管292)不会下拉节点N8_X。当CLK信号为低时，直接交叉耦合的节点N7_X和N8_X都被预充电，因为(例如)交叉耦合的节点N7_X和N8_X分别耦合到高功率轨(例如，VDD)，并且交叉耦合的节点N7_X和N8_X没有分别耦合到低功率轨(例如，接地)。

当CLK信号转变为高时，PMOS晶体管262和PMOS晶体管268断开，而PMOS晶体管264和PMOS晶体管266初始都为关。因为D和DZ输入互补，所以响应于相应输入信号，晶体管280和晶体管286中的仅一个被选择性地激活。晶体管280和晶体管286中的仅一个的选择性激活致使输入D的值被写入到D锁存器400中且由D锁存器400锁存。

在D输入为高的第一示例中，NMOS晶体管280为开(响应于输入D的高状态)。另外，响应于CLK信号转变为高，NMOS晶体管290为开(例如，被激活)。NMOS晶体管282初始为开，因为交叉耦合节点N8_X(除了节点N7_X之外)被预充电为高状态。响应于第一NMOS堆叠中的晶体管280、晶体管282和晶体管290中的每个的开状态(例如，被激活)，节点N7_X被选择性地耦合到低功率轨(例如，下拉到接地)(这是到接地的第一路径)。当节点N7_X被下拉时，交叉耦合晶体管266被布置为上拉节点N8_X，这将电荷耦合到节点N8_X，以有源维持节点N8_X的高状态。(如上文描述的，响应于由相互控制的相应互补有源驱动的栅极信号驱动，交叉耦合晶体管264和交叉耦合晶体管266被锁存。)

另外(例如，响应于输入D和CLK为高)，节点N7_X的低状态迫使反相器270为高，使得节点N7_XX使晶体管274导通。因为响应于CLK为高，晶体管284(与晶体管274共源共栅耦合)被导通，所以从节点N7_X到接地的第二(例如，延迟)路径由D锁存器400的所锁存的状态选择性地控制(例如，打开)(例如，与由D输入直接控制相比)。到接地的延迟的第二路径帮助确保交叉耦合有源反馈电路(例如，交叉耦合有源反馈电路包括交叉耦合晶体管264和交叉耦合晶体管266)通过掩盖D输入上的“毛刺”锁存正确数据，否则这可能下拉节点N7_X，并且错误地将预充电电荷从互补分流到接地。由于噪声和/或响应于晶体管失配(例如，晶体管驱动强度差异)，可在写入操作期间(直到到CLK随后转变为低时)发生“毛刺”。到接地的延迟的第二路径(例如，到接地的延迟的第二路径由经由反相器270的“间接耦合”控制)也可帮助减少D(和DZ)输入的保持时间，这帮助增加电路对由设计或制造公差造成的噪声和变化的鲁棒性。

在DZ输入为高(且D输入为低)的第二示例中，NMOS晶体管286为开(响应于输入DZ的高状态)。另外，响应于CLK信号转变为高，NMOS晶体管292为开(例如，被激活)。因为交叉耦合节点N7_X(和N8_X)被预充电为高状态，所以NMOS晶体管288初始为开。响应于布置为NMOS堆叠的晶体管286、晶体管288和晶体管292中的每个的开状态(例如，被激活)，节点N8_X沿第一路径选择性地耦合到低功率轨(例如，被下拉)。当节点N8_X被下拉时，交叉耦合晶体管264被布置为上拉节点N7_X，这将电荷耦合到节点N7_X，以有源维持节点N7_X的高状态。

另外(例如，响应于输入DZ和CLK为高)，节点N8_X的低状态迫使反相器270为高，使得节点N8_XX使晶体管276导通。因为响应于CLK为高，晶体管284(与晶体管276共源共栅耦合的)被导通，所以从节点N8_X到接地的第二(例如，延迟)路径由D锁存器400的所锁存的状态选择性地控制(例如，打开)(例如，与由D输入直接控制相比)。到接地的延迟的第二路径帮助确保交叉耦合有源反馈电路(例如，交叉耦合有源反馈电路包括交叉耦合晶体管264和交叉耦合晶体管266)通过掩盖D输入上的“毛刺”锁存正确数据，否则这可能下拉节点N8_X，并且将预充电电荷从互补分流到接地。

如上所述，第一互补(例如，交叉耦合)节点和第二互补(例如，交叉耦合)节点(例如，N7_X和N8_X)被布置为在有源模式期间预充电(例如，使得两个节点包括逻辑1电压)。响应于从第一互补节点和第二互补节点中的选择的一个得到的控制信号(例如，其中所选择的节点被下拉)，第一互补节点和第二互补节点中的选择的一个还(例如，随后)经由第二路径耦合到接地，第二路径包括激活的晶体管284(响应于保留模式信号的断言，激活的晶体管284被激活)。

在另一个示例中，交叉耦合与非门(例如，与仅仅交叉耦合晶体管相比)被布置为锁存响应于N7_X和N8_X的逻辑状态得到的值。可响应于D输入和SD输入中的一个的选择设定交叉耦合与非门的逻辑状态，其中选择可被实施为“到接地的第一路径”的NMOS堆叠的一部分。

在权利要求书的范围内，在所描述的示例中，修改是可能的，并且其它示例是可能的。

Claims (20)

1.一种装置，包括：

锁存器，所述锁存器包括用于响应于第一模式的指示和响应于第二模式的指示锁存输入信息的电路，所述电路包括：

第一晶体管，所述第一晶体管包括耦合到第一节点的输出，其中所述第一晶体管适于在所述第一模式期间将所述第一节点与第一功率轨耦合；以及

第二晶体管，所述第二晶体管包括耦合到第二节点的输出，其中所述第二晶体管适于在所述第一模式期间将所述第二节点与所述第一功率轨耦合，其中所述第二节点耦合到所述第一晶体管的控制端子，其中所述第一节点耦合到所述第二晶体管的控制端子，其中响应于所述输入信息，选择所述第一节点和所述第二节点中的正好一个；

第一路径，所述第一路径适于响应于所述第一节点和所述第二节点中的所未选择的一个，将在所述第二模式期间所述第一节点和所述第二节点中的所选择的一个与第二功率轨耦合；以及

第二路径，所述第二路径适于响应于所述第一节点和所述第二节点中的所选择的一个的所述放电，将在所述第二模式期间所述第一节点和所述第二节点中的所选择的一个与所述第二功率轨耦合。

2.根据权利要求1所述的装置，其中所述电路的功耗在所述第一模式期间较高，并且所述电路的所述功耗在所述第二模式期间较低。

3.根据权利要求1所述的装置，其中所述第一路径包括：以下的共源共栅布置：第一NMOS晶体管，所述第一NMOS晶体管包括耦合到用于指示所述输入信息的信号的控制端子；第二NMOS晶体管，所述第二NMOS晶体管包括耦合到所述第一节点和所述第二节点中的所选择的一个的另一个的控制端子；以及第三NMOS晶体管，所述第三NMOS晶体管包括耦合到用于指示所述第二模式的激活的信号的控制端子。

4.根据权利要求1所述的装置，其中所述锁存器是由第一功率域供电的第一锁存器，并且还包括由第二功率域供电的第二锁存器，其中从所述第二锁存器接收所述输入信息。

5.根据权利要求4所述的装置，其中所述第二功率域在所述第二模式期间断电。

6.根据权利要求4所述的装置，其中所述第二锁存器被布置为响应于从所述第二模式到所述第一模式的转变的指示，接收所述第一锁存器的所锁存的逻辑状态。

7.根据权利要求6所述的装置，其中所述第一路径包括：以下的共源共栅布置：第一NMOS晶体管，所述第一NMOS晶体管包括耦合到用于指示所述输入信息的信号的控制端子，其中响应于从所述第二功率域供应的功率生成用于指示所述输入信息的所述信号，并且其中所述第一NMOS晶体管包括耦合到所述第二功率轨的漏极；第二NMOS晶体管，所述第二NMOS晶体管包括耦合到所述第一节点和所述第二节点中的所选择的一个的另一个的控制端子；以及第三NMOS晶体管，所述第三NMOS晶体管包括耦合到用于指示所述第二模式的激活的信号的控制端子。

8.根据权利要求4所述的装置，其中所述第一锁存器的所述电路包括含有电压阈值的晶体管，所述电压阈值高于由所述第二锁存器的电路包括的晶体管的电压阈值。

9.根据权利要求4所述的装置，其中所述第一锁存器的所述电路包括含有泄漏的晶体管，所述泄漏低于所述第二锁存器的所述电路的晶体管的泄漏。

10.根据权利要求4所述的装置，其中所述第一锁存器包括含有切换时间的晶体管，所述切换时间慢于所述第二锁存器的所述电路的晶体管的切换时间。

11.根据权利要求6所述的装置，其中所述第一锁存器包括主锁存器，其被布置为在时钟循环的第一部分期间锁存所接收的逻辑状态，并且包括从锁存器，其被布置为在时钟循环的第二部分期间锁存由所述主锁存器锁存的所接收的逻辑状态，并且其中所述从锁存器包括所述第一电路。

12.根据权利要求6所述的装置，包括用于选择扫描链输入作为所述输入信息的多路复用器。

13.一种电路，包括：

第一锁存器，所述第一锁存器包括第一电路，所述第一电路被布置为在有源模式期间保留接收的逻辑状态，并且被布置为在保留模式期间去激活；以及

第二锁存器，所述第二锁存器包括第二电路，所述第二电路包括第一逻辑节点和第二逻辑节点，其中所述第二锁存器的所述第一逻辑节点和所述第二逻辑节点中的每个的逻辑状态在所述有源模式的一部分期间是相同的，其中所述第二电路被布置为响应于从所述有源模式到所述保留模式的转变的指示，锁存所述第一锁存器的所接收的逻辑状态，其中所述第二锁存器的所述第一逻辑节点和所述第二逻辑节点中的每个的逻辑状态在所述保留模式的一部分期间是不同的，并且其中所述第二锁存器被布置为在所述保留模式期间保留从所述第一锁存器接收的所锁存的逻辑状态。

14.根据权利要求13所述的电路，其中所述第二锁存器的所述第一节点响应于所述有源模式的指示耦合到第一功率轨，并且其中所述第二锁存器的所述第二节点响应于所述有源模式的所述指示耦合到所述第一功率轨。

15.根据权利要求14所述的电路，其中所述第二锁存器的所述第一节点响应于所述保留模式的所述指示以及响应于所述第一电路的第一节点的所述逻辑状态耦合到所述第二功率轨，并且其中所述第二锁存器的所述第二节点响应于所述有源模式的所述指示以及响应于所述第一电路的第二节点的所述逻辑状态耦合到所述第二功率轨。

16.根据权利要求13所述的电路，其中所述第二锁存器的所述第一节点响应于所述第二电路的所述第二节点的逻辑状态耦合到所述第二功率轨，并且其中所述第二锁存器的所述第二节点响应于所述第二电路的所述第一节点的逻辑状态耦合到所述第二功率轨。

17.根据权利要求16所述的电路，其中响应于所述保留模式的所述指示，所述第二锁存器的所述第一节点和所述第二锁存器的所述第二节点中的正好一个耦合到所述第二功率轨。

18.一种方法，包括：

在第一电路中，在有源模式期间保留所接收的逻辑状态；

响应于将所述第一电路中的至少一个元件与第一功率轨去耦，在保留模式期间去激活所述第一电路；

响应于在所述保留模式期间将第二电路中的第一节点和第二节点中的一个耦合到第二功率轨，锁存保留在所述第一电路中的所接收的逻辑状态，其中响应于所述保留模式的断言以及响应于所述第一电路中的第一节点和第二节点中的一个的保留的逻辑状态的指示，所述第二电路中的第一节点和第二节点中的一个耦合到所述第二功率轨，并且其中保留的逻辑状态的所述指示是由所述第一功率轨供电的信号；以及

在所述保留模式期间保留所述第二电路的所锁存的逻辑状态。

19.根据权利要求18所述的方法，包括在所述有源模式期间对所述第二电路的所述第一节点和所述第二节点进行预充电。

20.根据权利要求18所述的方法，包括：

在从所述保留模式到所述有源模式的转变期间激活所述第一电路，其中响应于将所述第一电路的至少一个元件耦合到所述第一功率轨，激活所述第一电路；以及

在所激活的第一电路中，锁存所述第二电路的所保留的逻辑状态。

Images