JP4168326B2 - 差動カスコードスイッチを使用するパルスｄフリップフロップ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電子回路設計の分野に関し、特に、最小セットアップ時間及び伝搬遅延を達成する一方で消費電力も最小である、カスコード電圧スイッチを利用するパルストリガＤフリップフロップ（Ｐ−ＤＦＦ）に関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】
データフリップフロップ（ＤＦＦ）は、各クロックサイクルの特定の時点でデータ入力を「読み取る」ように構成される。ＤＦＦの出力は、読み取られた値を、入力データのその後の変化又は雑音に関係なく、次のデータ値が読み取られるまで提供する。データ入力は、それがＤＦＦに読み取られる間、安定していなければならず、さもなければ読取り値は確定不能になることがある。データ入力の読取りは、データ入力の変化に対するＤＦＦの感度が最小化されるように、瞬時に行われることが理想的である。また、瞬時の読取りが各クロックサイクル内の厳密に同じ時点で行われることも理想的である。
【０００３】
パルストリガラッチ及びフリップフロップは一般的に、当該技術分野でＤＦＦの理想的な性能にできるだけ近づくために使用される。パルストリガラッチでは、パルス発生器がクロックの各立上り又は立下り（活性の）エッジで狭パルスを提供する。パルスがアサートされる間は、データ入力線の信号はラッチの出力に伝達される。パルスがアサートされない間は、ラッチの出力は変わらない。出力の安定性を最大にするために、かつ、データ入力の安定性要件を軽減するために、アサートされるパルスの幅はできるだけ狭く維持される。
【０００４】
ＤＦＦの性能は、そのサイクル遅延又は「シーケンシングオーバヘッド」及びその電力消費により評価される。シーケンシングオーバヘッドはここでは、データをデバイスに読み込み、かつ、このデータ入力に対応する安定な出力を生成するために必要な最低限の時間と定義される。これは、データ値の信頼できる読取りを確実にするためにデータ入力に課せられるセットアップ要件に加えて、データ入力をデバイスの出力まで伝搬するために要する時間を含む。このシーケンシングオーバヘッドは逆に、ＤＦＦの直列文字列を確実に操作できる最大速度に対応する。ＤＦＦがデバイスを試験するために使用されるスキャン論理などの追加的内部論理を含む場合、シーケンシングオーバヘッドは通常の（即ち性能）動作中に追加的内部論理がデータ入力のＤＦＦの出力への伝搬に対して与える影響を含む。ＤＦＦの電力消費は一般的に、ＤＦＦ内の素子の状態を変化させるために必要なエネルギによって異なり、従って、一般的にＤＦＦによって読み取られるデータ値のパターンによって異なる。一般的に、ＤＦＦの電力消費は、ＤＦＦへの仮定のランダムデータ入力パターンに基づいて推定される。
【０００５】
図１乃至３は、先行技術のパルスＤフリップフロップ例を示す。図１には、デバイスがデータを読み込むようにクロックされたときに、内部ノードの値を前充電された値に変化させることに関連する遅延を回避するためにフリップフロップの内部ノード１０１を前充電することにより、高速度性能を達成する「ハイブリッドラッチ」フリップフロップ（ＨＬＦＦ）例を示す［２、３］。クロック（ＣＬＫ）信号が低レベルのとき、ｐチャネルデバイス１２１は導通し、それによって内部ノード１０１を前充電して高レベル状態にする。低レベルクロック信号もまたｎチャネルデバイス１３２を非導通状態にし、それによってＱにおける電圧のディスチャージを排除するので、この内部高レベル状態は出力Ｑに対して影響しない。また、クロック信号が低レベルの間は、反転遅延論理１１０はｎチャネルデバイス１２４及び１３４を導通状態にする。
【０００６】
クロック信号が高レベルになると、ｐチャネルデバイス１２１は非導通状態になり、デバイス１２２は導通状態になる。最初にデバイス１２２及び１２４は導通状態にあるので、ｎチャネルデバイス１２３のゲートにおけるデータ信号の値が内部ノード１０１の状態を決定する。データ信号が低レベルの場合、内部ノード１０１は高レベル状態のままである。データ信号が高レベルの場合、内部ノード１０１はデバイス１２２、１２３及び１２４の直列経路を通して放電して低レベル状態になる。また、クロック信号が最初に高レベルになるときに、デバイス１３２及び１３４は導通状態にあり、初期ノード１０１の状態の反転が出力Ｑに伝達される。
【０００７】
アサートされたクロック信号は反転遅延論理１１０を通して伝搬し、約３ゲート時間遅延後に、クロックの高レベル値がデバイス１２４及び１３４のゲートを低レベル値にし、それらの各々を非導通状態にする。この非導通状態では、内部状態１０１及び出力Ｑのいずれも、放電して低レベル状態になることはできない。内部状態１０１は、放電して低レベル状態になることができないので、ｐチャネルデバイス１３１の状態は変化できない。内部状態１０１が低レベルであった場合、デバイス１３１は導通していたであろうし、出力Ｑは高レベル状態であり、デバイス１３４は非導通状態であるので、出力Ｑは高レベル状態のままであろう。内部状態１０１が高レベルであった場合、デバイス１３１は非導通状態になっており、出力Ｑは（クロックが最初に高レベルになるときに１３２、１３３、１３４を介して）低レベル状態になっていたであろう。デバイス１２４は非導通状態であるので、内部状態１０１はこの高レベル状態のままであろう。
【０００８】
クロックが再び低レベルになると、内部状態１０１は再び前充電して高レベル状態になる。クロック信号が低レベルのときにデバイス１３２は非導通状態であり、出力Ｑが現在高レベル状態の場合、出力Ｑを放電できないので、この前充電は出力Ｑには影響しない。内部ノード１０１の前充電は、デバイス１３１を非導通状態にし、従って出力Ｑが現在低レベル状態である場合、出力Ｑを放電することができない。
【０００９】
データ入力値が低レベル状態の場合、クロックの状態に関係なく、ｐチャネルデバイス１４１を介して、内部状態１０１はまた前充電される。両方のデバイス１３２及び１３４が導通していない限り、この前充電は出力Ｑに影響することはできず、それは、データ入力が出力Ｑに伝搬されるように意図された時間中にだけ発生する。
【００１０】
交差接続インバータ１４０は相補形出力Ｑｎを提供し、上述のプロセスにおける遷移中、又は長期間のクロックの非活動中に、出力Ｑに安定性の追加的余裕を提供する。
【００１１】
上述の通り、内部ノードの状態は、両方のｎチャネルデバイス１２２及び１２４が導通している期間中にのみ、データ信号に依存する。相互導通のこの時間は遅延ブロック１１０によって決定される。遅延ブロック１０の遅延時間は、データ線の値が出力Ｑに伝搬されることを依然として保証しながら、できるだけ短くなるように設定される。内部ノード１０１は高レベル状態に前充電されるので、低レベル状態のデータを伝搬するための遅延は、出力Ｑがすでに低レベルになっていなければ出力Ｑを放電して低レベル状態にするためのｎチャネルデバイス１３２の遅延にすぎない。高レベル状態のデータを伝搬するための遅延は、内部ノード１０１を放電するためのｎチャネルデバイス１２２の遅延に、出力ノードＱがすでに高レベル状態になっていなければそれを放電して高レベル状態にするためのｐチャネルデバイス１３１の遅延を加えたものである。しかし、デバイス１１０の遅延は、ｎチャネルデバイス１２２がデータ制御デバイス１２３を介して内部ノード１０１を放電させるか、あるいはｎチャネルデバイス１３２が内部ノード制御デバイス１３３を介して出力Ｑを放電させるために充分な長さだけにする必要があることに留意されたい。高レベルのデータ入力の保持時間、即ちデータが高レベルを維持しなければならない時間は、出力Ｑが論理的高レベル状態になるまでｐチャネルデバイス１４１を導通状態にしないように、デバイス１１０の遅延時間よりわずかに大きくなる。
【００１２】
図１のＨＤＦＦによって消費されるエネルギの量は、各ノードが充電又は放電される回数に依存する。データ入力が一定した低レベル状態である場合、内部ノード１０１は高レベル状態に維持され、出力Ｑは低レベル状態に維持されるので、エネルギはほとんど消費されない。他方、データ入力が一定した高レベル状態である場合、内部ノードは継続的に前充電され放電される。従って、不活性の期間中でも、不活性期間が高レベル状態のデータ入力に対応する場合には、エネルギが消費される。通常の活性期間中の平均エネルギ消費は従来のスタティック（即ち非前充電）フリップフロップ構造に匹敵する。
【００１３】
図２は、同じく前充電技術を使用して高速度を達成するセミダイナミックフリップフロップＳＤＦＦ［４］の例を示す。遅延ブロック２１０は、クロックが低レベルから高レベル状態に遷移した後の短い時間中にだけデータ入力信号を内部ノード２０１に伝搬することができるという、図１の遅延ブロック１１０と同様に機能を果たす。ＮＡＮＤゲート２１１は、内部ノード２０１が（高レベルデータ入力により）低レベルになると直ちに、ｎチャネルデバイス２２２を非導通状態にするように構成され、それによってデバイス２１０の遅延より長い期間中データ入力を高レベル状態に維持するという上述の要件が排除される。事実上、デバイス２１０は、デバイス２１０に関連する事前設定された遅延、又は、データ入力を内部ノードに伝搬するために必要な実際の時間のいずれか短い方に対するＳＤＦＦの感受性を自動的に制限する自己調整デバイスである。交差接続インバータ１４０、２４０は、遷移中、又はクロックの長時間の非活動中、出力Ｑ及び内部ノード２０１を安定化するのに役立つ。
【００１４】
前充電プロセスのため、図２のＳＤＦＦは、特に連続高レベルデータ入力に対して、図１のＨＤＦＦと同様のエネルギ消費特性を示す。他方、ＳＤＦＦ構造はＨＤＦＦ構造より、埋込み論理関数に適している。埋込み論理はフリップフロップが、フリップフロップのクロックＤトゥＱ機能に加えて、非同期又は同期セット及びリセット、スキャンテスト論理の包含等を含め、他の機能を実行することができる。
【００１５】
図３は、自己リセット論理を含むエッジトリガラッチ（ＥＴＬ）例を示す［５、６］。動作中、内部ノードはリセット倫理３９０を介して高レベル論理状態に前充電される。リセット論理３９０は、指定された遅延を有する。Ｑ及びＱｎ信号が異なる場合は常に、指定された遅延後に、リセット論理３９０がｐチャネルデバイス３２１、３３１を導通状態にし、それは内部ノード３０１、３０２を自動的に高レベル論理状態にリセットする。Ｑ及びＱｎ信号は内部ノード３０１、３０２に直接結合されるので、これらのノードは両方とも低レベル論理状態にリセットされ、従ってＥＴＬの情報状態に関連するＱ又はＱｎ値を読み取るように構成されたデバイスは、これらのノードが自動的にリセットされる前に、Ｑ又はＱｎ値を読み取るように構成しなければならないことに留意されたい。
【００１６】
遅延論理３１０は図１の遅延論理１１０と同様に作動し、クロック（Ｃｌｋ）の立上がりエッジの後、デバイス３１０の遅延時間中にだけ、ＥＴＬをデータ入力に対し高感度にする。データ入力が高レベルの場合、内部ノード３０１はクロックの立上がりエッジで低レベルになり、出力Ｑは高レベルになる。データ入力が低レベルの場合、内部ノード３０２はクロックの立上がりエッジで低レベルになり、出力Ｑｎは高レベルになる。出力Ｑ、Ｑｎのいずれかの状態が高レベル状態に変化すると、上述した自動リセットプロセスが開始され、それはリセット遅延期間後に出力Ｑ及びＱｎを低レベル状態へリセットする。
【００１７】
出力Ｑ及びＱｎが両方とも低レベル状態である場合、次のリセット遅延期間後、デバイス３２１及び３３１は非導通状態になる。交差接続されたｐチャネルデバイス３４１は、データ入力が読み取られる際、反対側のノードが低レベルになるときに、「不活性」ノードが高レベル状態に維持されることを確実にする。交差接続インバータ３４２、３４３は、クロックの立上がりエッジとリセット時間との間の出力Ｑ及びＱｎを安定化する。
【００１８】
内部ノード３０１、３０２は両方とも各クロックサイクルで前充電されて高レベル状態になり、それらの一方は各クロックサイクルで放電されるので、ＥＴＬは、データ入力の値のパターンに関係なく、かなりの量のエネルギを消費することに留意されたい。加えて、ＥＴＬのダイナミック動作は、出力がその意図された状態に設定された後に安定した出力を取る非ダイナミック／スタティック回路とは非互換的である。
【００１９】
【課題を解決するための手段】
本発明の目的は、最小電力を消費する高速フリップフロップを提供することである。本発明のさらなる目的は、スタティックである高速フリップフロップを提供することである。本発明のさらなる目的は、フリップフロップ内の追加論理関数を助長するフリップフロップ構造を提供することである。
【００２０】
これらの目的及びその他は、クロックの各活動エッジでデータ状態をスタティックラッチに伝搬するように構成された差動カスコード構造を提供することによって達成される。クロック発生器は、データ状態及びその反転を予め定められた時間ラッチに伝達することができる。第１実施形態では、各カスコード構造は直列の３つのゲートを含み、ゲートはクロック信号、クロック信号の遅延反転、及びデータ状態又はその反転によって制御される。代替実施形態では、各カスコード構造は直列の２つのゲートを含み、ゲートはクロック信号及びクロック信号の遅延反転によって制御される。この代替実施形態では、これらのカスコード構造の各々が、データ信号又はその反転によって直接駆動される。スタティックラッチはデバイス内の前充電ノードの必要性を無くし、それによってデバイスで消費される電力を最小にする。ラッチは交差接続インバータを備えることが好ましく、それは差分カスコード構造によって駆動され、スイッチング速度を向上する。
【００２１】
本発明を、例として添付の図面に関連してさらに詳しく説明する。
【００２２】
図面全体を通して、同一参照番号は同様の又は対応する特徴又は機能を示す。
【００２３】
【発明の実施の形態】
図４は、本発明によるパルスフリップフロップ４００の一例を示す。フリップフロップ４００は、図１〜３の遅延ブロック１１０、２１０、及び３１０の動作と同様に、クロック信号の立上がりエッジ後の予め定められた時間だけデータ入力状態及びその反転の、差動ノード４０１、４０２への伝搬を可能にするクロック発生器を、ゲートＴ１乃至Ｔ４と共に形成する遅延ブロック４１０を含む。
【００２４】
本発明では、フリップフロップ４００は、差動ノード４０１及び４０２の間に構成されたスタティックラッチ４２０を含む。図示する通り、スタティックラッチ４２０は交差接続インバータを備えることが好ましい。ラッチ４２０は、新しい値がデータ入力から伝搬されるまで、差分ノード４０１、４０２の値をいつまでも維持するように構成される。図４の回路例では、インバータ４５１及び４５２は出力信号Ｑ及びその反転Ｑｎを提供するものとして図示されているが、これらのデバイスは後続ステージへのバッファリング機能を提供するにすぎない。参照及び比較を容易にするために、フリップフロップ４００の伝搬遅延はここでは、そのようなバッファリングデバイスに関係なく確定される。同様にして、インバータ４３０は図４にデータ入力状態の反転を提供するものとして図示される。例えばデータ入力及びその補数が先行ステージの相補形出力から提供されるデュアルレールシステムでは、インバータ４３０は必要無い。
【００２５】
直列構造又はカスコード構造Ｔ１−Ｔ３−Ｔ５及びＴ２−Ｔ４−Ｔ６は各々、データ入力の状態及びその反転をそれぞれ内部ノード４０２、４０１に伝搬するように構成される。クロック信号（Ｃｌｋ）が低レベル状態のとき、トランジスタスイッチＴ１及びＴ２は非導通状態にあり、トランジスタスイッチＴ３及びＴ４は導通状態にある。参照を容易にするために、コンポーネントＴ１乃至Ｔ６をここではスイッチと呼ぶが、それらはトランジスタ又は他の制御可能なスイッチングデバイスとして実現することができる。同様にして、スイッチＴ１乃至Ｔ６は接地基準電圧への導電経路を提供するｎチャネルトランジスタとして図示されるが、正の基準電圧を使用する対応するｐチャネル構造又は他の構成体もまた当業者には明白であろう。
【００２６】
データ入力が高レベル状態である場合、スイッチＴ１とＴ３との間のノード４０３が、スイッチＴ３及びＴ５の導通状態により、基準接地電位になる。同時に、スイッチＴ２とＴ４との間のノード４０４は、スイッチＴ２及びＴ６の非導通状態のため、「浮動」状態になる。逆に、データ入力が低レベル状態である場合、スイッチＴ２とＴ４との間のノード４０４が、スイッチＴ４及びＴ６の導通状態により、基準接地電位になり、スイッチＴ１とＴ３との間のノード４０３は、スイッチＴ１及びＴ５の非導通状態のため、「浮動」状態になる。
【００２７】
クロック信号が高レベルになると、スイッチＴ１及びＴ２は導通状態になり、データ入力の状態によって、ノード４０３又はノード４０４のいずれかのアサートされた低レベル状態が、それぞれ対応するノード４０１又はノード４０２に伝搬される。直列構成体のスイッチのサイズがラッチ４２０を形成するデバイスのサイズに対して適切な大きさであると仮定して、低レベル状態が伝搬されると、ラッチ４２０はアサートされた状態になる。即ち、クロック信号がアサートされる前に、ラッチ４２０はノード４０１の電圧が高レベルである場合の状態になると仮定する。クロック信号が高レベルになったときに、データ入力状態が高レベルである場合、カスコード構成体Ｔ１−Ｔ３−Ｔ５は導通状態になり、ノード４０１の電圧は基準接地電位に放電される。しかし、前述した図１乃至３の前充電構成体に比較して、構成体Ｔ１−Ｔ３−Ｔ５は、ノード４０１の電圧が放電状態に維持されるように、ノード４０１の電圧の放電を引き起こし、かつラッチ４２０の状態の変化を引き起こすのに充分な導電性を持たなければならないことに留意されたい。この充分な導電率は、ノード４０１を高レベルにするラッチ４２０内のデバイスのサイズに比例してトランジスタＴ１−Ｔ３−Ｔ５のサイズを決定し、このサイズ決定によって提供される導電率の比率がノード４０１の放電に極めて有利となるようにすることによって得られる（一般的に「レシオ論理」と呼ばれる）。
【００２８】
好適な実施形態では、スイッチＴ３−Ｔ５及びＴ４−Ｔ６は、ラッチ４２０の出力のキャパシタンスに比較して相対的に高いキャパシタンスを提供するのに充分なサイズに決定されたトランジスタであって、それによってスイッチＴ１、Ｔ２が導通状態になったときに適切なノード４０１、４０２の電圧の急速な放電が引き起こされるようにしたトランジスタとして実現される。ノード４０１の高レベル状態及びデータ入力の高レベル状態の例を続けると、ノード４０１が放電されているときに、ラッチ４２０の交差接続インバータ４２２への対応する入力はインバータ４２２を高レベル出力状態に遷移させ始め、それに応じて、ノード４０１に高レベル状態をもたらしたインバータ４２１を低レベル出力状態に遷移させる。この実施形態では、データ入力が高レベルのときにノード４０４の電圧は「浮動」しているので、この例における反対側のノード４０２は、ラッチ４２０のインバータ４２２を介して論理高レベル状態になることに留意されたい。従って、全伝搬遅延は、スイッチＴ１を介してノード４０１への低レベル状態の伝搬に要する時間に、インバータ４２２を介してノード４０２へ逆の状態を伝搬するのに要する時間を加えたものである。好適な実施形態では、データ制御スイッチ（以下ではデータスイッチ）Ｔ５及びＴ６は、基準電圧に最も近いクロック制御スイッチのスタックＴ１−Ｔ３及びＴ２−Ｔ４の「底」に配置され、クロック否定スイッチＴ３、Ｔ４は、適切なノード４０２、４０４がクロックの次の立上がりエッジで放電されるように、スタックの中心に配置されることに留意されたい。
【００２９】
反転遅延ブロック４１０を介する立上がりクロック信号の伝搬に関連する遅延後、スイッチＴ３及びＴ４は非導通状態におかれ、それによってデータ入力のその後の変化は次のクロック活動エッジまで、内部ノード４０１、４０２から分離される。経路Ｔ１−Ｔ３及びＴ２−Ｔ４のスイッチのいずれかが非導通状態であるときに、ラッチ４２０はデータ入力の変化に影響されず、従って各経路Ｔ１−Ｔ３及びＴ２−Ｔ４のスイッチが両方とも導通状態のときに読み取られた最後のデータ状態に維持される。
【００３０】
図５は、本発明による代替的実施例のパルスフリップフロップ４００’である。この実施形態では、カスコード構造Ｔ１−Ｔ３及びＴ２−Ｔ４は、入力データ信号及びその反転によって直接駆動される。入力データ信号が、従来のインバータ４３０の「ハード」論理出力と同様の「ハード」高及び低レベル状態（即ち「浮動」高又は低レベル状態ではない）を提供する従来の論理デバイスによって提供されると仮定すると、各カスコード構造Ｔ１−Ｔ３及びＴ２−Ｔ４はハード論理状態をノード４０１、４０２へ伝達する。ハード論理高レベル及びハード論理低レベル状態は両方ともノード４０１、４０２へ伝搬され、それによってノード４０１、４０２は、ラッチ４２０に依存することなく適切な状態を取り、図４に関して上述した通り、対向するノードが放電されたときに論理高レベル状態をもたらすことができることに留意されたい。このようにして、クロックの活動エッジより前に、名目上、活動エッジより１「ゲート時間」前にデータ状態が得られ、データ状態をスイッチＴ３、Ｔ４を介して伝搬することができると仮定すると、伝搬遅延はスイッチＴ１、Ｔ２を介する遅延にすぎなくなる。図５の構造は、図４の構造で使用したようなレシオ論理を使用する必要がなく、従って特に雑音の多い又は変動する電力源を持つシステムで設計の信頼性を潜在的に高めることに留意されたい。
【００３１】
当業者には明白であるように、図４及び５の回路例と同じ機能を提供する代替的構造も使用することができる。例えば、図５のスイッチＴ１乃至Ｔ３及びＴ２乃至Ｔ４を介しての高レベル状態及び低レベル状態の伝搬を向上するために、スイッチＴ１乃至Ｔ４は各々、並列のｐチャネル及びｎチャネルデバイスを備えた相補形パスゲートとして構成することができる。同様にして、図示した図４のｎチャネルの実施形態（Ｔ１乃至Ｔ６）に対する相補形ｐチャネルの実施形態を、図示したｎチャネルの実施形態の代わりに、又はそれに追加して設けることができる。技術上周知の通り、ｐチャネルの実施形態は、デバイスを高電圧状態にする速度を最適化し、ｎチャネルの実施形態はデバイスを低電圧状態にする速度を最適化する。両方の構造を使用すれば、両方向の遷移の最適速度を達成することができる。これら及び他の代替的実施形態は、この開示に鑑みて、当業者には明白であろう。
【００３２】
スタティックラッチ４２０の使用も、フリップフロップ４００、４００’の構造における埋込み論理の包含を助長する。例えば非同期リセットは、ラッチ４２０の交差接続インバータを第２入力がリセット制御信号である２入力ＮＡＮＤ又はＮＯＲゲートに単に置換することによって、実現することができる。同様にして、代替的埋込み構造をカスコード構造に直列又は並列に配置して、同期又は非同期機能のみならず、他のクロック信号に依存する機能も提供することができる。
【００３３】
図６は、例えば、テスト手順中に代替的データ経路を使用してデータをシステム中に伝搬させる、スキャンテスト用の埋込み論理を備えたパルスフリップフロップ６００を示す。図６に示す通り、通常のデータ又は作動データは、図４に関連して上述した通り、カスコード構造Ｔ１−Ｔ３ａ−Ｔ５ａ及びＴ２−Ｔ４ａ−Ｔ６ａを介してスタティックラッチ４２０に読み込まれる。代替的データ又はスキャンデータは、カスコード構造Ｔ１−Ｔ３ｂ−Ｔ５ｂ及びＴ２−Ｔ４ｂ−Ｔ６ｂを介してスタティックラッチ４２０に読み込まれる。制御信号Ｓｃａｎは、どのデバイスＴ３ａ、Ｔ４ａ又はＴ３ｂ、Ｔ４ｂを非導通状態にするかを制御することによって、作動データ又はスキャンデータのどちらがラッチ４２０に読み込まれるかを決定する。Ｓｃａｎの高レベル状態はインバータ４１５を介してＮＡＮＤゲート４１２ａを高レベル状態にし、かつインバータ４１３ａを低レベル状態にし、それによってクロック信号とは関係なくスイッチＴ３ａ及びＴ４ａを非導通状態にする。それに応じて、Ｓｃａｎの高レベル状態は、図４の遅延ブロック４１０に関連して上述した通りクロック信号に依存して、ＮＡＮＤゲート４１２ｂが遅延クロック信号を伝搬させてスイッチＴ３ｂ及びＴ４ｂを導通及び非導通状態にすることを可能にする。同様に、Ｓｃａｎの低レベル状態はスイッチＴ３ｂ及びＴ４ｂを非導通状態にし、スイッチＴ３ａ及びＴ４ａをクロック信号の状態に対して高感度にする。
【００３４】
図６に示す通り、遅延ブロック４１０ａは、素子４１１ａ及び４１１ｂにそれぞれ関連するＤ１及びＤ２の遅延によって示されるように、遅延ブロック４１０ｂとは異なる遅延特性を持つように構成することができる。このようにして、通常のデータが読み取られる通常の動作及びスキャンデータが読み取られるテスト動作に対して、異なるクロック速度を使用することができる。
【００３５】
図７は、本発明によるスキャンテスト用の埋込み論理を備えた代替的実施例のパルスフリップフロップ６００’を示す。カスコード構造Ｔ１−Ｔ３ａ及びＴ２−Ｔ４ａは、図５のカスコード構造に関連して上述した通り、「ハード」データ状態及びその反転をラッチ４２０に伝搬する。同様に、カスコード構造Ｔ１−Ｔ３ｂ及びＴ２−Ｔ４ｂは「ハード」スキャンデータ及びその反転をラッチ４２０に伝搬する。作動データ又はスキャンデータのどちらをクロックの立上がりエッジでラッチに読み込むかの選択は、図６に関連して上述した通り、Ｓｃａｎ入力の状態によって決定される。
【００３６】
図６及び７で、追加的埋込み論理（図６及び７の「ｂ」経路）を作動カスコード構造（「ａ」経路）と並列に配置することによって、フリップフロップ６００、６００’の動作性能は、同一ノードに対する追加的容量性負荷を除き、追加的埋込み論理の存在により低下しないことに留意されたい。
【００３７】
図８及び９は、本発明によるフリップフロップにおける埋込み論理の他の実施形態例を示す。図８は、入力Ａ及びＢが等しい場合には「同一（Ｓａｍｅ）」出力が高レベルとなり、入力Ａ及びＢが等しくない場合には「相違（Ｄｉｆｆ）」出力が高レベルとなるように、比較器の機能を実行するゲートの構成体８００を示す。
【００３８】
図９は、本発明によるフリップフロップの多様性を示す。回路例９００は、各カスコード構造Ｔ１−Ｔ３及びＴ２−Ｔ４にそれぞれ接続された相補形出力を持つ論理ブロック９１０を含む。２つの入力Ａ及びＢが図示されているが、当業者には明白である通り、論理ブロック９１０は任意の数の入力信号の任意の組合せとすることができる。また、回路９００のシーケンシングオーバヘッドは、図５に関連して上述した通り、単に論理ブロック９１０の遅延とトランジスタＴ１、Ｔ２の単一ゲート遅延を加えたものであることにも留意されたい。即ち、本発明のパルスフリップフロップの性能に対する埋込み論理９１０の影響は、埋込み論理９１０に関連する遅延の追加だけである。
【００３９】
上記は本発明の原理を例証したにすぎない。従って、ここでは明示的に説明せず図示もしなかったが、本発明の原理を実現し、従って本発明の精神及び範囲内に属する様々な構成体を当業者が考案できることは理解されるであろう。
【００４０】
参照文献
第１頁：
１ Vladimir Stojanovic及びVojin G. Oklobdzija, “Comparative Analysis of Master-Slave Latches and Flip-Flops for High Performance and Low-Power Systems", IEEE Journal of Solid-State Circuits, Vol 34, No.4, April 1999, pp 536-548, 参照によってここに組み込まれる。
第２頁：
２ 同上、図１７
３ Draperら， “Circuit Techniques in a 266-MHz MMX-enabled processor", IEEE Journal of Solid-State Circuits, Vol 32, November 1997, pp 1650-1664, 参照によってここに組み込まれる。図１０参照。
第４頁
４ Stojanovic, 前掲引用書中、図１８
５ Draper, 前掲引用書中、図１２
６ Stojanovic, 前掲引用書中、図１９
【図面の簡単な説明】
【図１】 先行技術のハイブリッドラッチフリップフロップ（ＨＬＦＦ）の一例を示す。
【図２】 先行技術のセミダイナミックフリップフロップ（ＳＤＦＦ）の一例を示す。
【図３】 先行技術のエッジトリガラッチ（ＥＴＦ）の一例を示す。
【図４】 本発明によるパルスフリップフロップの一例を示す。
【図５】 本発明による代替的パルスフリップフロップの一例を示す。
【図６】 本発明によるスキャンテスト用の埋込み論理を備えたパルスフリップフロップの一例を示す。
【図７】 本発明によるスキャンテスト用の埋込み論理を備えた代替的パルスフリップフロップの一例をしめす。
【図８】 本発明によるパルスフリップフロップの埋込み論理の他の例示的実施形態をしめす。
【図９】 本発明によるパルスフリップフロップの埋込み論理の他の例示的実施形態をしめす。

Claims (7)

1. 第１データ入力状態又は第２データ入力状態に選択可能に対応する第１ノード状態を提供するように構成された第１ネットワーク構成と、
   前記第１データ入力状態の反転又は前記第２データ入力状態の反転に選択可能に対応する第２ノード状態を提供するように構成された第２ネットワーク構成と、
   外部クロック信号に反応するパルス発生器であって、第１遅延素子及び第２遅延素子を備え、前記第１遅延素子又は前記第２遅延素子を選択的に使用可能にする許容入力を有するパルス発生器と、
   前記第１ネットワーク構成と前記第２ネットワーク構成との間に動作可能に連結され、前記クロック信号の後続の立上がりエッジまでの連続する時間にわたって、出力状態を生成するために、前記第１データ入力状態又は前記第２データ入力状態に対応する内部状態を記憶するように構成されたラッチと、
   を備え、
   前記第１ネットワーク構成は、スイッチの第１直列構成体を備え、前記スイッチの第１直列構成体は、前記クロック信号及び前記第１遅延素子の出力信号にそれぞれ反応して、前記クロック信号の活動エッジ後の前記第１遅延素子により定められる時間だけ、前記第１データ入力状態の前記第１ノード状態への伝搬を可能にし、前記第１直列構成体は、入力及び出力を含み、前記第１直列構成体の前記入力は前記第１データ入力状態に対応し、前記第１直列構成体の前記出力は前記第１ノード状態を提供し、
   前記第２ネットワーク構成は、スイッチの第２直列構成体を備え、前記スイッチの第２直列構成体は、前記クロック信号及び前記第１遅延素子の出力信号にそれぞれ反応して、前記クロック信号の活動エッジ後の前記第１遅延素子により定められる時間だけ、前記第１データ入力状態の前記反転の前記第２ノード状態への伝搬を可能にし、前記第２直列構成体は、入力及び出力を含み、前記第２直列構成体の前記入力は前記第１データ入力状態の前記反転に対応し、前記第２直列構成体の前記出力は前記第２ノード状態を提供し、
   前記第１ネットワーク構成は、前記外部クロック信号を遅延させた遅延クロック信号に反応するスイッチをさらに備え、前記遅延クロック信号の活動エッジ後の前記第２遅延素子により定められる時間だけ、前記第２データ入力状態の前記第１ノード状態への伝搬を可能にし、
   前記第２ネットワーク構成は、前記外部クロック信号を遅延させた前記遅延クロック信号に反応するスイッチをさらに備え、前記遅延クロック信号の活動エッジ後の前記第２遅延素子により定められる時間だけ、前記第２データ入力状態の前記反転の前記第２ノード状態への伝搬を可能にすることを特徴とする回路。
2. 前記第１遅延素子により定められる前記時間は、前記第２遅延素子により定められる前記時間と異なることを特徴とする請求項１に記載の回路。
3. 前記スイッチの前記第１直列構成体及び前記スイッチの前記第２直列構成体の各々は、ｎチャネルトランジスタを備えていることを特徴とする請求項１に記載の回路。
4. データ入力と第１ノードとの間に接続された第１直列スイッチと、
   前記データ入力の反転と第２ノードとの間に接続された第２直列スイッチと、
   前記第１ノードと前記第２ノードとの間に接続された交差接続インバータと、
   共通に結合された制御入力を有し、選択的に使用可能にされる第１遅延回路及び第２遅延回路と、
   を備えているフリップフロップであって、
   前記第１直列スイッチ及び前記第２直列スイッチは各々、
   クロック信号によって制御されるクロックスイッチと、
   前記第１遅延回路によって前記クロック信号から時間的にオフセットされた前記クロック信号の反転によって制御されるクロック否定スイッチと、
   を含み、
   前記フリップフロップは、さらに、
   前記第１直列スイッチの前記クロックスイッチと前記クロック否定スイッチとの間のノードと更なるデータ入力との間に結合され、前記クロック信号の反転によって、前記第２遅延回路から制御される更なる第１クロック否定スイッチと、
   前記第２直列スイッチの前記クロックスイッチと前記クロック否定スイッチとの間のノードと前記更なるデータ入力の反転との間に結合され、前記クロック信号の反転によって、前記第２遅延回路から制御される更なる第２クロック否定スイッチと、
   を備えていることを特徴とするフリップフロップ。
5. 前記第１直列スイッチ及び前記第２直列スイッチの各々は、ｎチャネルトランジスタを備えていることを特徴とする請求項４に記載のフリップフロップ。
6. 前記第１直列スイッチ及び前記第２直列スイッチの各々の前記クロックスイッチは、前記第１ノード及び前記第２ノードにそれぞれ接続されており、
   前記第１直列スイッチの前記クロック否定スイッチは、前記データ入力と前記第１直列スイッチの前記クロックスイッチとの間に接続されており、
   前記第２直列スイッチの前記クロック否定スイッチは、前記データ入力の反転と前記第２直列スイッチの前記クロックスイッチとの間に接続されていることを特徴とする請求項４に記載のフリップフロップ。
7. 前記第１遅延回路により定められる前記時間は、前記第２遅延回路により定められる前記時間と異なることを特徴とする請求項４に記載のフリップフロップ。

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