KR100616683B1 - 파워다운 및 웨이크업 회로 - Google Patents

Abstract

본 발명은 시스템의 파워다운 모드에서 하나의 플립플롭에만 클럭을 공급하므로, 파워다운 모드시 전력소모를 줄일 수 있는 파워다운 및 웨이크업 회로를 제공하는데 그 목적이 있다.

본 발명의 파워다운 및 웨이크업 회로는, 대기모드에서 파워다운 모드 진입을 제어하는 메인 제어부; 상기 메인 제어부의 제어에 따라, 파워다운 모드 진입 및 웨이크업 감지를 제어하는 파워다운 제어부; 웨이크업 신호를 생성하는 웨이크업신호 생성부; 전원온시 대기모드 선택신호를 제공하고, 상기 파워다운 제어부의 제어에 따라 파워다운 선택신호를 공급하는 대기/파워다운 회로부; 상기 파워다운 제어부의 제어에 따라 웨이크업을 감시하고, 상기 웨이크업 신호 입력시, 웨이크업 선택신호를 공급하는 웨이크업 회로부; 상기 대기모드 선택신호 또는 파워다운 선택신호와, 상기 웨이크업 선택신호에 따라, 해당 동작모드 선택신호를 제공하는 동작모드 선택부; 웨이크업시 단일 클럭을 생성하는 클럭생성부; 및 상기 동작모드 선택부로부터의 해당 동작모드 선택신호에 따라 상기 클럭생성부로부터 클럭을 선택하여 출력하거나, 파워다운을 위한 로우레벨을 출력하는 클럭선택부를 포함한다.

절전, 파워다운, 웨이크업, 단일클럭

Description

파워다운 및 웨이크업 회로{[POWER-DOWN AND WAKE-UP CIRCUIT }

도 1은 종래 이동통신 단말기의 파워다운 및 웨이크업 회로도.

도 2는 본 발명에 따른 파워다운 및 웨이크업 회로도

도 3은 본 발명에 따른 정상동작 모드시 주요 신호의 타임챠트.

도 4는 본 발명에 따른 파워다운 모드시 주요 신호의 타임챠트.

도 5는 본 발명에 따른 웨이크업 모드시 주요 신호의 타임챠트.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 메인 제어부 200 : 파워다운 제어부

210 : 레지스터 제어부 220 : 파워다운 레지스터

230 : 웨이크업 레지스터 300 : 웨이크업신호 생성부

400 : 대기/파워다운 회로부 500 : 웨이크업 회로부

600 : 동작모드 선택부 700 : 클럭생성부

800 : 클럭선택부 FF1~FF5 : 제1 내지 제5 플립플롭

G1,G2 : 제1 및 제2 논리 연산소자

본 발명은 휴대폰과 같은 이동 통신 단말기 등에 적용되는 파워다운 및 웨이크업 회로에 관한 것으로, 특히 시스템의 파워다운 모드에서 하나의 플립플롭에만 클럭을 공급하므로, 파워다운 모드시 전력소모를 더욱 줄일 수 있는 파워다운 및 웨이크업 회로에 관한 것이다.

일반적으로, 휴대폰과 같은 이동 통신 단말기 등에 적용되는 디지털 IC(집적회로)의 동작에 있어서, 클럭(Clock)은 가장 기본적이고 필수적인 요소이다. 또한, 고속 동작의 요구사항을 만족시키기 위해 높은 주파수의 클럭을 사용하는 IC가 많이 개발되고 있다. 그런데, 높은 주파수의 클럭을 사용할수록 IC의 전력소모는 그 만큼 커진다. 이에 따라, IC가 대기모드(정상 동작모드)에서, 특정 조건을 만족하는 경우에 파워다운(Power-down) 모드로 동작시키기 위해서는, IC의 일부 영역에 클럭 공급을 차단하는 방법이 주로 활용되고 있다.

이와 같이, 대기모드 상태인 메인 제어부 및 IC를, 파워다운 상태로 만들기 위해서 다음과 같은 3가지 방법이 주로 활용되고 있다. 첫째, IC의 일부 영역에 클럭 공급을 차단하고, 나머지 영역에는 클럭을 계속 공급하여, 외부에서 웨이크업(Wake-up) 신호가 입력될 때 이에 대응할 수 있는 방법이 있다. 둘째, 파워다운(Power-down) 모드 진입명령 수행시, IC에 클럭 공급을 전면 차단하고, 이때, 웨이 크업(Wake-up) 신호를 외부 리세트(reset) 핀(PIN)으로 받아 들여서, 웨이크업(Wake-up) 신호가 입력될 때 IC 자체적으로 피워-온-리세트가 수행되어 클럭을 정상적으로 공급받는 방법이 있다. 셋째, IC에 두 종류의 클럭, 즉 메인 클럭(Main clock)과 서브 클럭(Sub clock)이 공급되는 방식이 있다. 이러한 방법중 세번째 방법에 대해서 도 1을 참조하여 설명한다.

도 1은 종래 이동통신 단말기의 파워다운 및 웨이크업 회로도이다.

도 1을 참조하면, 메인클럭을 생성하는 메인클럭 생성부(11)와, 서브클럭을 생성하는 서브클럭 발생부(12)와, 모드신호에 따라 파워다운 또는 웨이크업 동작을 제어하는 클럭 제어부(13)와, 상기 클럭 제어부(13)의 제어에 따라 상기 메인클럭 생성부(11)로부터의 메인 클럭 공급을 차단하는 클럭스위치(14)를 포함한다.

이러한 파워다운 및 웨이크업 회로에서, 상기 메인 클럭은 IC의 주요 동작에 사용되고, 서브 클럭은 파워다운이나 웨이크업 등의 용도에 사용된다. 파워 다운 모드시 메인 클럭의 공급은 중단되고, 서브 클럭만 살아 있게 되고, 웨이크업 신호에 서브 클럭이 대응하여 메인 클럭의 공급을 재개시킨다.

그러나, 이러한 종래의 파워다운 및 웨이크업 회로에서는, 파워다운모드에서도 서브클럭을 계속적으로 공급하여야 하므로, 어느 정도의 전력소비가 불가피하여 전력소모를 줄이는데에 한계가 있는 문제점이 있다.

본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 그 목적은 시스템의 파워다운 모드에서 하나의 플립플롭에만 클럭을 공급하므로, 파워다운 모드시 전력소모를 더욱 줄일 수 있는 파워다운 및 웨이크업 회로를 제공하는데 있다.

상기한 본 발명의 목적을 달성하기 위해서, 본 발명의 파워다운 및 웨이크업 회로는, 대기모드에서 파워다운 모드 진입을 제어하는 메인 제어부; 상기 메인 제어부의 파워다운 모드 진입 제어에 따라, 파워다운 모드 진입 및 웨이크업 감지를 제어하는 파워다운 제어부; 웨이크업 신호를 생성하는 웨이크업신호 생성부; 전원온시 대기모드 선택신호를 제공하고, 상기 파워다운 제어부의 파워다운 모드 진입 제어에 따라 파워다운 선택신호를 공급하는 대기/파워다운 회로부; 상기 파워다운 제어부의 웨이크업 감지제어에 따라 웨이크업을 감시하고, 상기 웨이크업신호 생성부로부터 웨이크업 신호 입력시, 웨이크업 선택신호를 공급하는 웨이크업 회로부; 상기 대기모드 선택신호 또는 파워다운 선택신호와, 상기 웨이크업 선택신호에 따라, 해당 동작모드 선택신호를 제공하는 동작모드 선택부; 웨이크업시 단일 클럭을 생성하는 클럭생성부; 및 상기 동작모드 선택부로부터의 해당 동작모드 선택신호에 따라 상기 클럭생성부로부터 대기모드 또는 웨이크업을 위한 클럭을 선택하여 출력하거나, 파워다운을 위한 로우레벨을 출력하는 클럭선택부를 포함함을 특징으로 한다.

상기 파워다운 제어부는, 상기 메인 제어부의 파워다운 모드 진입 제어에 따라, 파워다운용 레지스터값 및 웨이크업용 레지스터값을 전송하는 레지스터 제어부; 상기 레지스터 제어부로부터의 파워다운용 레지스터값을 상기 대기/파워다운 회로부에 출력하는 파워다운 레지스터; 및 상기 레지스터 제어부로부터의 웨이크업 레지스터값을 상기 웨이크업 회로부에 출력하는 웨이크업 레지스터를 포함한 것을 특징으로 한다.

상기 대기/파워다운 회로부는, 상기 파워다운 제어부의 파워다운 레지스터의 출력에 연결된 입력단자와, 상기 멀티플렉서의 출력에 연결된 클럭단자와, 전원온에 따라 제공되는 리세트신호에 연결된 리세트단자 및 출력단자를 포함하는 제1 플립플롭; 상기 제1 플립플롭의 출력단자 신호와 상기 리세트신호를 논리곱 연산하는 제1 논리 연산소자; 및 상기 제1 논리 연산소자의 출력에 연결된 리세트단자와, 하이레벨을 입력받는 입력단자와, 상기 멀티플렉서의 출력에 연결된 클럭단자 및 출력단자를 포함하는 제2 플립플롭을 포함한 것을 특징으로 한다.

상기 웨이크업 회로부는, 상기 파워다운 제어부의 웨이크업 레지스터의 출력에 연결된 입력단자와, 상기 멀티플렉서의 출력에 연결된 클럭단자와, 전원온에 따라 제공되는 리세트신호에 연결된 리세트단자 및 출력단자를 포함하는 제3 플립플롭; 상기 제3 플립플롭의 출력단자에 연결된 리세트단자와, 하이레벨을 입력받는 입력단자와, 상기 웨이크업신호 생성부의 출력에 연결된 클럭단자 및 출력단자를 포함하는 제4 플립플롭; 및 상기 제4 플립플롭의 출력단자에 연결된 입력단자와, 상기 클럭생성부의 출력에 연결된 클럭단자와, 전원온에 따라 제공되는 리세트신호 에 연결된 리세트단자 및 출력단자를 포함하는 제5 플립플롭를 포함한 것을 특징으로 한다.

상기 동작모드 선택부는, 상기 대기/파워다운 회로부의 출력에 연결된 비반전 입력단자와, 상기 웨이크업 회로부의 출력에 연결된 반전 입력단자와, 상기 두 입력단자를 통한 신호를 논리곱 연산하여 출력하는 출력단자를 포함하는 제2 논리 연산소자로 이루어진 것을 특징으로 한다.

상기 클럭선택부는, 상기 클럭생성부의 출력에 연결된 제1 입력단자와, 로우레벨을 입력받는 제2 입력단자와, 상기 동작모드 선택부의 출력에 연결된 선택단자와, 상기 선택단자로 로우레벨 입력시 상기 제1 입력단자를 통한 신호를 출력하고, 상기 선택단자로 하이레벨 입력시 상기 제2 입력단자를 통한 신호를 출력하는 출력단자를 포함하는 멀티플렉서로 이루어진 것을 특징으로 한다.

상기 메인 제어부는, 파워다운모드에서 클럭을 공급받아 웨이크업시, 이후 파워다운 모드 진입을 대비해서, 상기 대기/파워다운 회로부 및 상기 웨이크업 회로부에 대한 초기화를 제어하도록 이루어진 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.

도 2는 본 발명에 따른 파워다운 및 웨이크업 회로도이다.

도 2를 참조하면, 본 발명에 따른 파워다운 및 웨이크업 회로는, 대기모드에서 파워다운 모드 진입을 제어하는 메인 제어부(100)와, 상기 메인 제어부(100)의 파워다운 모드 진입 제어에 따라, 파워다운 모드 진입 및 웨이크업 감지를 제어하는 파워다운 제어부(200)와, 웨이크업 신호를 생성하는 웨이크업신호 생성부(300)와, 전원온시 대기모드 선택신호를 제공하고, 상기 파워다운 제어부(200)의 파워다운 모드 진입 제어에 따라 파워다운 선택신호를 공급하는 대기/파워다운 회로부(400)와, 상기 파워다운 제어부(200)의 웨이크업 감지제어에 따라 웨이크업을 감시하고, 상기 웨이크업신호 생성부(300)로부터 웨이크업 신호 입력시, 웨이크업 선택신호를 공급하는 웨이크업 회로부(500)와, 상기 대기모드 선택신호 또는 파워다운 선택신호와, 상기 웨이크업 선택신호에 따라, 해당 동작모드 선택신호를 제공하는 동작모드 선택부(600)와, 웨이크업시 단일 클럭을 생성하는 클럭생성부(700)와, 상기 동작모드 선택부(600)로부터의 해당 동작모드 선택신호에 따라 상기 클럭생성부(700)로부터 대기모드 또는 웨이크업을 위한 클럭을 선택하여 출력하거나, 파워다운을 위한 로우레벨을 출력하는 클럭선택부(800)를 포함한다.

상기 파워다운 제어부(200)는, 상기 메인 제어부(100)의 파워다운 모드 진입 제어에 따라, 파워다운용 레지스터값 및 웨이크업용 레지스터값을 전송하는 레지스터 제어부(210)와, 상기 레지스터 제어부(200)로부터의 파워다운용 레지스터값을 상기 대기/파워다운 회로부(400)에 출력하는 파워다운 레지스터(220)와, 상기 레지스터 제어부(200)로부터의 웨이크업 레지스터값을 상기 웨이크업 회로부(500)에 출력하는 웨이크업 레지스터(230)를 포함한다.

상기 대기/파워다운 회로부(400)는, 상기 파워다운 제어부(200)의 파워다운 레지스터(220)의 출력에 연결된 입력단자(D)와, 상기 멀티플렉서(800)의 출력에 연결된 클럭단자(CK)와, 전원온에 따라 제공되는 리세트신호(Srst)에 연결된 리세트단자(RN) 및 출력단자(Q)를 포함하는 제1 플립플롭(FF1)과, 상기 제1 플립플롭(FF1)의 출력단자(Q) 신호와 상기 리세트신호(Srst)를 논리곱 연산하는 제1 논리 연산소자(G1)와, 상기 제1 논리 연산소자(G1)의 출력에 연결된 리세트단자(RN)와, 하이레벨(HL)을 입력받는 입력단자(D)와, 상기 멀티플렉서(800)의 출력에 연결된 클럭단자(CK) 및 출력단자(Q)를 포함하는 제2 플립플롭(FF2)을 포함한다.

상기 웨이크업 회로부(500)는, 상기 파워다운 제어부(200)의 웨이크업 레지스터(230)의 출력에 연결된 입력단자(D)와, 상기 멀티플렉서(800)의 출력에 연결된 클럭단자(CK)와, 전원온에 따라 제공되는 리세트신호(Srst)에 연결된 리세트단자(RN) 및 출력단자(Q)를 포함하는 제3 플립플롭(FF3)과, 상기 제3 플립플롭(FF3)의 출력단자(Q)에 연결된 리세트단자(RN)와, 하이레벨(HL)을 입력받는 입력단자(D)와, 상기 웨이크업신호 생성부(300)의 출력에 연결된 클럭단자(CK) 및 출력단자(Q)를 포함하는 제4 플립플롭(FF4)과, 상기 제4 플립플롭(FF4)의 출력단자(Q)에 연결된 입력단자(D)와, 상기 클럭생성부(700)의 출력에 연결된 클럭단자(CK)와, 전원온에 따라 제공되는 리세트신호(Srst)에 연결된 리세트단자(RN) 및 출력단자(Q)를 포함하는 제5 플립플롭(FF5)을 포함한다.

상기 동작모드 선택부(600)는, 상기 대기/파워다운 회로부(400)의 출력에 연결된 비반전 입력단자와, 상기 웨이크업 회로부(500)의 출력에 연결된 반전 입력단 자와, 상기 두 입력단자를 통한 신호를 논리곱 연산하여 출력하는 출력단자를 포함하는 제2 논리 연산소자(G2)로 이루어진다.

상기 클럭선택부(800)는, 상기 클럭생성부(700)의 출력에 연결된 제1 입력단자(D0)와, 로우레벨(LL)을 입력받는 제2 입력단자(D1)와, 상기 동작모드 선택부(600)의 출력에 연결된 선택단자(S)와, 상기 선택단자(S)로 로우레벨 입력시 상기 제1 입력단자(D0)를 통한 신호를 출력하고, 상기 선택단자(S)로 하이레벨 입력시 상기 제2 입력단자(D1)를 통한 신호를 출력하는 출력단자(Y)를 포함하는 멀티플렉서(MUX)로 이루어진다.

상기 메인 제어부(100)는, 파워다운모드에서 클럭을 공급받아 웨이크업시, 이후 파워다운 모드 진입을 대비해서, 상기 대기/파워다운 회로부(400) 및 상기 웨이크업 회로부(500)에 대한 초기화를 제어하도록 이루어진다.

도 3은 본 발명에 따른 정상동작 모드시 주요 신호의 타임챠트이다. 도 3에서, Srst는 전원온시에 제공되는 리세트신호로써, 이 리세트 신호(Srst)는 전원온시에 설정시간 동안 로우레벨로 유지되었다가 다시 하이레벨로 유지된다. SF1은 제1 플립플롭(FF1)의 출력신호이고, SG1은 제1 논리 연산소자(G1)의 출력신호이고, SF2는 제2 플립플롭(FF2)의 출력신호이고, SG2는 제2 논리 연산소자(G2)의 출력신호이고, S80은 클럭선택부(800)의 출력신호이다.

도 4는 본 발명에 따른 파워다운 모드시 주요 신호의 타임챠트이다.

도 4에서, S11은 상기 레지스터 제어부(210)의 웨이크업 감시제어신호이고, S23은 웨이크업 레지스터(230)의 출력신호이고, S12는 상기 레지스터 제어부(210)의 파워다운 제어신호이고, S22는 파워다운 레지스터(220)의 출력신호이다. SF1은 제1 플립플롭(FF1)의 출력신호이고, SG1은 제1 논리 연산소자(G1)의 출력신호이고, SF2는 제2 플립플롭(FF2)의 출력신호이고, SG2는 제2 논리 연산소자(G2)의 출력신호이다. S80는 클럭선택부(800)의 출력신호이다.

도 5는 본 발명에 따른 웨이크업 모드시 주요 신호의 타임챠트이다.

도 5에서, S30은 상기 웨이크업신호 생성부(300)에서 출력되는 웨이크업신호이고, SF4는 제4 플립플롭(FF4)의 출력신호이고, SF5는 제5 플립플롭(FF5)의 출력신호이다. SG2는 제2 논리 연산소자(G2)의 출력신호이다. S80은 클럭선택부(800)의 출력신호이다.

이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다.

본 발명의 파워다운 및 웨이크업 회로는 휴대폰과 같은 이동 통신 단말기 등에 적용되어, 전력소모를 줄일 수 있도록 하는데, 이러한 본 발명의 파워다운 및 웨이크업 회로는 전원온시에 수행되는 대기모드, 파워다운 결정시 수행되는 파워다운모드, 파워다운모드에서 웨이크업 결정시 대기모드로 웨이크업 되는 웨이크업 과정을 수행한다.

먼저, 본 발명에 따른 대기모드에 대해 도 2 및 도 3을 참조하여 설명한다.

도 2에서, 전원온시에 본 발명의 회로에 의해 클럭이 제공되고, 이에 따라 본 발명이 적용되는 단말기에 포함된 복수의 IC가 정상 동작하는 대기모드가 수행되는데, 전원온시에 대기모드 진입을 위해 클럭이 공급되는 과정을 설명하면 다음과 같다.

도 2를 참조하면, 본 발명의 대기/파워다운 회로부(400)는 전원온시 대기모드 선택신호를 제공하고, 본 발명의 동작모드 선택부(600)는, 상기 대기모드 선택신호를 클럭선택부(800)에 제공하면, 상기 클럭선택부(800)는, 상기 동작모드 선택부(600)로부터의 대기모드 선택신호에 따라 상기 클럭생성부(700)로부터 대기모드를 위한 클럭을 선택하여 출력한다. 이에 대해서 본 발명의 메인 제어부(100) 및 각종 IC는 대기모드에서 정상 동작을 수행한다. 여기서, IC는 복수의 플립플롭 및 논리 연산소자를 비롯하여, 본 발명의 회로가 적용되는 단말기에서, 클럭을 필요로 하는 IC에 해당된다.

도 2 및 도 3을 참조하여 대기모드로의 진입 과정을 구체적으로 설명하면, 전원온시에 도 3에 도시한 바와 같이, 리세트신호(Srst)가 공급되는데, 이 리세트신호(Srst)는 소정시간 로우레벨(L)로 되었다가 잠시 후, 하이레벨(H)로 되며, 이러한 리세트신호(Srst)는, 본 발명의 대기/파워다운 회로부(400)의 제1 플립플롭(FF1)의 리세트단자(RN) 및 웨이크업 회로부(500)의 제3 및 제5 플립플롭(FF3,FF5)의 리세트단자(RN)로 공급된다. 이때, 상기 리세트신호(Srst)의 로우레벨에 의해 서, 상기 제1, 제3 및 제5 플립플롭(FF1,FF3,FF5)은 각 출력단자(Q)로 로우레벨(L)인 신호(SF1,SF3,SF5)를 출력한다.

이어서, 상기 대기/파워다운 회로부(400)의 제1 플립플롭(FF1)의 출력신호(L)인 신호(SG1)와 상기 리세트신호(Srst)(H)를 논리곱 연산하는 제1 논리 연산소자(G1)에 의해, 도 3에 도시한 바와 같이, 상기 대기/파워다운 회로부(400)의 제2 플립플롭(FF2)의 리세트단자(RN)에 로우레벨(L)인 신호(SG1)가 공급되어, 상기 제2 플립플롭(FF2)도 출력단자(Q)를 통해 로우레벨(L)인 신호(SF2)를 출력한다. 또한, 상기 제3 플립플롭(FF3)의 출력단자(Q)를 통한 로우레벨인 신호(SF3)가 상기 웨이크업 회로부(500)의 제4 플립플롭(FF4)의 리세트단자(RN)로 공급되어, 상기 제4 플립플롭(FF4)도 출력단자(Q)로 로우레벨(L)인 신호(SF4)를 출력한다.

한편, 본 발명에 채용된 플립플롭은 D형 플립플롭으로써, 이는 클럭의 상승에지에서 입력단자(D)를 출력단자(Q)로 전달하고, 리세트단자(RN)로 로우레벨이 입력시 리세트되어 출력단자(Q)로 로우레벨이 출력된다. 또한, 리세트단자(RN)로 하이레벨이 입력되면 리세트가 해제된다.

이와 같이, 본 발명의 제1 내지 제5 플립플롭(FF1~FF5)는 전원온시 모두 로우레벨인 신호(SF1~SF5)를 출력하고, 이때, 도 3에 도시한 바와 같이, 상기 제2 및 제5 플립플롭(FF2,FF5)의 출력단자(Q)로 각각 로우레벨(L)의 신호(SF2,SF5)가 출력되므로, 상기 동작모드 선택부(600)의 제2 논리 연산소자(G2)는 로우레벨(L)인 신호(SG2)를 상기 클럭선택부(800)의 선택단자(S)로 공급한다. 이때, 도 3에 도시한 바와 같이 상기 클럭선택부(800)는 선택단자(S)로 로우레벨(L)인 신호(SG2)가 입력 되면, 클럭생성부(700)에서 생성된 클럭을 제1 입력단자(DO)를 통해 입력받아 출력단자(Y)를 통해 출력신호(S80)로 클럭을 출력한다.

이에 따라, 상기 클럭선택부(800)에 의해 클럭이 선택되어 본 발명의 메인 제어부(100) 및 각종 IC로 공급되어, 상기 메인 제어부(100) 및 각종 IC가 대기모드로 정상 동작한다.

또한, 이러한 대기모드 상태에서 파워다운 결정시에는, 대기모드는 파워다운모드로 진입하게 된다.

다음, 본 발명에 따른 파워다운모드 진입 과정을 도 2 및 도 4를 참조하여 설명한다.

도 2에서, 본 발명의 메인 제어부(100)는, 대기모드에서 파워다운 모드 진입을 제어(S10)하면, 본 발명의 파워다운 제어부(200)는, 상기 메인 제어부(100)의 파워다운 모드 진입 제어(S10)에 따라, 파워다운 모드 진입제어(S22) 및 웨이크업 감지제어(S23)를 수행한다. 이때, 본 발명의 대기/파워다운 회로부(400)는, 상기 파워다운 제어부(200)의 파워다운 모드 진입 제어(S22)에 따라 파워다운 선택신호를 공급한다. 또한, 본 발명의 웨이크업 회로부(500)는 상기 파워다운 제어부(200)의 웨이크업 감지제어(S23)에 따라 웨이크업을 감시한다.

이후, 상기 동작모드 선택부(600)는, 상기 파워다운 선택신호에 따라, 파워다운 모드 선택신호를 클럭선택부(800)에 제공하면, 상기 클럭선택부(800)는, 상기 동작모드 선택부(600)로부터의 파워다운 모드 선택신호에 따라 상기 클럭생성부(700)의 클럭을 차단하고 파워다운을 위해 로우레벨을 출력한다. 이에 따라, 본 발명의 메인 제어부(100)를 비롯한 각종 IC는 클럭을 공급받지 못하여 파워다운 모드로 상태로 있게 된다.

여기서, 파워다운모드로의 진입 결정은 적용되는 단말기에 따라 서로 다르게 결정될 수 있으며, 휴대폰에 대해서 예를 들면, 전화 통화가 일정시간동안 수행되지 않는 경우에 파워다운모드로의 진입이 결정될 수 있다.

도 2 및 도 4를 참조하여 파워다운모드로의 진입과정을 구체적으로 설명하면, 상기 메인 제어부(100)를 비롯한 각종 IC가 대기모드에서 정상 동작하는 동안에, 상기 메인 제어부(100)가 파워다운 제어부(200)에 대기모드에서 파워다운 모드 진입 제어(S10)를 수행하면, 상기 파워다운 제어부(200)의 레지스터 제어부(210)는 상기 제어(S10)에 따라, 웨이크업 레지스터(230)에 임의의 시간(n)에 하이레벨(H)인 웨이크업 감지 제어신호(S11)를 인가하면, 상기 웨이크업 레지스터(230)는 그 다음 클럭 주기(n+1클럭주기)에 상기 제3 플립플롭(FF3)의 입력단자(D)에 하이레벨(H)인 웨이크업 감지 제어신호(S23)를 공급한다.

이에 따라, 상기 제3 플립플롭(FF3)의 출력단자(Q)로는 클럭이 상승에지에서 하이레벨(H)인 신호(SF3)가 출력된다. 이어서, 상기 제3 플립플롭(FF3)의 출력단자(Q)로 하이레벨(H)인 신호(SF3)가 출력되면, 상기 제4 플립플롭(FF4)의 리세트단자(RN)로 하이레벨인 신호(SF3)가 공급되므로, 상기 제4 플립플롭(FF4)은 리세트 해 제된다. 이에 따라 상기 제4 플립플롭(FF4)은 웨이크업 신호의 입력을 감지할 수 있게 된다.

또한, 상기 파워다운 제어부(200)의 레지스터 제어부(210)는 상기 제어(S10)에 따라, 파워다운 레지스터(220)에 임의의 시간(p)에 하이레벨(H)인 파워다운모드 제어신호(S12)를 인가하면, 상기 파워다운 레지스터(220)는 그 다음 클럭 주기(p+1클럭주기)에 상기 제1 플립플롭(FF1)의 입력단자(D)에 하이레벨인 파워다운모드 진입 제어신호(S22)를 출력한다.

이에 따라, 상기 제1 플립플롭(FF1)은 클럭의 상승에지에서 출력단자(Q)로 하이레벨인 신호(SF1)를 출력한다. 이때, 상기 제1 논리 연산소자(G1)는 상기 제1 플립플롭(FF1)의 하이레벨인 출력신호(SF1)와 상기 하이레벨인 리세트신호(Srst)를 논리곱하여 하이레벨(H)인 신호(SG1)를 출력한다. 이후, 상기 제2 플립플롭(FF2)의 리세트단자(RN)에 하이레벨(H)이 공급되므로, 상기 제2 플립플롭(FF2)은 소정시간(T1)후 비동기 리세트가 해제된다.

이와 같이, 상기 제2 플립플롭(FF2)의 비동기 리세트가 해제되면, 그 다음 반클럭 주기(p+1클럭주기+0.5클럭주기)에 상기 제2 플립플롭(FF2)은 출력단자(Q)로 하이레벨(H)인 신호(SF2)를 출력한다. 이때, 상기 제2 논리 연산소자(G2)는 상기 제2 플립플롭(FF2)의 하이레벨의 비반전 입력과 상기 제5 플립플롭(FF5)의 로우레벨의 반전입력을 논리곱하여, 상기 클럭선택부(800)의 선택단자(S)에 하이레벨인 신호(SG2)를 출력한다. 계속해서 상기 클럭선택부(800)는 제2 입력단자(D1)를 통해 입력되는 로우레벨인 신호(S80)를 출력단자(Y)로 출력한다.

이에 따라, 클럭은 상기 메인 제어부(100) 및 각종 IC에 공급되지 않으므로, 파워다운모드로 동작하게 된다. 이때, 상기 메인 제어부(100)의 명령 수행 동작도 멈추어 있게 된다.

또한, 이러한 파워다운모드 상태에서 웨이크업 결정시에는, 파워다운모드는 웨이크업되어 다시 대기모드로 진입하게 된다.

그 다음, 본 발명에 따른 웨이크업 과정을 도 2 및 도 5를 참조하여 설명한다.

도 2에서, 상기 파워다운 제어부(200)는 파워다운 모드에서, 웨이크업 감지를 제어하면, 본 발명의 상기 웨이크업 회로부(500)는, 상기 파워다운 제어부(200)의 웨이크업 감지제어에 따라 웨이크업을 감시하고, 상기 웨이크업신호 생성부(300)로부터 웨이크업 신호 입력시, 웨이크업 선택신호를 공급한다. 이후, 상기 동작모드 선택부(600)는, 상기 웨이크업 선택신호에 따라 웨이크업 모드 선택신호를 제공한다. 한편, 클럭선택부(800)는 상기 동작모드 선택부(600)로부터의 웨이크업 모드 선택신호에 따라 상기 클럭생성부(700)로부터 웨이크업을 위한 클럭을 선택하여 출력한다. 이에 따라, 본 발명의 메인 제어부(100) 및 각종 IC는 클럭을 공급받아 웨이크업 되어 대기모드로 복귀되어 정상 동작을 재개한다.

도 2 및 도 5를 참조하여 웨이크업 과정을 보다 자세히 설명하면, 본 발명의 메인 제어부(100)가 파워다운 모드에 있을 때, 상기 제5 플립플롭(FF5)을 제외한 모든 플립플롭과 메인 제어부(100)는 동작이 멈춘 상태로 있게 된다. 이때, 오직 제5 플립플롭(FF5)만이 클럭에 동기되어, 파워다운 모드에서도 동작 상태에 있다.

이때, 상기한 파워다운 상태에서는 상기 제4 플립플롭(FF4)의 리세트단자(RN)가 하이레벨(H)로 유지되고 있으므로, 웨이크업 생성부(300)로부터 웨이크업 신호가 발생되어 상기 제4 플립플롭(FF4)의 클럭단자(CK)로 입력되면, 상기 웨이크업신호의 상승 에지에서, 상기 제4 플립플롭(FF4)의 출력단자(Q)를 통해 제5 플립플롭(FF5)의 입력단자(D)에 하이레벨(H)인 신호(SF4)가 출력된다. 이에 따라, 상기 제5 플립플롭(FF5)는 클럭의 처음 접하는 하강에지에서 출력단자(Q)로 하이레벨(H)인 신호(SF5)를 출력한다.

계속해서, 상기 제2 논리 연산소자(G2)는 상기 제2 플립플롭(FF2)의 하이레벨의 비반전 입력과 상기 제5 플립플롭(FF5)의 하이레벨의 반전입력을 논리곱하여, 상기 클럭선택부(800)의 선택단자(S)에 로우레벨인 신호(SG2)를 출력한다. 상기 클럭선택부(800)는 제1 입력단자(D0)를 통해 입력받은 클럭을 출력단자(Y)를 통해 출력신호(S80)로 출력한다. 이에 따라, 상기 메인 제어부(100) 및 각종 IC에 클럭이 공급되므로, 다시 대기모드로 웨이크업 되어 정상 동작을 재개하게 된다.

전술한 바와 같이, 상기 메인 제어부(100)는, 파워다운모드에서 클럭을 공급받아 웨이크업시, 이후 파워다운 모드 진입을 대비해서, 상기 대기/파워다운 회로 부(400) 및 상기 웨이크업 회로부(500)에 대한 초기화를 제어하는데, 이에 대해서 설명하면 다음과 같다.

상기 클럭 공급이 재개되면서 상기 메인 제어부(100)는 임의의 시간(r)에 상기 레지스터 제어부(210)를 통해 상기 파워다운 레지스터(220)에 로우레벨(L)인 신호(S12)를 인가하면, 그 다음 클럭주기(r + 1클럭 주기)에 제1 플립플롭(FF1)은 출력단자(Q)로 로우레벨(L)인 신호(SF1)를 출력한다. 이때, 상기 제1 논리 연산소자(G1)는 상기 제2 플립플롭(FF2)의 리세트단자(RN)에 로우레벨인 신호(SG1)를 공급하므로, 상기 제2 플립플롭(FF2)은 비동기 리세트에 걸리게 된다.

또한, 상기 메인 제어부(100)가 임의의 시간(t)에 상기 레지스터 제어부(210)를 통해 상기 웨이크업 레지스터(230)에 로우레벨(L)인 신호(S11)를 인가하면, 그 다음 클럭주기(t + 1클럭 주기)에 상기 제3 플립플롭(FF3)은 출력단자(Q)를 통해 상기 제4 플립플롭(FF4)의 리세트단자(RN)에 로우레벨(L)인 신호(SF3)를 출력한다. 이에 따라, 상기 제4 플립플롭(FF4)은 비동기 리세트가 걸리게 된다.

이와 같이, 상기 제4 플립플롭(FF4)가 비동기 리세트에 걸리면, 상기 제4 플립플롭(FF4)의 출력단자(Q)로 로우레벨인 신호(SF4)가 출력되어 그 다음 반클럭주기(t + 1클럭 주기 + 0.5클럭 주기)에 상기 제5 플립플롭(FF5)은 출력단자(Q)로 로우레벨인 신호(SF5)를 출력한다.

이러한 동작과정은, 나중에 파워다운 모드 진입 명령을 수행해야 할 때를 대비해서 파워다운 및 웨이크업에 관련된 하드웨어 부분을 초기화시키는 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 특허청구범위에 의해 한정되며, 본 발명의 장치는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백하다.

상술한 바와 같은 본 발명에 따르면, 휴대폰과 같은 이동 통신 단말기 등에 적용되는 파워다운 및 웨이크업 회로에서, 시스템의 파워다운 모드에서 하나의 플립플롭에만 클럭을 공급하므로, 파워다운 모드시 전력소모를 더욱 줄일 수 있는 효과가 있다.

Claims (7)

1. 대기모드에서 파워다운 모드 진입을 제어하는 메인 제어부;

   상기 메인 제어부의 파워다운 모드 진입 제어에 따라, 파워다운 모드 진입 및 웨이크업 감지를 제어하는 파워다운 제어부;

   웨이크업 신호를 생성하는 웨이크업신호 생성부;

   전원온시 대기모드 선택신호를 제공하고, 상기 파워다운 제어부의 파워다운 모드 진입 제어에 따라 파워다운 선택신호를 공급하는 대기/파워다운 회로부;

   상기 파워다운 제어부의 웨이크업 감지제어에 따라 웨이크업을 감시하고, 상기 웨이크업신호 생성부로부터 웨이크업 신호 입력시, 웨이크업 선택신호를 공급하는 웨이크업 회로부;

   상기 대기모드 선택신호 또는 파워다운 선택신호와, 상기 웨이크업 선택신호에 따라, 해당 동작모드 선택신호를 제공하는 동작모드 선택부;

   웨이크업시 단일 클럭을 생성하는 클럭생성부; 및

   상기 동작모드 선택부로부터의 해당 동작모드 선택신호에 따라 상기 클럭생성부로부터 대기모드 또는 웨이크업을 위한 클럭을 선택하여 출력하거나, 파워다운을 위한 로우레벨을 출력하는 클럭선택부

   를 포함하는 파워다운 및 웨이크업 회로.
2. 제1항에 있어서, 상기 파워다운 제어부는

   상기 메인 제어부의 파워다운 모드 진입 제어에 따라, 파워다운용 레지스터값 및 웨이크업용 레지스터값을 전송하는 레지스터 제어부;

   상기 레지스터 제어부로부터의 파워다운용 레지스터값을 상기 대기/파워다운 회로부에 출력하는 파워다운 레지스터; 및

   상기 레지스터 제어부로부터의 웨이크업 레지스터값을 상기 웨이크업 회로부에 출력하는 웨이크업 레지스터

   를 포함한 것을 특징으로 하는 파워다운 및 웨이크업 회로.
3. 제2항에 있어서, 상기 대기/파워다운 회로부는

   상기 파워다운 제어부의 파워다운 레지스터의 출력에 연결된 입력단자와, 상기 멀티플렉서의 출력에 연결된 클럭단자와, 전원온에 따라 제공되는 리세트신호에 연결된 리세트단자 및 출력단자를 포함하는 제1 플립플롭;

   상기 제1 플립플롭의 출력단자 신호와 상기 리세트신호를 논리곱 연산하는 제1 논리 연산소자; 및

   상기 제1 논리 연산소자의 출력에 연결된 리세트단자와, 하이레벨을 입력받는 입력단자와, 상기 멀티플렉서의 출력에 연결된 클럭단자 및 출력단자를 포함하는 제2 플립플롭

   를 포함한 것을 특징으로 하는 파워다운 및 웨이크업 회로.
4. 제3항에 있어서, 상기 웨이크업 회로부는

   상기 파워다운 제어부의 웨이크업 레지스터의 출력에 연결된 입력단자와, 상기 멀티플렉서의 출력에 연결된 클럭단자와, 전원온에 따라 제공되는 리세트신호에 연결된 리세트단자 및 출력단자를 포함하는 제3 플립플롭;

   상기 제3 플립플롭의 출력단자에 연결된 리세트단자와, 하이레벨을 입력받는 입력단자와, 상기 웨이크업신호 생성부의 출력에 연결된 클럭단자 및 출력단자를 포함하는 제4 플립플롭; 및

   상기 제4 플립플롭의 출력단자에 연결된 입력단자와, 상기 클럭생성부의 출력에 연결된 클럭단자와, 전원온에 따라 제공되는 리세트신호에 연결된 리세트단자 및 출력단자를 포함하는 제5 플립플롭

   를 포함한 것을 특징으로 하는 파워다운 및 웨이크업 회로.
5. 제4항에 있어서, 상기 동작모드 선택부는

   상기 대기/파워다운 회로부의 출력에 연결된 비반전 입력단자와, 상기 웨이크업 회로부의 출력에 연결된 반전 입력단자와, 상기 두 입력단자를 통한 신호를 논리곱 연산하여 출력하는 출력단자를 포함하는 제2 논리 연산소자로 이루어진 것을 특징으로 하는 파워다운 및 웨이크업 회로.
6. 제3항에 있어서, 상기 클럭선택부는

   상기 클럭생성부의 출력에 연결된 제1 입력단자와, 로우레벨을 입력받는 제2 입력단자와, 상기 동작모드 선택부의 출력에 연결된 선택단자와, 상기 선택단자로 로우레벨 입력시 상기 제1 입력단자를 통한 신호를 출력하고, 상기 선택단자로 하이레벨 입력시 상기 제2 입력단자를 통한 신호를 출력하는 출력단자를 포함하는 멀티플렉서로 이루어진 것을 특징으로 하는 파워다운 및 웨이크업 회로,
7. 제1항에 있어서, 상기 메인 제어부는

   파워다운모드에서 클럭을 공급받아 웨이크업시, 이후 파워다운 모드 진입을 대비해서, 상기 대기/파워다운 회로부 및 상기 웨이크업 회로부에 대한 초기화를 제어하도록 이루어진 것을 특징으로 하는 파워다운 및 웨이크업 회로.

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