JPH05150870A - 演算回路の消費電力低減方式 - Google Patents
演算回路の消費電力低減方式Info
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- JPH05150870A JPH05150870A JP3114572A JP11457291A JPH05150870A JP H05150870 A JPH05150870 A JP H05150870A JP 3114572 A JP3114572 A JP 3114572A JP 11457291 A JP11457291 A JP 11457291A JP H05150870 A JPH05150870 A JP H05150870A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Y02D30/00—Reducing energy consumption in communication networks
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- Mobile Radio Communication Systems (AREA)
Abstract
(57)【要約】
【目的】ディジタル信号処理プロセッサ（ＤＳＰ）等の
演算回路における消費電力低減方式に関し、機能ブロッ
ク単位で不使用部分の動作を停止することによって、低
消費電力化を実現する演算回路の消費電力低減方式を提
供することを目的とする。 【構成】ＣＭＯＳプロセスによる半導体回路で構成され
た複数の機能ブロック１ 1,１2,…を有する演算回路にお
いて、スイッチ２1,２2,…を設けて、各機能ブロック１
1,１2,…に対するクロックの供給をオンオフするととも
に、コントロールブロック３を設けて、各スイッチ２1,
２2,…を制御するプログラムによって各機能ブロック１
1,１2,…に対するクロック供給のシーケンスを制御し
て、各機能ブロック単位にクロックの供給を制御するこ
とによって、演算回路の消費電力を低減することで構成
する。
演算回路における消費電力低減方式に関し、機能ブロッ
ク単位で不使用部分の動作を停止することによって、低
消費電力化を実現する演算回路の消費電力低減方式を提
供することを目的とする。 【構成】ＣＭＯＳプロセスによる半導体回路で構成され
た複数の機能ブロック１ 1,１2,…を有する演算回路にお
いて、スイッチ２1,２2,…を設けて、各機能ブロック１
1,１2,…に対するクロックの供給をオンオフするととも
に、コントロールブロック３を設けて、各スイッチ２1,
２2,…を制御するプログラムによって各機能ブロック１
1,１2,…に対するクロック供給のシーケンスを制御し
て、各機能ブロック単位にクロックの供給を制御するこ
とによって、演算回路の消費電力を低減することで構成
する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理プ
ロセッサ（ＤＳＰ）等の演算回路における消費電力低減
方式に関し、特に機能ブロック単位で不使用部分の動作
を停止することによって、低消費電力化を実現する演算
回路の消費電力低減方式に関するものである。
ロセッサ（ＤＳＰ）等の演算回路における消費電力低減
方式に関し、特に機能ブロック単位で不使用部分の動作
を停止することによって、低消費電力化を実現する演算
回路の消費電力低減方式に関するものである。
【０００２】ＤＳＰは近年において、移動体通信等にお
いても、その内部におけるディジタル信号の処理のため
に用いられる傾向にある。
いても、その内部におけるディジタル信号の処理のため
に用いられる傾向にある。
【０００３】そのため、ＤＳＰに対しては、従来以上に
低消費電力であることが要求されるようになっている。
低消費電力であることが要求されるようになっている。
【０００４】そこでＤＳＰ等において、機能ブロック単
位で不使用部分の動作を停止させることによって、より
低消費電力化できるようにすることが要望される。
位で不使用部分の動作を停止させることによって、より
低消費電力化できるようにすることが要望される。
【０００５】
【従来の技術】従来、ＤＳＰ等の演算回路において、そ
の消費電力の低減を行うためには、そのＤＳＰ等の全体
に対する電源供給をオフにすることによって、低消費電
力化を図る方法が用いられている。
の消費電力の低減を行うためには、そのＤＳＰ等の全体
に対する電源供給をオフにすることによって、低消費電
力化を図る方法が用いられている。
【０００６】
【発明が解決しようとする課題】ＤＳＰを移動体通信装
置の一部に用いた場合には、信号待ち受け等の目的で、
その一部の機能ブロックについては、常時、動作状態に
しておくことが必要である。
置の一部に用いた場合には、信号待ち受け等の目的で、
その一部の機能ブロックについては、常時、動作状態に
しておくことが必要である。
【０００７】一方、移動体通信の場合には、低消費電力
化に対する要求が特に厳しいため、ＤＳＰ内の不使用の
機能ブロックにおいて、または使用中のブロックであっ
ても不使用期間においてはその動作を停止させて、消費
電力を低減することが望まれるが、従来の低消費電力化
の方法は前述のように、ＤＳＰの全体を不動作状態にす
るものであり、そのため、このような部分的または短時
間における消費電力低減方式は用いることができないと
いう問題があった。
化に対する要求が特に厳しいため、ＤＳＰ内の不使用の
機能ブロックにおいて、または使用中のブロックであっ
ても不使用期間においてはその動作を停止させて、消費
電力を低減することが望まれるが、従来の低消費電力化
の方法は前述のように、ＤＳＰの全体を不動作状態にす
るものであり、そのため、このような部分的または短時
間における消費電力低減方式は用いることができないと
いう問題があった。
【０００８】本発明はこのような従来技術の課題を解決
しようとするものであって、ＤＳＰ等の演算回路におい
て、機能ブロック単位で不使用部分の動作を停止させる
ことによって、きめ細かい低消費電力化を可能にする、
演算回路の消費電力低減方式を提供することを目的とし
ている。
しようとするものであって、ＤＳＰ等の演算回路におい
て、機能ブロック単位で不使用部分の動作を停止させる
ことによって、きめ細かい低消費電力化を可能にする、
演算回路の消費電力低減方式を提供することを目的とし
ている。
【０００９】
【課題を解決するための手段】本発明は、図１にその原
理的構成を示すように、ＣＭＯＳプロセスによる半導体
回路で構成された複数の機能ブロックを有する演算回路
において、各機能ブロックに対するクロックの供給をオ
ンオフするスイッチと、これらの各スイッチを制御する
ことによって各機能ブロックに対するクロックの供給を
制御するコントロールブロックとを設け、プログラムに
よって各機能ブロック単位にクロック供給のシーケンス
を制御することによって演算回路の消費電力を低減する
ことを特徴とするものである。
理的構成を示すように、ＣＭＯＳプロセスによる半導体
回路で構成された複数の機能ブロックを有する演算回路
において、各機能ブロックに対するクロックの供給をオ
ンオフするスイッチと、これらの各スイッチを制御する
ことによって各機能ブロックに対するクロックの供給を
制御するコントロールブロックとを設け、プログラムに
よって各機能ブロック単位にクロック供給のシーケンス
を制御することによって演算回路の消費電力を低減する
ことを特徴とするものである。
【００１０】
【作用】図２は本発明の作用を説明する図であって、１
１はＤＳＰ ＬＳＩを示し、１２1,１２2,１２3 はそれ
ぞれ機能ブロック（Ａ），機能ブロック（Ｂ），機能ブ
ロック（Ｃ）を示している。１３は各機能ブロックに対
するシステムクロックの生成と、動作シーケンスの制御
を行うコントロールブロックである。１４1,１４ 2 は機
能ブロック１２1 に対するシステムクロック供給および
外部クロック供給のオンオフを制御するスイッチ、１５
1,１５2 は機能ブロック１２2 に対するシステムクロッ
ク供給および外部クロック供給のオンオフを制御するス
イッチ、１６は機能ブロック１２3 に対するシステムク
ロック供給のオンオフを制御するスイッチである。
１はＤＳＰ ＬＳＩを示し、１２1,１２2,１２3 はそれ
ぞれ機能ブロック（Ａ），機能ブロック（Ｂ），機能ブ
ロック（Ｃ）を示している。１３は各機能ブロックに対
するシステムクロックの生成と、動作シーケンスの制御
を行うコントロールブロックである。１４1,１４ 2 は機
能ブロック１２1 に対するシステムクロック供給および
外部クロック供給のオンオフを制御するスイッチ、１５
1,１５2 は機能ブロック１２2 に対するシステムクロッ
ク供給および外部クロック供給のオンオフを制御するス
イッチ、１６は機能ブロック１２3 に対するシステムク
ロック供給のオンオフを制御するスイッチである。
【００１１】コントロールブロック１３は、外部からマ
スタクロックＭＣＬＫを供給され、これをブロック内で
分周してシステムクロックを生成して、ＤＳＰ ＬＳＩ
１１内の各機能ブロック１２1,１２2,１２3 に供給す
る。各機能ブロック１２1,１２ 2,１２3 は、このシステ
ムクロックに同期して内部動作を行う。またコントロー
ルブロック１３は、各機能ブロック１２1,１２2,１２3
に対するシステムクロック供給のシーケンスを制御する
プログラムを有し、このプログラムに従って制御信号を
出力してスイッチ１４1,１５1,１６を制御することによ
って、機能ブロック１２1,１２2,１２3 に対して、それ
ぞれの使用時のみシステムクロックを供給し、不使用時
にはシステムクロックをオフにしてそのブロックを動作
させないようにする。また制御信号によって同時にスイ
ッチ１４2,１５2 を制御することによって、使用時のみ
外部クロックを供給し、不使用時には外部クロックをオ
フにしてそのブロックを動作させないようにする。
スタクロックＭＣＬＫを供給され、これをブロック内で
分周してシステムクロックを生成して、ＤＳＰ ＬＳＩ
１１内の各機能ブロック１２1,１２2,１２3 に供給す
る。各機能ブロック１２1,１２ 2,１２3 は、このシステ
ムクロックに同期して内部動作を行う。またコントロー
ルブロック１３は、各機能ブロック１２1,１２2,１２3
に対するシステムクロック供給のシーケンスを制御する
プログラムを有し、このプログラムに従って制御信号を
出力してスイッチ１４1,１５1,１６を制御することによ
って、機能ブロック１２1,１２2,１２3 に対して、それ
ぞれの使用時のみシステムクロックを供給し、不使用時
にはシステムクロックをオフにしてそのブロックを動作
させないようにする。また制御信号によって同時にスイ
ッチ１４2,１５2 を制御することによって、使用時のみ
外部クロックを供給し、不使用時には外部クロックをオ
フにしてそのブロックを動作させないようにする。
【００１２】ＤＳＰの場合、各機能ブロックの殆どはＣ
ＭＯＳプロセスによって製作されるが、ＣＭＯＳプロセ
スによる半導体回路は、クロックが供給されなければ動
作せず殆ど電力を消費しない。
ＭＯＳプロセスによって製作されるが、ＣＭＯＳプロセ
スによる半導体回路は、クロックが供給されなければ動
作せず殆ど電力を消費しない。
【００１３】コントロールブロック１３はプログラムに
よって動作し、このプログラムによって制御信号を出力
して、各スイッチをオンオフすることによって、各機能
ブロック１２1,１２2,１２3 に対するシステムクロック
および外部クロックの供給のシーケンスを制御するの
で、各機能ブロックごとに、短い時間でも不使用時には
その動作を停止させることができる。従って本発明によ
れば演算回路におけるきめ細かい消費電力低減を実現す
ることができる。
よって動作し、このプログラムによって制御信号を出力
して、各スイッチをオンオフすることによって、各機能
ブロック１２1,１２2,１２3 に対するシステムクロック
および外部クロックの供給のシーケンスを制御するの
で、各機能ブロックごとに、短い時間でも不使用時には
その動作を停止させることができる。従って本発明によ
れば演算回路におけるきめ細かい消費電力低減を実現す
ることができる。
【００１４】
【実施例】図３は、本発明の一実施例の構成を示したも
のであって、図２におけると同じものを同じ番号で示
し、２１は機能ブロックの一例としてのシリアル入出力
ブロック、２２はフリップフロップ、２３1,２３2 はゲ
ート回路、２４はシステムクロック、２５は制御信号で
ある。
のであって、図２におけると同じものを同じ番号で示
し、２１は機能ブロックの一例としてのシリアル入出力
ブロック、２２はフリップフロップ、２３1,２３2 はゲ
ート回路、２４はシステムクロック、２５は制御信号で
ある。
【００１５】コントロールブロック１３は、マスタクロ
ックＭＣＬＫを分周してシステムクロック２４を生成
し、ゲート回路２３1 を経てシリアル入出力ブロック２
１に供給する。またシリアル入出力ブロック２１におけ
るデータ読み書き用のクロックＣＬＯＣＫは、ゲート回
路２３2 を経てシリアル入出力ブロック２１に供給され
る。
ックＭＣＬＫを分周してシステムクロック２４を生成
し、ゲート回路２３1 を経てシリアル入出力ブロック２
１に供給する。またシリアル入出力ブロック２１におけ
るデータ読み書き用のクロックＣＬＯＣＫは、ゲート回
路２３2 を経てシリアル入出力ブロック２１に供給され
る。
【００１６】コントロールブロック１３は、シリアル入
出力ブロック２１を動作させる場合には、制御信号２５
を出力してフリップフロップ２２をセット状態とする。
ゲート回路２３1,２３2 は、フリップフロップ２２のＱ
出力を一方の入力に接続されているので、ゲート回路２
３1,２３2 を介してシステムクロックおよび外部クロッ
クが供給され、シリアル入出力ブロック２１は動作状態
となって、データＤＡＴＡの読み書きを行う。制御信号
２５が出力されないときは、システムクロックおよび外
部クロックが供給されないので、シリアル入出力ブロッ
ク２１は動作しない。
出力ブロック２１を動作させる場合には、制御信号２５
を出力してフリップフロップ２２をセット状態とする。
ゲート回路２３1,２３2 は、フリップフロップ２２のＱ
出力を一方の入力に接続されているので、ゲート回路２
３1,２３2 を介してシステムクロックおよび外部クロッ
クが供給され、シリアル入出力ブロック２１は動作状態
となって、データＤＡＴＡの読み書きを行う。制御信号
２５が出力されないときは、システムクロックおよび外
部クロックが供給されないので、シリアル入出力ブロッ
ク２１は動作しない。
【００１７】図４は、図３の実施例の動作タイムチャー
トを示したものである。シリアル入出力ブロックは通
常、ＰＣＭコデックとの音声信号のインタフェースに用
いられるものであり、８ｋHzの同期信号ＳＹＮＣによっ
て１２５μsec の繰り返し周期で動作する。これに対し
て入出力データＤＡＴＡのクロックＣＬＯＣＫとしては
例えば２．０４８ＭHz等が用いられるので、その１チャ
ネル分８ビットの時間は３．９μsec である。従って図
３の実施例では残りの約１２０μsec の時間はシリアル
入出力ブロックは動作しないので、この期間はシリアル
入出力ブロックを休止させることができる。
トを示したものである。シリアル入出力ブロックは通
常、ＰＣＭコデックとの音声信号のインタフェースに用
いられるものであり、８ｋHzの同期信号ＳＹＮＣによっ
て１２５μsec の繰り返し周期で動作する。これに対し
て入出力データＤＡＴＡのクロックＣＬＯＣＫとしては
例えば２．０４８ＭHz等が用いられるので、その１チャ
ネル分８ビットの時間は３．９μsec である。従って図
３の実施例では残りの約１２０μsec の時間はシリアル
入出力ブロックは動作しないので、この期間はシリアル
入出力ブロックを休止させることができる。
【００１８】図３の実施例においては、コントロールブ
ロック１３によって制御されるフリップフロップ２２の
出力をクロックの禁止信号として用いて、ゲート回路２
３1,２３2 に与えることによって、シリアル入出力ブロ
ック２１に対するシステムクロックおよびデータ読み書
き用のクロックＣＬＯＣＫの供給を禁止し、これによっ
て、シリアル入出力ブロック２１を休止状態にする。こ
のような動作をプログラムによって行うので、短い時間
でもシリアル入出力ブロック２１の動作を停止させるこ
とができ、きめ細かい消費電力低減を行うことができ
る。
ロック１３によって制御されるフリップフロップ２２の
出力をクロックの禁止信号として用いて、ゲート回路２
３1,２３2 に与えることによって、シリアル入出力ブロ
ック２１に対するシステムクロックおよびデータ読み書
き用のクロックＣＬＯＣＫの供給を禁止し、これによっ
て、シリアル入出力ブロック２１を休止状態にする。こ
のような動作をプログラムによって行うので、短い時間
でもシリアル入出力ブロック２１の動作を停止させるこ
とができ、きめ細かい消費電力低減を行うことができ
る。
【００１９】なお本発明の適用はＤＳＰのみに限るもの
ではなく、ＣＭＯＳプロセスによる半導体回路によって
構成される機能ブロックを複数個有する演算回路におい
て、一般的に適用することができる。
ではなく、ＣＭＯＳプロセスによる半導体回路によって
構成される機能ブロックを複数個有する演算回路におい
て、一般的に適用することができる。
【００２０】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＭＯＳプロセスによる半導体回路によって構成された複
数の機能ブロックを有する演算回路において、機能ブロ
ック単位で不使用部分または不使用時間においてその動
作を停止させるようにしたので、演算回路におけるきめ
細かな低消費電力化を実現することができる。
ＭＯＳプロセスによる半導体回路によって構成された複
数の機能ブロックを有する演算回路において、機能ブロ
ック単位で不使用部分または不使用時間においてその動
作を停止させるようにしたので、演算回路におけるきめ
細かな低消費電力化を実現することができる。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の作用を説明する図である。
【図３】本発明の一実施例の構成を示す図である。
【図４】図３の実施例の動作タイムチャートを示す図で
ある。
ある。
１1,１2,… 機能ブロック ２1,２2,… スイッチ ３ コントロールブロック
Claims (1)
- 【請求項１】 ＣＭＯＳプロセスによる半導体回路で構
成された複数の機能ブロック（１1,１2,…）を有する演
算回路において、該各機能ブロック（１1,１ 2,…）に対
するクロックの供給をオンオフするスイッチ（２1,２2,
…）と、該各スイッチ（２1,２2,…）を制御することに
よって各機能ブロック（１1,１2,…）に対するクロック
の供給を制御するコントロールブロック（３）とを設
け、プログラムによって各機能ブロック単位にクロック
供給のシーケンスを制御することによって演算回路の消
費電力を低減することを特徴とする演算回路の消費電力
低減方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114572A JPH05150870A (ja) | 1991-05-20 | 1991-05-20 | 演算回路の消費電力低減方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114572A JPH05150870A (ja) | 1991-05-20 | 1991-05-20 | 演算回路の消費電力低減方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05150870A true JPH05150870A (ja) | 1993-06-18 |
Family
ID=14641192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3114572A Withdrawn JPH05150870A (ja) | 1991-05-20 | 1991-05-20 | 演算回路の消費電力低減方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05150870A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003044177A (ja) * | 2001-07-12 | 2003-02-14 | Internatl Business Mach Corp <Ibm> | コンピュータ装置、電源制御装置、電源管理方法 |
| KR100435976B1 (ko) * | 1995-01-10 | 2004-10-28 | 가부시끼가이샤 히다치 세이사꾸쇼 | 데이타처리장치 |
| US7263120B2 (en) | 2002-08-27 | 2007-08-28 | Oki Electric Industry Co., Ltd. | Semiconductor device to reduce power individually to each circuit |
| JP2008536201A (ja) * | 2005-03-04 | 2008-09-04 | インテル コーポレイション | クロック分布領域へのクロック分布シーケンスの制御 |
| JP2009538009A (ja) * | 2006-05-19 | 2009-10-29 | ソニー エリクソン モバイル コミュニケーションズ， エービー | 分散オーディオ処理 |
| US8041758B2 (en) | 2006-02-23 | 2011-10-18 | Nec Computer Techno, Ltd. | Multiplier and arithmetic unit |
-
1991
- 1991-05-20 JP JP3114572A patent/JPH05150870A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100435976B1 (ko) * | 1995-01-10 | 2004-10-28 | 가부시끼가이샤 히다치 세이사꾸쇼 | 데이타처리장치 |
| JP2003044177A (ja) * | 2001-07-12 | 2003-02-14 | Internatl Business Mach Corp <Ibm> | コンピュータ装置、電源制御装置、電源管理方法 |
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| US8041758B2 (en) | 2006-02-23 | 2011-10-18 | Nec Computer Techno, Ltd. | Multiplier and arithmetic unit |
| JP2009538009A (ja) * | 2006-05-19 | 2009-10-29 | ソニー エリクソン モバイル コミュニケーションズ， エービー | 分散オーディオ処理 |
| JP4886030B2 (ja) * | 2006-05-19 | 2012-02-29 | ソニー エリクソン モバイル コミュニケーションズ， エービー | 分散オーディオ処理 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |